JP3346730B2 - 交流形プラズマ表示装置の駆動方法及びそのシステム - Google Patents

交流形プラズマ表示装置の駆動方法及びそのシステム

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は平面表示装置の中の
一つであるプラズマ表示装置（ＰＤＰ）の駆動に関し、
特にパネルの大きさが大きくなることによって増加する
データを効果的に処理するように単位時間に処理可能な
データ量を増加させるプラズマ表示装置の駆動方法及び
そのシステムに関する。特に、電極を画面の上部と下部
の２以上のグループに区分して画面を分割し、ディジタ
ル映像信号の最上位ビットをＩ8 、そのあとのビットを
Ｉ7，Ｉ6，Ｉ5，Ｉ4，Ｉ3，Ｉ2，Ｉ1 の順に８ビットの
信号で表記するとき、各々の分割された画面内で信号の
奇数ビット（Ｉ7，Ｉ5，Ｉ3，Ｉ1）と偶数ビット
（Ｉ8，Ｉ6，Ｉ4，Ｉ2）を互いに異なる走査電極を使用
して走査させるようにして、ディジタル映像信号をＭＳ
ＢからＬＳＢまで、上位ビット１個と下位ビット１個か
らなるビット対を形成させて、そのビット対を適切な順
序に配置して下位ビットをまず走査した後、連続して上
位ビットを走査することにより、ＡＣ ＰＤＰの効率を
高めるとともに画面構成に必要な時間を減らして、走査
しなければならないデータ量が増加しても容易に画面を
駆動することができるようにしたＡＣ ＰＤＰ駆動方法
及びそのシステムに関する。
【０００２】
【従来の技術】一般的にプラズマ表示装置（ＰＤＰ）は
画素を構成するセルの垂直及び水平電極の間に印加され
る電圧で放電を行わせ、放電された光の量をセル内での
放電時間の長さを変えて調節する。全体画面は各々のセ
ルがマトリックス状に配置され、各セルの垂直及び水平
電極にディジタル映像信号を入力のためのライトパル
ス、走査のための走査パルス、放電を維持させるための
サステインパルス及び放電されたセルの放電を中止させ
るための消去パルスを印加する。映像表示のために必要
な段階的な明るさ、すなわち階調（グレーレベル）の調
整は、全体映像を表示するのに必要な与えられた時間
（ＮＴＳＣ方式ＴＶ信号の場合 １／３０秒）内で個々
のセルが放電する時間の長さを互いに異なるようにして
行っている。
【０００３】この時、画面の最大輝度は各々のセルを最
大で駆動させたときの明るさによって決定する。輝度を
増加させるためには一画面を構成させるのに必要な時間
内でシステムの放電時間をより長く維持させるように駆
動回路を動作させる。明暗の差であるコントラストは駆
動されないセルの明るさ、すなわち背景の明るさと最大
輝度によって決定される。したがって、コントラスト増
加のためには背景を暗くして最大輝度を増加させなけれ
ばならない。
【０００４】高画質ＴＶ（ＨＤＴＶ）のための平面表示
装置の場合２５６階調が必要で、解像度は１２８０×１
０２４以上でなければならない。また、２００ルックス
の照明下でのコントラストが１００：１以上である必要
がある。２５６階調の映像表示のために必要な映像ディ
ジタル信号はＲ，Ｇ，Ｂ各々に対して８ビットの信号が
必要で、必要な最大輝度及びコントラストを得るために
はセルの放電時間を最大に維持させなければならない。
【０００５】階調を得るための方法としては線走査方式
とサブフィールド方式とがある。ＡＣ ＰＤＰで現在主
に採用されている方式はサブフィールド方式である。サ
ブフィールド方式は、１フレームを８つのサブフィール
ドに区分し、それぞれ８ビットのディジタル映像信号に
対応させ、その最上位ビット（ＭＳＢ）から最下位ビッ
ト（ＬＳＢ）まで同一ウェートのビットとし、最上位ビ
ット（ＭＳＢ）の場合は時間（Ｔ）だけ放電させるよう
にし、下位ビットは最上位ビット（ＭＳＢ）に近いビッ
ト順に各々Ｔ／２，Ｔ／４，…，Ｔ／１２８の時間だけ
放電させるようにして、それらを組み合わせることによ
って２５６階調を得ている。この方式は、各々のサブフ
ィールドから放出される光に対する目の積分効果を利用
している。
【０００６】しかし、ＰＤＰはマトリックス方式で駆動
されなければならないので、与えられる１本の垂直電極
に対して複数の水平電極に一度にライトパルスを印加さ
せることができないため、水平電極は互いに異なる時間
に駆動されることになる。従って、各サブフィールドを
構成するためには全ての水平電極を走査する時間が必要
である。各々のセルは平均サブフィールドに割当された
時間から走査時間を引いた時間だけ放電を維持させる。
走査に必要な時間は水平電極の数が増加するほどに増加
する。この時間の間は放電を維持させることができない
のでＰＤＰの輝度及びコントラストの低下を発生させる
要因となる。したがって、走査に必要な時間はできるか
ぎり短縮させる必要がある。
【０００７】また、それぞれのサブフィールド構成時、
上位ビットと下位ビットの間での放電時間の差が大き
く、しかも上位ビットから下位ビットへ順次的にサブフ
ィールドを構成させるので、放電時間の差によるフリッ
カ現象が大きく発生される。このようなフリッカ現象を
減らすためには放電時間が長い上位ビットのサブフィー
ルドと、放電時間が短い下位ビットのサブフィールドを
適切な順序で構成させる必要がある。
【０００８】図１は一般的に現在多く使用されている３
電極面放電ＡＣ ＰＤＰセル構造を図示したものであ
る。隔壁１０は下部絶縁板１と上部絶縁板２を平行に維
持させてセルの間を隔離させる。行電極３は走査電極と
共通電極との２本の電極で構成されており絶縁板１の上
で互いに平行に配置されている。列電極４は絶縁板２の
下で互いに平行に配置されて行電極３とマトリックスを
形成している。下部絶縁膜５と上部絶縁膜６は各々行電
極３と列電極４を覆って電極を保護している。このよう
に電極が絶縁膜で覆われているので電極の間に直流（Ｄ
Ｃ）電圧を印加して放電させる場合に放電はすぐ消滅す
る。このような電極構造を持つＡＣ ＰＤＰの場合放電
を維持させるためには極性が継続的に反転されるＡＣ電
圧を電極の間に印加しなければならない。保護膜７は下
部絶縁膜５の上を覆っている。この保護膜７は、絶縁膜
５を保護して寿命を延長させるだけでなく、２次電子の
放出効率を高めるものであり、耐火金属の酸化物汚染に
よる放電特性の変化を減らすように主にＭｇＯ薄膜を使
用して製作される。蛍光膜９は上部絶縁膜６の上に塗布
されており、放電により発生した紫外線により励起され
て赤色，緑色，青色（ＲＧＢ）の可視光線を発生させ
る。放電空間８は放電が行われるセルの空間で、紫外線
の放出効率を高めるように主にアルゴン（Ａｒ）とクセ
ノン（Ｘｅ）との混合ガスが充填されている。
【０００９】図２は一般的な３電極面放電ＡＣ ＰＤＰ
の電極配置を示す。行電極３と列電極４が互いに直角に
交差する箇所で各々のセル１１が構成されている。行電
極は画面の走査のために主に使用される走査（Ｓ1〜
Ｓm）電極グループと放電を維持させるように主に使用
される共通（Ｃ1−Ｃm）電極グループで構成されてお
り、列電極はデータ入力に主に使用される。シーリング
領域１２はＰＤＰ全体の真空維持のために使用されて、
隔壁を絶縁板１，２の間に形成してシーリング剤を利用
してＰＤＰの縁部分を密封する。
【００１０】図３は一般的な３電極面放電ＡＣ ＰＤＰ
で使用する駆動波形図を示す。共通（Ｃ1−Ｃm）電極に
はセルの放電を維持させるためのサステインパルスＡが
印加され、走査（Ｓ1〜Ｓm）電極には共通電極のパルス
と幅は同一であるが、位置の異なるサステインパルスＢ
が印加される。そして、走査電極の各々には画面の走査
のために使用される走査パルスと放電されたセルの放電
を中止させるための消去パルスが追加入力されてセルの
点滅動作を制御する。列電極（Ｄ1−Ｄm）には走査電極
に入力される走査パルスと同期したデータパルスを入力
させてライトパルスとする。ここで、セル（Ｓ1Ｄ1）を
放電させるものとする。その場合、正のデータパルスが
Ｄ1 に入力され、走査パルスがデータパルスと同期して
Ｓ1 に入力されると、Ｓ1 電極とＤ1 電極の間の電圧が
放電を発生させるために必要な臨界電圧以上となって放
電が発生する。
【００１１】この状態は放電により絶縁膜に帯電された
荷電粒子によって発生された電界とＳ1とＣ1のサステイ
ンパルスによって発生された電界によって次の消去パル
スが印加される時まで維持される。サステインパルスよ
り振幅が低い消去パルスが印加されると、荷電粒子によ
る電界と消去パルスによる電界が合わさって放電を持続
的に維持させるには不充分な小さい放電を発生させて、
次のサステインパルスが印加された時放電は消滅する。
以上、既述した各電極の役割をまとめると、走査電極は
サステインと画面走査役割を果たすが、共通電極はサス
テイン機能だけを遂行する。そして、データ電極は画面
構成のためのデータ入力を担当する。
【００１２】図４は従来の基本駆動波形図として、図３
で図示された基本駆動波形がセル電極に印加される時、
走査電極と共通電極の間の電圧差を示すものである。こ
の波形は共通電極の波形を基準として走査電極の波形を
反転させて一緒に示した波形である。この基本駆動波形
はサステインパルスの一周期の間に１個の走査パルスが
１本の走査電極に加えられるだけという特性をもってい
るので、サステインパルスの間に走査パルスが印加され
る。
【００１３】図５には２５６グレーレベル実現のための
既存のサブフィールド駆動法の走査方式を図示してあ
る。１画面は８個のサブフィールドからなっており、各
サブフィールドの時間はＴA として一定である。従っ
て、一つの画面を構成させるに必要な時間ＴFIELDは８
ＴAとなる。各サブフィールドに割当られた時間ＴA の
中で、放電に使用される時間はＭＳＢからＬＳＢ順に各
々ＴA ，ＴA／２，ＴA／４，ＴA／８，ＴA／１６，ＴA
／３２，ＴA／６４，ＴA／１２８ の間だけが使用され
る。従って、一画面を構成するための時間８ＴA の中で
放電に使用することができる時間ＴSは２ＴA で、放電
に使用できない時間ＴNSは６ＴAである。従って、浪費
される時間（ＴNS）の百分率（Ｗａｓｔｅ）と効率は次
のようである。 浪費される時間の百分率＝（ＴNS／ＴFIELD）×１００
＝（６／８）×１００ ＝７５％ 効率＝（ＴＳ／ＴFILED）×１００＝（２／８）×１０
０＝２５％ この数値はサブフィールド駆動法を使用したＡＣ ＰＤ
Ｐの場合実際に放電に使用することができる時間が全体
時間の２５％未満であることを示している。したがっ
て、サブフィールド駆動法を使用したＡＣ ＰＤＰは、
輝度を上げるのに限界があるという問題があった。
【００１４】
【発明が解決しようとする課題】本発明は上記した問題
を解決することを目的としている。すなわち、走査速度
を早くし、かつ放電に使用されず浪費される時間を最少
化させてＡＣ ＰＤＰの効率を高めて画面の輝度を増加
させるサブフィールド走査方法を提供することにある。
また、本発明の他目的は放電に使用されずに浪費される
時間を最少にしてＡＣＰＤＰの効率を高めて画面の輝度
を増加させ、不均一な放電時間の差から発生するフリッ
カ現象を減少させる走査方式を提供することにある。
【００１５】
【課題を解決するための手段】本発明では走査速度を増
加させるためにパネルの電極を二つのグループに分離し
て、一つのグループに正極性を持つ走査パルスを加え、
他のグループに振幅の大きさが同じであるが符号が異な
る走査パルスを加えるようにしたことを特徴とするもの
である。その際、正極性の走査パルスを加えたグループ
にはデータパルスも正のパルスを加え、負の極性の走査
パルスを加えたグループには負のパルスを加え、走査パ
ルスとデータパルスとの極性を一致させるようにする。
したがって、正極性データパルスは正の走査パルスが加
えられたグループのセルで放電を起こさせ、負極性のデ
ータパルスは負の走査パルスが加えられたグループのセ
ルで放電を起こさせる。このような走査パルスを使用し
てＰＤＰを駆動させる場合、サステインパルス１周期間
内に４個の走査パルスを挿入することができる。したが
って、パネルを物理的に分離しなくても画面を４個に分
けて同時に駆動する効果を得ることになり、従来の駆動
方式に比べ４倍の走査速度を得ることができる。
【００１６】また、本発明は、行電極を画面で２以上の
複数グループに区分して画面を分割して、各々の分割さ
れた画面に印加される駆動パルスに位相差を置いて、全
体画面走査に必要な時間を減らすようにしてある。本発
明ではディジタル映像信号を最上位ビットから最下位ビ
ットまで多数のビット信号で表記する時、隣接ビットを
２以上のグループに分離して、それぞれが互いに異なる
走査電極を使用して走査させるようにする。すなわち、
ディジタル映像信号の最上位ビットをＩ8、それに続く
ビットをＩ7，Ｉ6，Ｉ5，Ｉ4，Ｉ3，Ｉ2，Ｉ1の順に８
ビットの信号で表記する時、信号の奇数ビット（Ｉ7，
Ｉ5，Ｉ3，Ｉ1）と偶数ビット（Ｉ8，Ｉ6，Ｉ4，Ｉ2）
を互いに異なる走査電極を使用して走査させて、奇数
（偶数）ビットのサブフィールドが画面の上（下）部で
走査される時、隣接した偶数（奇数）ビットのサブフィ
ールドを画面の下（上）部で走査させるようにした。
【００１７】さらに、本発明はディジタル映像信号を最
上位ビットから最下位ビットまで同種類のビット同士集
める後、下位ビットからまず走査させた後上位ビットを
走査させる下位ビット先行走査法を使用する。下位ビッ
ト先行走査法では上位ビット１個と下位ビット１個ずつ
ビット対を成して適切な順序に走査して画面を構成させ
る場合、既存のサブフィールド駆動法に比べＡＣ ＰＤ
Ｐ映像の輝度を増加させることができるのみならず、長
い放電時間が要求される上位ビットと短い放電時間が要
求される下位ビットを対をなして駆動させることによっ
て不均一な放電時間の差から発生されるフリッカ現象も
減少させる。
【００１８】
【発明の実施の形態】以下、図示の実施形態に基づいて
本発明をより詳細に説明する。図６は基本駆動波形であ
り、図７は電極配置で、図８が駆動波形である。本実施
形態の電極配置は図７に示すとおりであり、行電極を画
面で２以上の複数のグループに区分して画面を分割して
いる。その分割された画面に印加される駆動パルスに位
相差を形成させて、全体画面走査に必要な時間を減らす
ようにしている。図７に示した本実施形態の電極配置
は、全体パネルを上部画面と下部画面に分ける。上部画
面の電極はＳとＣで表して下部画面の電極はＳ′とＣ′
で表した。この場合、Ｃ及びＣ′電極は共通電極で、サ
ステイン機能だけを遂行し、Ｓ及びＳ′電極は走査電極
でサステイン機能と走査機能を遂行する。
【００１９】ＳとＣ電極には負極性のパルスを入力させ
て、Ｓ′とＣ′電極には正極性のパルスを入力させる。
このようにＳ−ＣとＳ′−Ｃ′に電極を分離して、それ
らの電圧の極性を反対にする理由は、上部のＳ−Ｃ（下
部のＳ′−Ｃ′）電極にサステインパルスが印加されて
いる間、他グループの電極である下部のＳ′−Ｃ′（上
部のＳ−Ｃ）電極では走査が可能するためである。ま
た、上下画面で各々のサステインパルスの間に２度走査
するためにＳ−ＣとＳ′−Ｃ′電極をそれぞれ図７に示
すようにＳ１−Ｃ１、Ｓ２−Ｃ２及びＳ１′−Ｃ１′、
Ｓ２′−Ｃ２′に分けている。
【００２０】図８には図７で与えられる電極配置を利用
してパネルを物理的に分割しなくても画面の走査速度を
４倍に増加させるための代表的な駆動波形図である。上
部画面ではＳ１電極とＣ２電極を同一の負極性のサステ
イン電圧原に連結させて、Ｓ２電極とＣ１電極とを共に
Ｓ１−Ｃ２が連結されたサステイン電圧原より１／２周
期程度遅延した別の負極性のサステイン電圧原に連結さ
せる。下部画面でもＳ１′電極とＣ２′電極は同一正極
性のサステイン電圧原に連結し、Ｓ２′電極とＣ１′電
極とは共にＳ１′，Ｃ２′が連結されたサステイン電圧
原より１／２周期程度遅延した別の正極性のサステイン
電圧原に連結させる。本実施形態においては、下部画面
のサステインパルスは、上部画面の同一タイプのサステ
ィンパルスに比べて、すなわちＣ１電極グループとＣ
１′電極グループ、Ｓ１電極グループとＳ１′電極グル
ープ、Ｃ２電極グループとＣ２′電極グループ並びにＳ
２電極グループとＳ２′電極グループとの間でダッシュ
の付かない方の電極のサステインパルスがダッシュの付
いているグループの電極のサスティンパルスに比べてそ
れぞれ１／４周期くらい遅延されている（図６参照）。
【００２１】このようにサステインパルスを入力させる
と、図８に示すようにＳ１に入力される走査パルスとＳ
２に入力される走査パルスが互いに重ならず、サステイ
ン電圧波形の一周期に２度の走査が可能になって（Ｓ
１′，Ｃ１′）と（Ｓ２′，Ｃ２′）の間にも同一形態
で２度の走査が可能になるので、全体的にみた時サステ
イン一周期に４度の走査が可能になる。データパルスＤ
1 は、極性が正のデータパルスＤ＋は画面の上部走査の
ためのＳ１及びＳ２電極のためのデータパルスで、極性
が負のデータパルスＤ−は画面の下部走査のためのＳ
１′及びＳ２′電極のためのデータパルスである。Ｄ＋
とＤ−は交代に入力させて、各々対応するＳ１，Ｓ２及
びＳ１′，Ｓ２′電極の走査パルスと同期させてセルの
点滅動作を制御する。消去パルスは上部画面は負極性の
パルスを使用して、下部画面は正極性のパルスを使用し
て走査パルスの後一定の時間が経過した時、走査電極
（Ｓ１，Ｓ２，Ｓ１′，Ｓ２′）に印加される。このよ
うな形態でデータパルスを印加すると、画面の上（下）
部でサステイン放電が発生している間に他の一方の画面
である下（上）部ではアドレシング放電を発生させる。
【００２２】図９は上部画面の中の一つのセルの初期条
件がＯＦＦの時、下部画面映像入力のためのデータパル
スがサステイン放電に及ぼす影響を示すための図であ
る。セルの初期条件がＯＦＦの時、すなわち、放電が生
じなかったセルの場合、各電極の上には壁電荷は存在し
ていない（図９（Ａ）参照）。この場合、共通電極Ｃに
上部画面のサステイン放電のために負極性のサステイン
パルスを印加した状態で、データ電極Ｄに下部画面の映
像データ入力のために図９の（Ｂ）のような負極性のデ
ータパルスが印加されても、放電を発生させるために必
要な臨界電圧未満の電圧しかＳ−Ｃ−Ｄどの電極の間に
印加されないのでセルには放電が発生しない。したがっ
て、下部画面にデータパルスを印加させる時上部画面で
ＯＦＦされているセルで放電が発生するという問題はな
い。
【００２３】このような現象は上部画面で走査電極Ｓと
データ電極Ｄに負極性の電圧が印加された時にも生じ
る。すなわち、下部画面のサステイン放電のために
Ｓ′，Ｃ′電極に正極性のサステインパルスを印加して
Ｄ電極には上部画面の映像データ入力のために正極性の
データパルスを印加するときにも適用される。
【００２４】図１０は上部画面の中の一つのセルの初期
条件がＯＮの時、下部画面入力のためのデータパルスが
サステイン放電に及ぶ影響を見るための図面である。セ
ルの初期条件がＯＮの場合、すなわち、図１０（Ａ）の
場合、Ｓ電極には正（＋）の壁電荷が、Ｃ電極には負
（−）の壁電荷が帯電されていると仮定した状態であ
る。このような状態下で図１０（Ｂ）のようにＳ電極に
は０の状態を維持しており、Ｃ電極には上部画面のサス
テイン放電のための負（−）極性のサステインパルスを
印加して、Ｄ電極には下部画面の映像データ入力のため
に負（−）極性のデータパルスが印加されると、ＳとＣ
の間では正常なサステイン放電が発生して印加パルスの
極性によって壁電荷がＳ及びＣ電極のみならずＤ電極の
下でも形成される。このような状態を経た後、図１０
（Ｃ）の場合のようにＳ及びＣ電極には走査パルスが入
力されず、上部画面のＤ電極に正極性の電圧が印加され
る場合、Ｄ電極の下に存在する壁電荷がＤとＳ電極の間
の電界を強化させるので望ましくない放電が発生するこ
とがある。このような放電が発生すると、Ｓ及びＣ電極
の上の壁電荷が全て負（−）極性にかわってサステイン
放電でＯＮ状態を維持することができない。このような
望ましくない放電は、Ｄ電極に印加されるデータパルス
の振幅を減少させて走査パルスの振幅を増加させると
か、Ｓ電極とＣ電極の間の間隔を減らして解決すること
ができる。
【００２５】図１０（Ｂ）の状態を経た後、（Ｃ）の状
態でなくサステインパルスがＳに印加されてＣが０の状
態である時、下部画面の映像データ入力のために負
（−）極性のデータパルスが印加される場合（（Ｄ）の
場合）、Ｄ電極の下に存在する壁電荷は印加されたデー
タパルスによって発生される電界を減少させる方向の電
界を発生させるので、正常的なサステイン放電に大きい
影響を及ぼさない。従って、図１０（Ｃ）で与えられる
制約条件だけが重要で、その以外の場合には従前の状態
をそのまま維持して、データパルス入力による相互影響
は発生しない。このような状態は下部画面のサステイン
による正極性のサステインパルスと上部画面の映像デー
タ入力のための正極性のデータパルスの間でも同様に生
じる。
【００２６】図１１はサステインパルスの一周期内に２
個の走査パルスを挿入するように電極の配置を修正した
ものである。図２の従来の電極配置を上下に分けて、上
半分は左側を走査電極とし、右側を共通電極とし、下半
分は逆に左側を共通電極とし、右側を走査電極となるよ
うに配置した。この場合でも共通電極はサステイン機能
だけ行い、走査電極はサステインと走査機能も行う。そ
して、サステイン電圧入力は上半分と下半分を区分せず
に、既存の駆動方法のように左側と右側に交代に同一極
性のサステイン電圧波形を印加する。図１２は図１１で
与えられる電極配置を利用して走査速度を２倍に増加さ
せるための代表的な駆動波形である。
【００２７】Ｃ１電極とＳ２電極を同一サステイン電圧
原に連結させて、Ｃ２電極とＳ１電極にはＣ１／Ｓ２電
極に印加される波形に対して１／２周期遅延させた他の
サステイン波形を印加させる。したがって、Ｃ１電極と
Ｃ２電極及びＳ１電極とＳ２電極の間には１／２周期の
位相差が存在することになる。この時、サステイン波形
の極性は既存の駆動方法のように全て負極性で印加させ
る。データパルスは画面の上部用のデータパルス１と画
面の下部用のデータパルス２に分けて交代に入力させ
る。このようなデータパルスは各々対応する走査パルス
と同期してセルの点滅動作を制御する。この時、データ
パルスは正極性で、走査パルスは負極性で印加する。消
去パルスは既存の方式のように負極性を有し、走査パル
スから一定の時間が経過した後に走査電極（Ｓ１電極と
Ｓ２電極）に印加される。図３で与えられる方式を使用
する場合には画面の上から下に順次的にサステインパル
スの一周期に一度ずつ順次的に走査させて全体画面を構
成させることができるが、図１２の波形を使用する場
合、全体画面を上部と下部に２分して一サステイン周期
に上部画面で一個の走査線と下部画面で一個の走査線を
走査しながら上下部画面各々上から下に一周期に一度ず
つ順次的に走査させるので、これにて全体画面を構成す
るに所要される時間を既存の方法に比べ１／２に減らす
ことができる。また、図１２の波形は既存の方法で使用
される波形と互いに極性が一致するので駆動回路構成時
本波形を使用することにより要求される回路構成の複雑
度の増加はない。図１３（Ａ）〜（Ｄ）は上記図１１、
１２、で示した実施形態のデータ及び走査パルスの位相
差の利用を可能にするＡＣ ＰＤＰ電極配置の他の概略
図で、画面の上部グループ及び下部グループの電極を
（Ａ）は｛（Ｓ１，Ｃ１）（Ｓ２，Ｃ２）｝、（Ｂ）は
｛（Ｓ１，Ｃ１）（Ｃ２，Ｓ２）｝、（Ｃ）は｛（Ｃ
１，Ｓ１）（Ｓ２，Ｃ２）｝、（Ｄ）は｛（Ｃ１，Ｓ
１）（Ｃ２，Ｓ２）｝の順序に配列した構造図を示した
もので、このような構造のように多様な電極配置を有す
る３電極面放電ＡＣ ＰＤＰでも放電時間を伸ばして全
体画面の輝度を向上させ、コントラストを改善させる。
【００２８】本発明ではディジタル映像信号をＭＳＢか
らＬＳＢ（Ｉ8からＩ1）までのビットを、偶数ビット
（Ｉ5，Ｉ6，Ｉ4，Ｉ2）と（Ｉ7，Ｉ5，Ｉ3，Ｉ1）とに
訳、それらを互いに異なる走査電極を使用して走査させ
て、奇数（偶数）ビットの負画面が画面の上（下）部で
走査される時、隣接した偶数（奇数）ビットのサブフィ
ールドを画面の下（上）部に走査させるようにして、画
面を構成させるように必要な走査時間を減らして既存の
サブフィールド駆動法に比べＡＣ ＰＤＰ映像の輝度を
増加させる。また、本発明は、放電に使用されずに浪費
される時間を最少化させてＡＣ ＰＤＰの効率を高め、
画面の輝度を増加させて不均一な放電時間の差から発生
するるフリッカ現象を減少させる。
【００２９】図１４の実施形態は、上記した本発明を実
現させるための基本電極配置図である。図２で与えられ
た既存の３電極面放電ＡＣ ＰＤＰの電極配置と比較す
ると、図１４では従来の共通電極をサステインパルスの
みならず走査パルスと消去パルスも印加させる走査電極
に全て交替してある。したがって、共通電極のあった部
分にも走査電極（Ｓ′電極）が配置されるわけである
が、そのＳ′電極右のサスティンパルスは、共通電極と
同じように、左側の走査電極（Ｓ電極）のサスティンパ
ルスの間に生じる。そして、双方の走査電極ともサステ
ィンパルスが生じたすぐ後に走査パルスを加える。した
がって、Ｓ電極の走査パルスとＳ′電極の走査パルスと
は互いに重ならない。したがって、サステインパルスの
一周期内に２本の行を処理することができる。
【００３０】ディジタル映像信号の偶数ビット（Ｉ8，
Ｉ6，Ｉ4，Ｉ2）はデータパルス１位置に入力させてＳ
電極を利用して走査させて、奇数ビット（Ｉ7，Ｉ5，Ｉ
3，Ｉ1）はデータパルス２位置に入力させてＳ′電極を
利用して同時に走査させる。各々のビットに割り当てら
れるサブフィールド時間はＭＳＢのＩ8だけＴAとして他
ビットのサブフィールド時間は全てＴA／２ に設定す
る。このような方法でサブフィールド時間を設定する
と、図１６に示すように与えられる時間で走査する行電
極の数は２個以下となって、互いに異なる行間では同一
種類（奇数−奇数又は偶数−偶数）のビットが同時に走
査される場合はなくなって、後述のように放電に利用さ
れることができる時間ＴS は既存のサブフィールド方式
と同一であるが、放電に利用されることができない時間
ＴNSが減って一画面を構成するために必要な時間Ｔ
FIELD は減る。 ＴS ＝（１＋１／２＋１／４＋１／８＋１／１６＋１／３２＋１／６４＋１／ ／１２８）ＴA ２ＴA ＴNS＝ＴNS1＋ＴNS2＋ＴNS3＋ＴNS4＋ＴNS5＋ＴNS6 ＝（ＴA／２−Ｔ6）＋（ＴA／２−Ｔ5）＋（ＴA／２−Ｔ4）＋（ＴA／２ − Ｔ3）＋（ＴA／２−Ｔ2）＋（ＴA／２−Ｔ1） ＝（１／４＋３／８＋７／１６＋１５／３２＋３１／６４＋６３／１２８ ）ＴA ＝２．５ＴA ＴFIELD ＝ＴS＋ＴNS＝４．５ＴA Ｔ6 ＝Ｉ6 の放電可能時間、 Ｔ5 ＝Ｉ5 の放電可能時間、 ： Ｔ1 ＝Ｉ1（ＬＳＢ）の放電可能時間、 ＴA ＝行電極全体を一度走査するに所要される時間、 従って、効率は 効率＝（ＴS／ＴFILED）×100＝（２ＴA／４．５ＴA）
×100＝４４．５％ になって既存のサブフィールド走査方式に比べ約２倍く
らいに向上した。
【００３１】以上既述した奇数偶数ビットの分離駆動を
利用したサブフィールド走査法を画面を上部と下部に分
けて互いに独立的に駆動させる画面分割駆動方式に適用
するとよりよい特性を得ることができる。上記した画面
分割駆動方式を適用させるための電極配置は図１７に示
す。図１４の電極配置図と比較して変更された点は全体
パネルを２分して上部電極はＳ１電極とＳ１′電極に区
分して、下部電極をＳ２電極とＳ２′電極に区分して、
図１８、１９で示すように上部には負極性のサステイン
パルスを入力させて、下部には逆極性の正極性のサステ
インパルスを入力させる。上部画面のＳ１電極とＳ１′
電極のサステインパルスは互いに１／２周期程度位相差
があり、下部画面のＳ２電極とＳ２電極の間にもサステ
インパルスは１／２周期程度の位相差がある。また、下
部画面のサステインパルスは上部画面のような形のサス
テインパルスに比べ１／４周期くらい遅延することにな
る。サステインパルスを上記のようにしてそのすぐ後に
それぞれ走査パルスを加えると、Ｓ１に入力される走査
パルスとＳ１′に入力される走査パルスが互いに重なら
ないようにすることができ、サステイン電圧波形１周期
に２度の走査が可能になる。（Ｓ１，Ｓ１′）と（Ｓ
２，Ｓ２′）の間にも同一方法に走査パルスが重ならな
いように画面走査をさせることができて全体的にみた時
サステイン一周期に４度走査が可能になる。
【００３２】データパルスは、極性が正のデータパルス
Ｄ＋は画面の上部走査のためのＳ１及びＳ１′電極のた
めのデータパルスで、極性が負のデータパルスＤ−は画
面の下部走査のためのＳ２及びＳ２′電極のためのデー
タパルスである。Ｄ＋とＤ−は交代に入力させて、各々
対応するＳ１，Ｓ１′及びＳ２，Ｓ２′の電極の走査パ
ルスと同期させて、セルのオンとオフを制御する。消去
パルスは上部画面は負極性のパルスを使用して、下部画
面は正極性のパルスを使用して、走査パルスのあと一定
の時間が経過した後に走査電極（Ｓ１，Ｓ１′，Ｓ２，
Ｓ２′電極）に加えられる。このような形態でデータパ
ルスを印加すると、画面の上（下）部でサステイン放電
が発生する間に他の一方の画面である下（上）部を走査
させる。
【００３３】図１７で与えられる画面分割駆動方式のた
めの電極配置では画面の走査が上部及び下部画面に分け
て互いに独立的に進めることができる。これに、奇数偶
数ビットの分離駆動を利用したサブフィールド走査法を
適用させる場合、図２０のように図１６を半分に分けて
前部分を上下一致させた形態で走査が可能である。この
場合、画面の上部と下部を同時に走査させるから画面走
査に必要な時間がＴA／２になる。その場合、上部と下
部に分割された画面内で２個のサブフィールドが同時に
走査される場合が発生されない。２電極に奇数ビットと
偶数ビットが各々の分割された画面で同時に走査させる
ことが可能であるのでＩ5 以下のサブフィールド時間を
ＴA／４とすることができ、Ｉ4とＩ5 サブフィールドの
間の間隔を除去することができる。この時間を除去して
Ｉ6 以下のサブフィールド時間をＴA／４とした駆動分
割走査方式を図２１に図示した。
【００３４】図２１の場合、ＴS，ＴNS，ＴFIELD、及び
効率は次のようになる。 ＴS ＝２ＴA（図１６と同一） ＴNS＝ＴNS1＋ＴNS2＋…ＴNS6＝（（１／４）ＴA−Ｔ6）＋（（１／４）ＴA− Ｔ4）＋…＋（（１／４）ＴA−Ｔ1） ＝（（１／４）ＴA−（１／８）ＴA）＋（（１／４）ＴA−（１／１６） ＴA）…＋（（１／４）ＴA−（１／１２８）ＴA） ＝ＴA ＴFILED＝ＴS＋ＴNS＝３ＴA 効率＝（ＴS／ＴFILED）×１００＝（２ＴA／３ＴA）×
１００＝６６．７％
【００３５】上記のＴNS計算でＴAに代わりにＴA／２が
使用された理由はパネルを上部と下部に二分して駆動さ
せるためである。図１４を使用した方式に比べＴNSが
１．５ＴA減らすことになって効率は約１．５倍向上す
る。
【００３６】また、上記した図１４は本発明の他目的を
実現させるための実施形態の基本電極配置図でもある。
前述したように図２で与えられる既存の３電極面放電Ａ
ＣＰＤＰの電極配置と比較して、図１４ではサステイン
パルスだけが印加される共通電極をサステインパルスの
みならず走査パルスと消去パルスも印加させる走査電極
に全て交替した。このような電極配置下で前記のように
左側Ｓ電極にサステインパルスの次に走査パルスを位置
させ、同様に右側のＳ′電極にサステインパルスのすぐ
後に走査パルスを位置させると、走査パルスが各々互い
に重ならないようなり、サステインパルスの一周期内に
２本の行を処理することができる。
【００３７】ディジタル映像信号のＭＳＢがＩ8で、Ｉ
ＳＢをＩ1 とすると、上位ビットはＩ8からＩ5まで、
下位ビットはＩ4からＩ1までである。それらのビットを
最上位ビットＩ8と最下位ビットＩ1、次の上位ビットＩ
7と次の下位ビットＩ2というように４個のビット対にな
るように構成して、ビット対の上位４個ビットはデータ
パルス１位置に入力させてＳ電極を利用して走査させ、
下位４個のビットはデータパルス２位置に入力させて
Ｓ′電極を利用して同時に走査させる。各行でビット対
にあるビットは時間軸上で連続して走査させて、互いに
異なる行間では同一種類（上位・上位又は下位・上位）
のビットが同時に走査される場合がないようにする。す
なわち、互いに異なる行間に上位・下位又は下位・上位
ビットを走査させる場合にはＳとＳ′全てを利用して走
査させて、同一種類のビットが２行で同時に走査されな
ければならない場合が発生すると、時間軸上でビット対
間の間隔を置いて互いに重ならないようにした後、各々
の行で駆動されなければならない信号が上位ビットであ
るとＳだけを、下位ビットであるとＳ′だけを利用して
走査させる。
【００３８】これと同一方法で３電極ＡＣ ＰＤＰを駆
動させると下位ビットが上位ビットの前に位置するとと
もに、互いに連続して走査されるので既存の方法でもっ
とも問題点になった下位ビットで時間浪費を完全に解消
できて、不均一な放電時間の差から発生されるフリッカ
現象も減少させる。 ４ 図２２は上述した下位ビット先行走査法を適用する場
合、時間に対する画面走査順序を図示したものである。
このとき、使用するビット対は（Ｉ1，Ｉ8），（Ｉ2，
Ｉ7），（Ｉ3，Ｉ6），（Ｉ4，Ｉ5）である。放電に使
用することができるＭＳＢの時間を既存のサブフィール
ド時間ＴA と同じくする場合、放電に使用することがで
きる時間ＴSは ＴS ＝Ｔ8＋Ｔ7＋Ｔ6＋Ｔ5＋Ｔ4＋Ｔ3＋Ｔ2＋Ｔ1 ＝（１＋１／２＋１／４＋１／８＋１／１６＋１／３２＋１／６４＋１／ １２８）×ＴA＝２ＴA ；Ｔ8＝Ｉ8（ＭＳＢ）の光放出時間、 Ｔ7＝Ｉ7の光放出時間 ： Ｔ1＝Ｉ1（ＬＳＢ）の光放出時間、 ＴA＝行電極の全体を一度走査するに要する時間、 として約２ＴAになり、放電に使用することができない
時間ＴNSは ＴNS＝｛（１−１／２）＋（１−１／４）＋（１−１／８）｝ ×ＴA≒２ＴA （１） になる。ＴNSが必要な理由は前述したようにＩ7，Ｉ8及
びＩ5 走査時互いに異なる行間で同一種類のビットが同
時に走査される場合がないようにするためである。この
場合、一つの画面を走査させるために必要な時間Ｔ
FIELDはＴS＋ＴNSになって効率は 効率＝（ＴS／ＴFIELD）×１００＝（２／４）×１００
＝５０％ となり、既存方法に比べ約２倍に増加する。
【００３９】図２３は放電に使用することができる時間
ＴS を増加させるようにＭＳＢの放電時間を図２２に比
べ２倍に伸ばす場合の例である。この場合、全てのビッ
トの時間を２倍伸ばさなければならないので、Ｔ5は４
ＴAとなって、Ｉ6 走査時互いに異なる行間で同一種類
のビットが同時に走査される場合がなくなって、Ｉ6 と
Ｉ5を走査させる時だけビット対間の間隔が必要にな
る。したがって、放電に使用することができない時間Ｔ
NSは ＴNS ＝｛（１−１／２）＋（１−１／４）｝×ＴA ／１．２５ＴA （２） になる。式（２）でビット対間の間隔を式（１）で使用
した１／４ＴA と１／８ＴA に代わりに１／２ＴAと１
／４ＴAを使用した理由は各ビットの時間を２倍にのば
せたためである。従って、ＴFLELD＝ＴS＋ＴNS＝５．２
５ＴAとなって効率は 効率＝（ＴS／ＴFIELD）×１００＝（４／５．２５）×
１００＝７６．２％ になって既存方法に比べ約３倍増加する。
【００４０】図２４ではＭＳＢの放電時間を図２２に比
べ４倍に伸ばす場合である。この場合、全てのビットの
時間を４倍伸ばすので、ＴSは８ＴAになって、Ｉ7とＩ6
走査時互いに異なる行間で同一種類のビットが同時に走
査される場合がなくなって、Ｉ5を走査させる時だけビ
ット対間の間隔が必要になる。従って、ＴNS は ＴNS ＝（１−１／２）×ＴA ＝０．５ＴA になる。式（３）でビット対の間の間隔を式（１）で使
用した１／８ＴA に代わりに１／２ＴA を使用した理由
は各ビットの時間を４倍に増して与えたためである。従
って、ＴFIELD ＝ＴS ＋ＴNS＝８．５ＴA になって、効
率は 効率＝（ＴS／ＴFILED）×１００＝（８／８．５）×１
００＝９４．１％ になり、既存の方法に比べ約３．８倍増加する。
【００４１】ＭＳＢの放電時間を図２２に比べ４倍以上
に増加させる場合、全てのビットの時間が４倍以上に長
くなるためにＴSは１６ＴA以上になって、ＴNSはＩ5 の
光放出時間Ｔ5 がＴA 以上になるために０に少なくなっ
て１００％に近い効率を持つことができる。ＭＳＢ時間
が短い場合には大部分の時間が放電を行うことができな
い画面走査に使用されて効率は０％になる。
【００４２】図２５と図２６は既述したＴSの変化に対
するＴNS及びＴFIELDの変化を図示したものである。図
２５でＴS が増加するほどＴNSは減少して効率が増加す
ることが分かる。図２６ではＴS を増加させるほどＴ
FIELD も増加させる必要があることを示している。従っ
て、下位ビット先行走査法を利用した最適の走査方式を
選択するためには効率とＴFIELDを考慮して、 ・ＴA及びＴFIELD値を決めて ・図２６を利用してＴFIELD値に相応するＴSを選択した
後 ・図２５を利用して選択されたＴS値に相応するＴNSを
選択して ・ＭＳＢ時間ＴBがＴSの１／２であるものを利用して他
のビットに割当された時間を決める。 このとき、ＴAとＴFIELDの値はＰＤＰの規格及びＴＶ放
送規格によって決定される値である。
【００４３】以上既述した下位ビット先行走査法を画面
分割駆動方式に適用するとよりいい特性を得ることがで
きる。画面分割駆動方式を適用させるための電極配置は
図１７のようになる。図１４の電極配置図に比べ変更さ
れた点は全体パネルを２分して上部電極をＳ１電極とＳ
１′電極に区分して、下部電極をＳ２電極とＳ２′電極
に区分して、図１８、１９のように上部には負極性のサ
ステインパルスを入力させて、下部には逆極性のパルス
を入力させる。
【００４４】上部画面のＳ１電極とＳ１′電極のサステ
インパルスは互いに１／２周期程度位相差があり、下部
画面のＳ２電極とＳ２′電極の間にもサステインパルス
は１／２周期程度の位相差がある。また、下部画面のサ
ステインパルスは上部画面の同一形のサステインパルス
に比べ１／４周期程度遅延するようにする。このような
サステインパルスを入力させると、図１８、１９に図示
したようにＳ１に入力される走査パルスとＳ１′に入力
される走査パルスが互いに重ならないようにすることが
でき、サステイン電圧波形の一周期に２度走査が可能す
るになる。（Ｓ１，Ｓ１）と（Ｓ２，Ｓ２）の間にも同
一方法で走査パルスが重ならないようにすれば走査をさ
せることができて全体的にみたとき、サステイン一周期
に４度の走査が可能になる。
【００４５】データパルスＤ1で、極性が正であるデー
タパルスＤ＋は画面の上部走査のためのＳ１及びＳ１′
電極のためのデータパルスで、極性が負であるデータパ
ルスＤ−は画面の下部走査のためのＳ２及びＳ２′電極
のためのデータパルスである。Ｄ＋とＤ−は交代に入力
させて、各々の対応するＳ１，Ｓ１′及びＳ２，Ｓ２′
の電極の走査パルスと同期を成してセルのオンとオフを
制御する。消去パルスは上部画面は負極性のパルスを使
用して、下部画面は正極性のパルスを使用して走査パル
スのあと一定の時間が経過したときに走査電極（Ｓ１，
Ｓ１′，Ｓ２，Ｓ２′電極）に印加される。このような
形態でデータパルスを印加すれば、画面の上（下）部で
サステイン放電が起こる間に他一方の画面の下（上）部
を走査させることができる。
【００４６】図１７で与えられた画面分割駆動方式のた
めの電極配置では画面の走査が上部及び下部画面に分け
られて互いに独立的に進行することができて、下位ビッ
トの先行走査法を適用させる場合、図２７のように図１
３を二分して前の部分を一致させるような形態で走査が
可能となる。この場合、画面の上部と下部を同時に走査
するために画面走査に必要な時間がＴA／２ になって、
Ｉ7 走査の時上部又は下部画面内で互いに異なる行間で
同一種類のビットが同時に走査される場合がなくなる。
従って、Ｉ8とＩ5を走査させる時だけビット対の間の間
隔が必要になって放電に使用できない時間であるＴNS1
＝ＴN2を減らすことができる。この時間を除去した下位
ビットの先行走査方式を図２８に図示した。図２８の場
合、ＴS，ＴNS，ＴFIELD 及び効率は ＴS ＝２ＴA（図２２と同一） ＴNS＝ＴNS1＋ＴNS2＝（（１／２）ＴA−Ｔ5）＋（（１／２）ＴA−Ｔ4） ＝（（１／２）ＴA−（１／４）ＴA）＋（（１／２）ＴA−（１／８）ＴA ＝０．６２５ＴA ＴFIELD＝ＴS＋ＴNS＝２．６２５ＴA 効率＝（ＴS／ＴFIELD）×１００＝（２ＴA／２．６２５ＴA）×１００ ＝７６．２％ になって、既存の方式に比べ効率が約３倍増加する。上
記ＴNS計算でＴA に代わりにＴA／２ が使用された理由
は、パネルを上部と下部に分割して駆動させるためであ
る。図２９はＴS を増加させるためにＭＳＢの放電時間
を図２８に比べ２倍に増す場合である。この場合、全て
のビットの時間が２倍増すことになってＴS は４TAとな
って、Ｉ7とＩ6走査のとき互いに異なる行間で同一種類
のビットが同時に走査される場合がなくなって、Ｉ5 を
走査させる時だけビット対の間の間隔が必要になる。従
って、ＴS，ＴNS，ＴFIELD 及び効率は ＴS＝４ＴA（図２３と同一） ＴNS＝ＴNS1＝（（１／２）ＴA−Ｔ1）＋（（１／２）ＴA−（１／４）ＴA） ＝０．２５ＴA ＴFIELD＝ＴS＋ＴNS＝４．２５ＴA 効率＝（ＴS／ＴFILED）×１００＝（４ＴA／４．２５ＴA）×１００ ＝９４．１％ となってその以上の最適化は必要ない。
【００４７】上記では図１４と図１７の電極配置図だけ
を基準で説明するが、他の電極配置図にも上記下位ビッ
トの先行走査法の適用は可能である。そして、８ビット
以外のディジタル信号にも適用が可能である。
【００４８】
【発明の効果】以上、説明のように本発明は、走査順序
を全体パネルを上部（Ｓ）と下部（Ｓ′）に二分してさ
らに上部（Ｓ）を上部の上部分（Ｓ１）と上部の下部分
（Ｓ２）に、下部（Ｓ′）を下部の上部分（Ｓ′）と下
部の下部分（Ｓ２′）に各々二分して、一つのサステイ
ン周期内に上部の上部分（Ｓ１）、下部の上部分（Ｓ
１′）、上部の下部分（Ｓ２）、及び下部の下部分（Ｓ
２′）の順にし、各々の部分のために下向きに順次走査
すれば、全体画面の走査電極を走査するのに要する総所
要時間を既存の方法に比べ１／４に減少させる。したが
って、セルの反応速度が遅いＰＤＰでも単位時間に処理
できるデータの両を増加させるだけでなく、ＰＤＰセル
の放電時間を増やすことができてＭ全体画面の輝度を向
上させ及びコントラストを改善させる効果がある。
【００４９】また、本発明は画面の上部と下部を物理的
に分離せずに、駆動パルスの位相差を利用して画面の上
部と下部を一つのサステインパルス周期内に同時に駆動
できるようにしているので、全体画面の走査に必要な所
要時間を１／２に減らし、かつＰＤＰセルの放電時間を
増すことがでるので、全体画面の輝度を向上させ、かつ
コントラストを改善させる。さらに、本方法で使用した
負極性のサステイン，走査，及び消去パルスと正極性の
データパルスに代わりに反対の極性を持つパルスを使用
しても同一結果を得ることができる効果がある。
【００５０】また、本発明による奇数偶数ビットの分離
駆動を利用したサブフィールド走査方法では、ディジタ
ル映像信号の隣接した二つのサブフィールドを同時に走
査するようにしてＡＣ ＰＤＰで走査させなければなら
ないデータ量が増加しても容易に処理することができ
る。また、これは、画面を上部下部画面に分割して各々
を独立的に駆動させる画面分割駆動法にも適用でき、そ
の場合、より一層高い効率を得ることができるという効
果がある。
【００５１】また、下位ビット先行走査方法では、下位
ビットと上位ビットで構成されたビット対を成して、ビ
ット対を適切な順序に配置した後、ビット対の下位ビッ
トをまず走査したあと、連続して上位ビットを走査させ
ることによりＡＣ ＰＤＰの効率を高めて同時に画面構
成に必要な時間を減らして大型ＰＤＰで走査させなけれ
ばならないデータ量が増加しても容易に処理することが
できる。また放電時間が長い上位ビットと放電時間が短
い下位ビットが互いに対をなして連続的に走査されるの
で放電時間の不均一によるフリッカ現象を減少させる効
果がある。
【図面の簡単な説明】
【図１】 一般的な３電極面放電ＡＣ ＰＤＰセルの構
造図。
【図２】 一般的な３電極面放電ＡＣ ＰＤＰの電極配
置図。
【図３】 一般的な３電極面放電ＰＤＰの電極配置を利
用した駆動波形図。
【図４】 従来のＡＣ ＰＤＰで利用した基本駆動波形
図。
【図５】 従来のサブフィールド走査方法説明図。
【図６】 （Ａ）図は本発明によるＳ−Ｃ電極の基本駆
動波形図。（Ｂ）図は本発明によるＳ′−Ｃ′電極の基
本駆動波形図。
【図７】 １実施形態によるデータ及び走査パルスの４
分割位相差法を実現するための電極配置と電圧極性図。
【図８】 上記実施形態でサステインパルスの位置にデ
ータを挿入した駆動波形図。
【図９】 図８を適用する時基本セルがＯＦＦである時
の動作状態図で、（Ａ）はセルの初期状態図。（Ｂ）は
負Ｄパルスが入力された時のセルの状態図。
【図１０】 図８を適用する時基本セルがＯＮである時
の動作状態図で、（Ａ）はセルの初期状態図。（Ｂ）は
一番目の負Ｄパルスが入力された時のセルの状態図。
（Ｃ）は一番目の正Ｄパルスが入力された時のセルの状
態図。（Ｄ）は二番目の負Ｄパルスが入力された時のセ
ルの状態図。
【図１１】 図６（Ａ）を適用のためのＡＣ ＰＤＰの
電極配置図。
【図１２】 図６（Ａ）を適用のための駆動パルスの全
体波形図。
【図１３】 （Ａ）−（Ｄ）はデータ及び走査パルスの
位相差法利用が可能するＡＣ ＰＤＰ電極配置の概略
図。
【図１４】 奇数偶数ビットの分離駆動サブフィールド
走査法のための基本電極配置図。
【図１５】 奇数偶数ビットの分離駆動サブフィールド
走査法のための基本駆動波形図。
【図１６】 図１４の電極配置を利用した分割駆動サブ
フィールド走査方式図。
【図１７】 画面２分割駆動方式に奇数偶数ビットの分
離サブフィールド走査法を適用のための電極配置図。
【図１８】 画面２分割駆動方式に奇数偶数ビットの分
離サブフィールド走査法を適用のための基本駆動波形
図。
【図１９】 画面２分割駆動方式に奇数偶数ビットの分
離サブフィールド走査法を適用のための基本駆動波形
図。
【図２０】 図１６を２分割したサブフィールド走査方
式図。
【図２１】 図２０に図１６の方式を適用して最適化し
たサブフィールド走査方式図。
【図２２】 下位ビット先行走査法を適用した走査方式
Ｉ図。
【図２３】 下位ビット先行走査法を適用した走査方式
II図。
【図２４】 下位ビット先行走査法を適用した走査方式
III図。
【図２５】 下位ビット先行走査法で放電に利用される
ことができる総時間ＴS の変化に対する放電に使用され
ることができない時間ＴNSの変化図。
【図２６】 下位ビット先行走査法で放電に利用される
ことができる総時間ＴS の変化に対する許容可能する１
フィールド構成時間ＴFIELDの変化図。
【図２７】 画面分割駆動方式のために図２２を２分割
して上下に重ねる形態図。
【図２８】 図２７で走査が発生しない時間を除去した
走査方式図。
【図２９】 図２３を図１７の電極配置図に適用した時
の走査方式図。
【符号の説明】
１、２ 絶縁基板、３ 行電極、４ 列電極、１１ セ
ル、１２ シーリング領域。
フロントページの続き (31)優先権主張番号 １９９６−５７３１７ (32)優先日 平成８年11月26日(1996．11．26) (33)優先権主張国 韓国（ＫＲ） (72)発明者 ヤン・ボク・ソン 大韓民国・ソウル・ヤンダンポ−ク・ヨ イド−ドン・20 (72)発明者 ザエ・ヒュク・リ 大韓民国・ソウル・ヤンダンポ−ク・ヨ イド−ドン・20 (72)発明者 ボン・ク・カン 大韓民国・ソウル・ヤンダンポ−ク・ヨ イド−ドン・20 (72)発明者 ヤン・ヒャン・キム 大韓民国・ソウル・ヤンダンポ−ク・ヨ イド−ドン・20 (72)発明者 アン・ダエ・キ 大韓民国・ソウル・ヤンダンポ−ク・ヨ イド−ドン・20 (56)参考文献 特開 平５−188877（ＪＰ，Ａ) 特開 平６−4039（ＪＰ，Ａ) 特開 平７−64508（ＪＰ，Ａ) 特開 平８−160913（ＪＰ，Ａ) 特開 平７−199858（ＪＰ，Ａ) 特開 平８−237578（ＪＰ，Ａ) 特開 平８−340504（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G09G 3/28 G09G 3/20

Claims (18)

    (57)【特許請求の範囲】
  1. 【請求項１】 各々のセルが２本の行電極と１本の列電
    極からなるＡＣ ＰＤＰ駆動方法において、 映像信号を多数個のビットで表示する時、上位ビットと
    下位ビットを（下位ビット，上位ビット）の順序に多数
    個のビット対を構成し、各々のビット対の下位ビットを
    まず走査した後連続して上位ビットを走査させた後、次
    の順序のビット対を走査させて画面の輝度を増加させて
    フリッカ現象を減少させ、その際、列電極にはデータパ
    ルスを印加し、行電極には走査、消去及びサステインパ
    ルスを印加し、２本の行電極を各々Ｓ電極とＳ′電極と
    するとき、Ｓ電極には上位ビットのデータ信号と同期さ
    せて走査パルスを印加させて、Ｓ′電極には下位ビット
    のデータ信号と同期させて走査パルスを印加させて二つ
    の走査パルスが互いに重ならないようにしてサステイン
    パルスの一周期内に連続的に下位ビットと上位ビットを
    駆動すること特徴とするＡＣ ＰＤＰ駆動方法。
  2. 【請求項２】 各々のセルが２本の行電極と１本の列電
    極からなるＡＣ ＰＤＰ駆動方法において、 映像信号の最上位ビットをＩ8 、それに続くビットをＩ
    7，Ｉ6，Ｉ5，Ｉ4，Ｉ3，Ｉ2，Ｉ1 の順序に８ビットの
    ディジタル信号で表示する時、上位ビットと下位ビット
    を（Ｉ1，Ｉ8）（Ｉ2，Ｉ7）（Ｉ3，Ｉ6）（Ｉ4，Ｉ5）
    の順序に４個のビット対を構成し、各々のビット対の下
    位ビットをまず走査した後、連続して上位ビットを走査
    させた後、次の順序のビット対を走査させるが、その
    際、前記ビット対（Ｉ1，Ｉ8）（Ｉ2，Ｉ7）（Ｉ3，
    Ｉ6）（Ｉ4，Ｉ5）の間の間隔を各々０，ＴNS1，
    ＴNS2，ＴNS3 に設定して全体画面を走査させることに
    より画面の輝度を増加させてフリッカ現象を減少させる
    ことを特徴とするＡＣ ＰＤＰ駆動方法。
  3. 【請求項３】 第２項において、 最上位ビットの放電時間を増加させて、ビット対
    （Ｉ1，Ｉ8）（Ｉ2，Ｉ7）（Ｉ3，Ｉ6）（Ｉ4，Ｉ5）の
    間の間隔を各々０，０，ＴNS1，ＴNS2に設定することが
    できるようにして全体画面走査時画面の輝度を増加させ
    てフリッカ現象を減少させることを特徴とするＡＣ Ｐ
    ＤＰ駆動方法。
  4. 【請求項４】 第２項において、 最上位ビットの放電時間を増加させて、ビット対
    （Ｉ1，Ｉ8）（Ｉ2，Ｉ7）（Ｉ3，Ｉ6）（Ｉ4，Ｉ5）の
    間の間隔を各々０，０，０，ＴNS1 に設定して全体画面
    走査時画面の輝度を増加させてフリッカ現象を減少させ
    ることを特徴とするＡＣ ＰＤＰ駆動方法。
  5. 【請求項５】 列電極にはデータパルスを印加して、行
    電極はサステインパルスだけが印加される共通電極と、
    サステイン、走査及び消去パルスが共に印加される走査
    電極とに分離して、画面の上上部と下上部，下上部と上
    下部及び上下部と下下部の走査パルスの間の位相をサス
    テインパルスの各々１／４周期の差を置いて全体画面走
    査に必要な時間を１／４に減らすが、その際、画面の上
    部は負のサステインパルスを使用してＣ１共通電極とＳ
    ２走査電極には同一サステイン電圧源を連結させてＣ２
    共通電極とＳ１走査電極はＣ１共通及びＳ２走査電極に
    印加された波形より１／２周期遅延させたサステイン電
    圧源に連結させて、画面の下部は正極性のサステインパ
    ルスを使用してＣ１′電極とＳ２′電極にはＣ１及びＳ
    ２電極に印加されたサステイン波形より１／４周期遅延
    させたサステイン電圧源を連結させて、Ｃ２′電極とＳ
    １′電極はＣ１′及びＳ２′電極に印加された波形より
    １／２周期遅延されたサステイン電圧源に連結されて、
    上部画面に対する走査パルスは負極性の走査パルスを使
    用してサステインパルスの１／２周期の差を置いてＳ１
    電極とＳ２電極のサステインパルスの間に挿入して、下
    部画面に対する走査パルスは正極性のパルスを使用して
    サステインパルスの１／２周期の差を置いてＳ１′電極
    とＳ２′電極のサステインパルスの間に挿入して画面の
    上上部，下上部，上下部，下下部をサステインパルスの
    一周期内に順次的に走査させるようにしたことを特徴と
    するＡＣ ＰＤＰ駆動システム。
  6. 【請求項６】 第５項において、 データパルスは画面の上部を構成のための正極性のデー
    タパルス（Ｄ＋）と下部を構成のための負極性のデータ
    パルス（Ｄ−）に分けて相互間の時間差をサステインパ
    ルスの１／４周期与えて、走査パルスと同期させて交代
    に入力させて全体画面の走査に必要な時間を減らしたこ
    とを特徴とするＡＣ ＰＤＰ駆動システム。
  7. 【請求項７】 第５項において、 消去パルスは走査パルスの印加後、画面構成に必要な一
    定時間の経過後に上部画面のＳ１，Ｓ２走査電極には負
    極性の消去パルスを印加して、下部画面のＳ１′，Ｓ
    ２′走査電極には正極性の消去パルスを印加させるよう
    にしたことを特徴とするＡＣ ＰＤＰシステム。
  8. 【請求項８】 列電極にはデータパルスを印加して、行
    電極はサステインパルスだけが印加される共通電極と、
    サステイン、走査及び消去パルスが共に印加される走査
    電極とに分離して、画面の上部と下部の走査パルスの間
    の位相をサステインパルスの１／２周期差を置いて全体
    画面走査に必要な時間を１／２に減らすが、その際、Ｃ
    １共通電極とＳ２走査電極には同一サステイン電圧源を
    連結させてＣ２共通電極とＳ１走査電極はＣ１共通及び
    Ｓ２走査電極に印加された波形より１／２周期遅延され
    たサステイン電圧源に連結させて、走査パルスはＳ１走
    査電極とＳ２走査電極のサステインパルスの間に挿入し
    て二電極の間の走査パルスはサステインパルスの１／２
    周期の差を置いて画面の上下部をサステインパルスの一
    周期内に同時に走査させることを特徴とするＡＣ ＰＤ
    Ｐ駆動システム。
  9. 【請求項９】 第８項において、 データパルスは画面の上部を構成のための第１データパ
    ルスと下部を構成のための第２データパルスに分けて相
    互間の時間差をサステインパルスの１／２周期置いて、
    走査パルスと同期させて交代に入力させ、全体画面走査
    に必要な時間を減らすようにしたことを特徴とするＡＣ
    ＰＤＰ駆動システム。
  10. 【請求項１０】 第８項において、 消去パルスは走査パルスの印加後、画面構成に必要な一
    定時間の経過後にＳ１，Ｓ２走査電極に印加させるよう
    にしたことを特徴とするＡＣ ＰＤＰ駆動システム。
  11. 【請求項１１】 各々のセルが２本の行電極と１本の列
    電極からなるＡＣＰＤＰ駆動システムにおいて、 行電極を画面の上部と下部グループに分離して各々のグ
    ループは一方は上部がＳ１走査電極となるようにして下
    部はＣ２共通電極となるように配置して、他方は上部が
    Ｃ１共通電極となるようにして下部はＳ２走査電極とな
    るように配置したＰＤＰパネルを備えていることを特徴
    とするＡＣ ＰＤＰ駆動システム。
  12. 【請求項１２】 第１１項において、 画面の上部グループの電極は、Ｓ１走査電極，Ｃ１共通
    電極に、下部電極はＳ２走査電極，Ｃ２共通電極の順序
    に配列ＰＤＰパネルを備えていることを特徴とするＡＣ
    ＰＤＰ駆動システム。
  13. 【請求項１３】 第１１項において、 行電極を画面の上上部，上下部，下上部，下下部のグル
    ープに分離して各々のグループをＳ１走査電極−Ｃ１共
    通電極−Ｓ２走査電極−Ｃ２共通で極及びＳ１′走査電
    極−Ｃ１′共通電極−Ｓ２′走査電極−Ｃ２′共通電極
    に分離するＰＤＰパネルを備えていることを特徴とする
    ＡＣ ＰＤＰ駆動システム。
  14. 【請求項１４】 第１３項において、 上部画面で上上部グループの電極をＳ１走査電極，Ｃ１
    共通電極に、上上部電極はＳ２走査電極，Ｃ２共通電極
    の順序に配列したＰＤＰパネルを備えていることを特徴
    とするＡＣ ＰＤＰ駆動システム。
  15. 【請求項１５】 各々のセルが２本の行電極と１本の列
    電極からなるＡＣＰＤＰ駆動システムにおいて、 上記行電極を画面で２以上の複数グループに区分して画
    面を分割し、上位ビットと下位ビットを（下位ビット，
    上位ビット）の順序に多数のビット対を構成して、各々
    の分割された画面に対して各々のビット対の下位ビット
    をまず走査した後、連続して上位ビットを走査させ、次
    の順序のビット対を走査させて画面の輝度を増加させて
    フリッカ現象を減少させるようにし、列電極にはデータ
    パルスを印加して行電極には走査，消去及びサステイン
    パルスを印加して、２個の行電極を上部画面ではＳ１走
    査電極とＳ１′走査電極に表示し、下部画面ではＳ２走
    査電極とＳ２′走査電極に表示する時、Ｓ１走査電極及
    びＳ２走査電極には下位ビットのデータ信号と同期させ
    て走査パルスを印加させてＳ１′走査電極及びＳ２′走
    査電極には上位ビットのデータ信号と同期させて走査パ
    ルスを印加させて２個の走査パルスが互いに重ならない
    ようにしてサステインパルスの一周期内で連続的に下位
    ビットと上位ビットを駆動することができるようにした
    ことを特徴とするＡＣ ＰＤＰ駆動システム。
  16. 【請求項１６】 第１５項において、 上部画面のサステインパルスと下部画面のサステインパ
    ルスの間に１／４周期の位相差を置いて、全てのパルス
    の極性を上部画面と下部画面で反対にして画面の走査速
    度を２倍早くすることを特徴とするＡＣ ＰＤＰ駆動シ
    ステム。
  17. 【請求項１７】 各々のセルが２本の行電極と１本の列
    電極からなるＡＣＰＤＰ駆動システムにおいて、 上記行電極を画面の上部と下部の２以上のグループに区
    分して画面を分割し、上位ビットと下位ビットを
    （Ｉ1，Ｉ8）（Ｉ2，Ｉ7）（Ｉ3，Ｉ6）（Ｉ4，Ｉ5）の
    順序に４個のビット対を構成して、各々の分割された画
    面に対して各々のビット対の下位ビットをまず走査した
    後、連続して上位ビットを走査させ、次の順序のビット
    対を走査させるが、その際、上記ビット対（Ｉ1，Ｉ8）
    （Ｉ2，Ｉ7）（Ｉ3，Ｉ6）（Ｉ4，Ｉ5）の間の間隔を各
    々０，０，ＴNS1，ＴNS2に設定して全体画面を走査させ
    ることにより画面の輝度を増加させてフリッカ現象を減
    少させるようにしたことを特徴とするＡＣ ＰＤＰ駆動
    システム。
  18. 【請求項１８】 第１７項において、 最上位ビットの放電時間を増加させて、ビット対
    （Ｉ1，Ｉ8）（Ｉ2，Ｉ7）（Ｉ3，Ｉ6）（Ｉ4，Ｉ5）の
    間の間隔を各々０，０，０，ＴNS1 に設定するように全
    体画面の走査時画面の輝度を増加させてフリッカ現象を
    減少させるようにしたことを特徴とするＡＣ ＰＤＰ駆
    動システム。
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