JP3343685B2 - 電子ユニット用半導体回路 - Google Patents

電子ユニット用半導体回路

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JP3343685B2 JP53395997A JP53395997A JP3343685B2 JP 3343685 B2 JP3343685 B2 JP 3343685B2 JP 53395997 A JP53395997 A JP 53395997A JP 53395997 A JP53395997 A JP 53395997A JP 3343685 B2 JP3343685 B2 JP 3343685B2
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bus
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Description

【発明の詳細な説明】 発明の技術分野 本発明は請求の範囲第１項の一般的な型の電子ユニッ
ト用半導体回路に関するものである。
通信媒体としての２線バスに依存する制御技術が産業
分野および輸送手段の両方において非常に重要になって
きている。CAN規格（CAN＝コントローラ区域ネットワー
ク）によるバスネットワークはこの例である。この場合
に、多数の電子ユニットが２つの導体コアのみを経由し
て互いに連通している。
例外なしに、かかるユニットはマイクロコントローラ
によってそれらの制御課題を実施する。特定のバスプロ
トコルチップまたはプロトコル機能性がバスを経由した
通信のために設けられ、かつかかる用途に関してすでに
特化された、かつバスとコントローラ間の送信／受信リ
ンクとして機能するマイクロコントローラにモノリシッ
クにすでに一体にされることができる。特定のプロトコ
ルチップは関連のユニットのマイクロコントローラ上の
通信プロトコルによって定義される課題の負担を軽減
し、かつこの方法において、実際の制御用途のその利用
性および処理量をかなり増大する。
マイクロコントローラおよびバスプロトコル機能の双
方とも狭い範囲内に保持されねばならない作動電圧を必
要とし、一般的に制御ユニット内に包含される電圧調整
器によって高位の電位から引き出される。例えば、輸送
の手段において、対応する制御ユニットが使用されるな
らば、かかる電圧調整器は、幅広い温度範囲内でとくに
作動的に信頼できねばならず、かつとりわけ、過剰電圧
および無線周波数干渉放射に対して耐えねばならない。
したがって半導体回路のあらゆる実現技術が実際の作動
に最適な抵抗に等しく適している訳ではない。電圧調整
器の場合の極端な負荷状況を精密に考慮する特定のいわ
ゆる高電圧技術が開発されており、それは静的および動
的電流、電圧および熱応力に対する半導体チップの過負
荷保護に関する。対応して製造された製品は高いMTBF
と、したがって低い失敗率を有する。
さらに、マイクロコントローラにいわゆる監視回路を
割り当てるかまたはコストを低減しかつ構造的空間を節
約するために、それぞれのマイクロコントローラの製造
技術を使用してマイクロコントローラとともに該マイク
ロコントローラの副機能として対応する回路機能を一体
化することが知られている。一般的に、これらの回路
は、その作動電圧の形成後マイクロコントローラへ一時
的に定義されたリセット信号を発生しかつ伝播するため
の手段を備えている。しかしながら、これらの解決に関
しては、問題は、電流供給区域が異なる電圧レベルにお
いてマイクロコントローラのチップ上に存在する時に生
起しかつこれらの区域の１つが供給端から負荷している
高い干渉信号に従わされるかも知れない場合に生じる。
それゆえ、対応する解決は対応する半導体回路用の非常
に有効な外部保護手段を要求する。
そのうえ、マイクロプロセッサ用の別個の補助モジュ
ールが知られており、該モジュールは、前記作動電圧が
予め定めた許容値窓を出るとき信頼し得るプログラム停
止のためのマイクロコントローラ用のリセットを発生す
るために、少なくとも１つの作動電圧を監視するための
手段を有している。それらのモジュールは主として、0.
8...1.5μの装置寸法範囲において低電圧技術を使用し
て製造される。
優先権主張出願であるドイツ連邦共和国特許出願第19
611942.1号と同時に提出された、ドイツ連邦共和国特許
出願第19611945.6号−＃）によってこの最後に述べた出
願の開示内容全体が以下で引用される−はマイクロコン
トローラを備えた電子ユニットのバスネットワーク作動
用装置を開示し、その装置は、とりわけ、その関連の作
動休止の時間中のCANの合計電流消費を最小にする条件
を考慮している。
装置は、通信トランシーバのバス機能を有する特別な
半導体回路かつまた電気的にオンおよびオフされ得る電
圧調整器からなる。両部分は、半導体回路が、特別な作
動状態において、前記電圧調整器のオフをもたらす信号
を前記電圧調整器に出力しかつそれゆえまた供給電流が
使用されるエレクトロニクスの出力側に解放されるよう
に互いに作用する。この状態において、半導体回路及び
調整器のみが高位の供給電位から非常に小さい不活発な
電流を引出し；半導体回路はその場合に消勢される。ト
ランシーバ機能を実現する半導体回路はさらに、バスエ
ラーおよびマイクロコントローラの最初期化用の呼び起
こし要求の検出に関連する回路中の機能また、それらの
実現のための、混合されたアナログおよびデジタル機能
要素からなる。細部に関しては＃）で参照される。
その発明の範囲内で、とりわけ、これらの機能要素、
マイクロコントローラおよびバスプロトコル機能を単一
チップ上にモノリシックに一体化することが提案されて
いる。このことは、結果として、実質上、例えば、３つ
の半導体モジュール、すなわち（１）電圧調整器、
（２）前記半導体回路の機能的範囲によって延長される
マイクロコントローラおよびバスプロトコル機能の単体
複合体−「バス用途（BA）コントローラ」として概念的
に理解されるような−、かつまた（３）適用の方向にお
いてマイクロコントローラの下流に接続され、用途−特
別センサ信号を受信し、必要なアクチュエータを駆動す
るのに役立つ入力／出力インターフェースからなる電子
制御ユニットの解決をもたらす。かかる半導体回路の実
行および一体化は可能であるが、かかる特殊なモジュー
ルによってカバーされ得る用途の範囲に関連してコスト
が増大することが判る。
これに対する別法は（１）乃至（３）の要素を統合し
て単一の「ハイパーチップを形成することから成る。し
かしながら、マイクロコントローラに基づくこのような
完全統合型の「ハイパーチップ」は、用途の多様性の点
では全く制限されるものではない。
したがって、種々のハイパーチップの変形例が種々の
ユニットの条件に要求される。しかしながら、型の拡が
りは所望のコスト低減要因に関して数の利点が制限され
ることを意味する。そのうえ、かかるハイパーチップは
関連の製造業者に対して当然の繋がりを有する特注され
たモジュールである。このことは幾つかの環境下で、第
２および第３源の要請がある場合に、欠点であるかも知
れない。さらに、対応する特注された解決は、コストの
利点に副次的に、同様に否定的に作用して、標準化を困
難にする。EMCの問題が、バスからの干渉がマイクロコ
ントローラに関する限り用意に達成し得るのでハイパー
チップおよびBAコントローラの両方の場合において期待
され得る。必要なEMC保護手段はハイパーチップ対ハイ
パーチップまたは種々の用途のBAコントローラ対BAコン
トローラから非常に異なるように思われるかも知れな
い。それらのコストは別にして、それらは種々の用途に
おいて種々の実現モードを必要とし、すなわち、新たに
繰り返して観察しなければならない規則を設計するが、
必然的にエラーの可能性も呼び起こす。そのうえ、現時
点かつ将来において問題となっているマイクロコントロ
ーラのどの製造技術も等しく回路要素の組み込みに適さ
ず、それらの要素は、実際に、ほぼマイクロコントロー
ラの作動電圧の大きさである残留干渉電圧負荷に耐える
か、またはエラーの場合に、熱破壊に近い点に達するか
もしれないようなスポットパワー密度でチップ材料に応
力を加えねばならない。かかる応力を結果として生じる
これらの周囲条件は、例えば産業上の制御技術および輸
送の手段においてありふれた事象である。
上述したの問題は、システム縮小寸法がμＣ技術が進
歩するにつれて指数関数的に増大される。スポット電力
損失は、例えば、オンチップに幅を利かせ得るドライバ
もますます小さくなっている。モノリシックLS技術のシ
ステム縮小寸法は速やかに0.25μｍに達してしまうのも
のと推測できる。しかしながら、0.25μｍ技術を使用す
るインタフェース機能は、例えば、ジャンプスタート、
ロードダンプおよび静止過電圧の危険にさらされている
産業環境あるいは自動車環境に直接関連させることがで
きるかあるいは、それにおける十分な有用性で作動され
るにはこのLS技術にはあまりに敏感すぎる。したがっ
て、一方で得られる構造上の空間およびコストの長所
は、付加手段が構造上の空間を占め、コストを生じる保
護機能の実現のための付加手段を引き出す。
WO 90/09713は、コンピュータ回路網のインタフェー
スを特に、自動車用であって少なくとも２つのバス線を
有する記載し、バス線および基準電圧に割り当てられた
て、中断の場合あるいはアースあるいはコンピュータ回
路網の電源電圧に対するバス線の中の１つの短絡の場
合、他の完全なバス線に到着する信号を評価し、回路網
インタフェースを起動する目的のためにウェイクアップ
信号を出力する回路から作られる設備を有するコンピュ
ータ回路網のインターフェースを記載する。
したがって、本発明の目的は、前述の短所および問題
点を回避し、特に構造上の空間およびコストに関して最
適である最新の２線ワイヤバス制御電子装置の実現を可
能にする電子装置のための半導体回路を提案することに
ある。
一般的な型の半導体回路の場合において、この目的は
請求の範囲第１項の特徴によって達成される。
本発明は、構造的空間、拡がりおよびコストの問題だ
けでなくまた、加えて、周囲効果を損傷することからマ
イクロコントローラを保護する問題かつまたマイクロコ
ントローラ上の多数の基板接続の問題を一気に払拭する
ことができる、異なるアプローチを支持して、上述した
解決法を拒否している。
本発明によれば、電圧調整器および、２線バスとマイ
クロコントローラのバスプロトコルモジュールとの間の
インターフェース機能により、電圧調整器を駆動する半
導体回路は、マイクロコントローラの低電圧技術を使用
してマイクロコントローラのチップ上に一体化されず、
むしろ、補助および拡張機能とともに前記半導体回路の
みが電圧調整器の技術を使用して電圧調整器のチップ上
に一体化される。
結果として、電圧調整器についての作動的な干渉作用
（例：過熱、ジャンプスタートまたは積み荷廃棄、基板
に対する調整器による打ち抜き）からマイクロコントロ
ーラを保護するために、マイクロコントローラを備えた
チップ上の電圧調整器により要求されていたすべての保
護機能が除去される。
このようにして、コストを最適化する上で、非常に多
数の用途において同様に要求されるこの機能性と協働す
るために、用途仕様が異なるだけではないバスプロトコ
ル可能性を有するマイクロコントローラを自由に選択す
ることができる。物理的理由のために、電圧レギュレー
タのために使用される技術はA/Dマイクロコントローラ
でアナログおよびディジタル応用のための低電圧技術よ
りもほぼ大きいシステムの寸法を有するので、過電圧、
過渡現象、無線周波数放射等に関して、電圧レギュレー
タで困難なく、再現できる頑丈さは、（効果を妨害する
“アンテナ”の機能を果たす）バストマイクロコントロ
ーラとの間のトランシーバ機能を実行し、その結果とし
て妨害させないことに対しては、バスおよび対応する装
置の電源からの全ての考えられる妨害から護る構成要素
のように同時に作動する回路機能に持ち込まれる。実際
には、これは、DC電圧結合２線バスと非常に敏感な低電
圧ロジックとの間の高絶縁条件を、このように理想的に
満たして正確であることができると同時に、構造上の空
間を占めるコスト集約的な保護手段を非常に大幅な程度
まで不要とする。高度に変更されるように設計できる性
能を有する多数の制御装置におけるこの機能に対する高
い要求は、広範囲の問題を解決し、非常に大規模の大量
生産に基づくコスト上の利点への道を開く。最終結果
は、複雑さおよびコストに関する技術的および構造上の
最適化は、最新のLSI実現努力に比べて応用実行を物理
的に指向する十分抑制の利いた集積レベルによって完全
に制御装置に達成される。
他の長所は、従属クレーム２〜133によるその開発お
よび／または使用に関する本発明による半導体回路によ
って明るみに出される。
クレーム２によれば、この回路はプログラム可能であ
る。
クレーム３によれば、この回路は、回路の少なくとも
１つの機能の１回限りのプログラムを可能にするか可能
にしたプログラミング手段を含んでいる。
クレーム４によれば、この回数は、例えば、EEPROM構
造として設計された不揮発性メモリ領域を備えている。
クレーム５によれば、この回路は、不揮発性メモリ領
域を備え、前記メモリ領域に記憶できる回路の少なくと
も１つの（固有）機能を決定するデータによってプログ
ラム可能である。
クレーム６によれば、この回路は、回路とそれのトラ
ンシーバ機能と協働する少なくともマイクロコントロー
ラとの間でデータおよび／あるいは制御信号を直列交換
するインタフェースを含む。
クレーム７によれば、少なくとも１つの（固有）回路
機能の駆動および／またはプログラミングはこのインタ
フェースによって可能である。
クレーム８によれば、少なくとも第２の電源電圧を供
給する回路手段は線形に作動する電圧レギュレータを形
成する。
クレーム９によれば、少なくとも第２の電源電圧を供
給する回路手段はスイッチモード電圧レギュレータを形
成する。
クレーム10によれば、少なくとも第２の電源電圧を供
給する回路手段は複数の作動モードができる電圧レギュ
レータを形成する。
−第11項によれば、複数の作動モードを可能にする電圧
調整器は直線調整器としてかつ切り換えモード調整器と
して作動され得る。
−第12項によれば、回路が、前記電圧調整器の作動モー
ドが前記電圧調整器の対応する駆動に依存して選択およ
び／または変化させられる手段からなる。
−第13項によれば、切り換えモード調整器として作動さ
れ得る前記電圧調整器が誘導エネルギ貯蔵装置を有する
電圧調整器であり、前記回路が少なくとも前記エネルギ
貯蔵装置および蓄電コンデンサと協働することができ
る。
−第14項によれば、切り換えモード電圧調整器はバック
型逓降コントローラである。
−第15項によれば、電圧調整器は、同一の２つの端子の
一方と電圧調整の規準接地電位／接地電位との間の誘導
エネルギ貯蔵装置を磁化／充電するために電流のオフ位
相中導通しているフリーホイール弁からなる。
−第16項によれば、フリーホイール弁はダイオードパス
である。
−第17項によれば、フリーホイール弁は、制御された電
子スイッチ、とくにMOSFETトランジスタである。
−第18項によれば、フリーホイール弁の電極の少なくと
も一方は回路の少なくとも１つの特定の端子に回送さ
れ、かつ前記導通がこの少なくとも１つの特定の端子の
外部回路によって実現され得る。
−第19項によれば、フリーホイール弁の第１電流パス電
極が回路の調整器出力に直接隣接する前記回路の端子に
回送され、および／または前記フリーホイール弁の第２
電流パス電極が前記回路の少なくとも１つの接地端子に
直接隣接する端子に回送される。
−第20項によれば、少なくとも１つの第２供給電圧を供
給するための手段は、この供給電圧を、それぞれ、オン
およびオフすることにより制御信号によって活動および
活動解除することができる。
−第21項によれば、少なくとも１つの第２供給電圧を供
給するための手段は、少なくとも１つのマイクロコント
ローラ用の第２供給電圧を供給するための第１電圧調整
器、および前記１つ／複数のマイクロコントローラと協
働する制御ユニットの回路用の第３の供給電圧を供給す
るための第２電圧調整器を配置しており、これらの電圧
調整器は、これらが制御信号によって活動および活動解
除され得るように配置される。
−第22項によれば、前記手段は、さらに、制御手段から
なり、該制御手段は、制御信号に依存して、定義された
方法において前記第２および第３電圧を同時にでなく増
大および／または減少させる制御手段からなる。
−第23項によれば、前記制御手段は、活動の場合に、少
なくとも１つのマイクロコントローラ用の第２供給電圧
が前記１つ／複数のマイクロコントローラと協働する回
路用の第３の供給電圧の前に増加され得るように配置さ
れるか、またはそのような効果を有する。
−第24項によれば、制御手段は、活動解除の場合に、前
記少なくとも１つのマイクロコントローラ用の第２供給
電圧が前記１つ／複数のマイクロコントローラと協働す
る回路用の第３の供給電圧の後に減少され得るように配
置されるか、またはそのような効果を有する。
−第25項によれば、２つの電圧調整器が互いに独立して
おりそして、この点において、互いに熱的にのみ結合さ
れ、そして前記回路が、基板が、過負荷により、臨界温
度にまで加熱されている場合に、臨界温度に達する前に
第２電圧調整器が常に活動解除され、そして前記第１電
圧調整器が臨界温度に達した後のみ活動解除される効果
を有する手段からなる。
−第26項によれば、複数の選択可能な出力電圧から特別
な出力電圧に設定するために少なくとも１つの電圧調整
器を駆動および／またはプログラムすることができる。
−第27項によれば、複数の作動モードが可能である電圧
調整器の作動モードを駆動および／またはプログラミン
グによって選択および／または設定することができる。
−第28項によれば、少なくとも１つの第２の固定供給電
圧を供給するための前記手段は、該手段内に包含され
る、すなわち回路内部にある調整トランジスタにより、
かつ回路の外部にある調整トランジスタに関連して作動
することができ、そしてこのために、前記回路は、該回
路と協働する外部調整トランジスタの制御電極を駆動す
るための端子を有する。
−第29項によれば、少なくとも１つの第２の固定供給電
圧を回路内部調整トランジスタによりまたは回路外部調
整トランジスタにより供給するための前記手段の作動性
は駆動および／またはプログラミングによって選択およ
び／または設定され得る。
−第30項によれば、回路は、駆動またはプログラミング
用の少なくとも１つの外部端子を有する。
−第31項によれば、少なくとも１つの第２供給電圧を供
給するための手段のプログラミングは、少なくとも１つ
の外部端子を基準接地電位、とくに接地電位または接地
に近い電位に、または基準接地電位から著しく異なる電
位に、または供給電位に接続することにより可能であ
る。
−第32項によれば、請求の範囲第12項または第26項また
は第27項または第29項による少なくとも１つの機能の駆
動可能性は、請求の範囲第６項によるインターフェース
によって設けられる。
−第33項によれば、トランシーバ機能は、その送受信手
段に関連してかつそれが含む制御手段に関連して、固定
基準接地電位について少なくとも１つのバスコア上で２
線方法または単線方法の異なる方法で、任意に送信およ
び受信可能であるように設計される。
−第34項によれば、トランシーバ機能は、その送受信手
段に関連して、その消滅される割合が影響を受ける、と
くにバスビット周期および／または通信のボー量に適合
できるように設計される。
−第35項によれば、回路は制御パスを有し、該パスを経
由して、前記トランシーバ機能と協働するマイクロコン
トローラにより消滅量が影響され得る。
−第36項によれば、前記受信手段はさらに、制御インタ
ーフェースからなり、該インターフェースを介して前記
制御パスが延び、消滅量に作用する。
−第37項によれば、前記受信手段は、バスネットワーク
内の信号伝送中のエラーを検出しかつ表示エラー信号を
発生するための手段からなる。
−第38項によれば、前記受信手段は前記バスネットワー
ク中のエラーを検出するための手段からなり、これらの
手段は、バスコア特定方法で、エラーを検出し、かつエ
ラー検出の場合にエラー信号を出力できるように設計さ
れる。
−第39項によれば、バスネットワーク中のエラーを検出
するための前記手段は、少なくとも１つの表示エラー信
号を出力させ得る調整可能な選択手段からなり；これら
の手段は、エラー信号の出力の規準としてあらかじめ選
択可能な数の連続ビット信号エラーに設定され得る。
−第40項によれば、前記受信手段は、第１バスコア上に
検出され得るエラー用の第１選択手段および第２バスコ
ア上で検出され得るエラー用の第２選択手段からなり、
前記第１および第２選択手段は、第１および第２バスコ
アにそれぞれ割り当てられるエラー信号を発生するため
の規準として、第１および第２の数の連続ビット信号エ
ラーに互いに独立して設定され得る。
−第41項によれば、回路は制御パスを有し、該制御パス
を介して、トランシーバ機能と協働するマイクロコント
ローラにより前記選択手段の設定が可能である。
−第42項によれば、前記受信手段は制御インターフェー
スからなり、該制御インターフェースを介して、前記制
御パスが延び前記選択手段を設定する。
−第43項によれば、消滅量に影響を及ぼすために設けら
れた前記制御インターフェースおよび前記選択手段を設
定するのに設けられた前記制御インターフェースは１つ
の回路構造に組み込まれる。
−第44項によれば、前記受信手段は、前記エラー信号に
よって設定され得る、少なくとも１つのエラー記憶装置
からなる。
−第45項によれば、前記少なくとも１つのエラー記憶装
置は請求項４による前記不揮発性メモリ区域の１部分で
ある。
−第46項によれば、回路電位に影響を及ぼす手段からな
り、該手段が前記トランシーバ機能に接続され、送信の
場合に支配的でありおよび／または受信の場合に識別す
る少なくとも１つの信号レベルに影響を及ぼすのに役立
つ。
−第47項によれば、回路はさらに、回路−内部供給電圧
または前記電位に影響を及ぼす手段に供給するための回
路−内部供給電流を設けるための手段からなる。
−第48項によれば、回路は、前記回路−内部供給電圧の
および／または前記回路−内部供給電流の外部監視およ
び／または容量濾過用の端子を有する。
−第49項によれば、回路は制御パスを有し、該制御パス
を介して少なくとも１つのマイクロコントローラが前記
トランシーバ機能と連通可能でありかつ前記制御パスを
介して前記電位に影響を及ぼす手段を駆動することがで
きる。
−第50項によれば、回路は制御インターフェースからな
り、該制御インターフェースを介して前記制御パスが前
記電位に影響を及ぼす手段に延びる。
−第51項によれば、前記制御インターフェースが、請求
項６によるインターフェースの１部分であるか、または
それと同一である。
−第52項によれば、前記電位に影響を及ぼす手段は、送
信の場合に、支配的なバスレベル窓を決定する２つの信
号レベルの少なくとも一方が単調に、少なくとも増分的
におよび／または減分的に移動できるように設計され
る。
−第53項によれば、送信の場合に支配的である２つの信
号レベルに影響を及ぼすことができる状況において、両
方のレベルを互いに独立して設定または変更することが
できる。
−第54項によれば、送信の場合に支配的である２つの信
号レベルは、両方のレベル分離する間隔が工程内で実質
上維持されるように設定または移動することができる。
−第55項によれば、回路は、前記トランシーバ機能の前
記受信手段の少なくとも基準接地電位バスバーとして信
号専用端子を有する。
−第56項によれば、回路は、少なくとも１つの第２の固
定供給電圧を供給するための前記手段の少なくとも基準
接地電位バスバーとして電流専用端子を有する。
−第57項によれば、回路は、バスレベル窓を決定する２
つの支配的な信号レベルの少なくとも１つの送信の場合
における設定または変更用の手段の少なくとも基準接地
電位バスバーとして特定の端子を有する。
−第58項によれば、回路は特定の端子を有し、該特定の
端子を介して前記電位に影響を及ぼす手段を、電流を運
ぶユニットの外部環境において基準接地電位に作動的に
接続することができる。
−第59項によれば、回路は、前記作動的接続のパス中
に、過剰電圧および／または不正な極性および／または
無線周波数信号入力に対する保護用手段を有している。
−第60項によれば、回路は作動状態を備え、その際少な
くとも第２の供給電圧を設けるための手段がオンされ、
前記受信手段が活動させられそして前記送信手段が活動
解除されるが、この点において、バスに影響を及ぼさな
い。
−第61項によれば、回路は少なくとも１つの作動状態を
備え、その際前記トランシーバ機能の前記送信手段がバ
スに影響を及ぼさず、かつ前記少なくとも第２の供給電
圧を設けるための前記手段が活動解除またはオフされ
る。
−第62項によれば、回路は、前記バスに接続された、呼
び起こし識別手段および制御手段からなり、それらによ
り、この少なくとも１つの作動状態を脱するために前記
少なくとも第２の供給電圧を設けるための前記手段を活
動させる。
−第63項によれば、回路は、前記トランシーバ機能と協
働する前記マイクロコントローラにより、前記回路を前
記作動状態に戻すことができる制御手段からなる。
−第64項によれば、前記トランシーバ機能は、その送信
および受信手段に関連して、すべてのバス加入者がバス
ラインネットワークに関連して互換的に機能するなら
ば、該受信手段が、バスラインネットワーク中のおよび
バスラインネットワーク上の考え得るすべてのエラー状
態を許容するように設計される。
−第65項によれば、回路はさらに、前記トランシーバ機
能と協働して、前記マイクロコントローラの適切な機能
およびプログラム実施のために重要である変数を監視す
る前記マイクロコントローラを少なくともリセットする
ための監視機能を実現する手段からなる。
−第66項によれば、監視機能を実現するための前記手段
は少なくとも１つのタイマからなり、前記回路が前記監
視機能を少なくとも１つの時間決定要素に接続するため
の少なくとも１つの端子を有する。
−第67項によれば、監視機能を実現するための前記手段
は少なくとも１つの第２の固定供給電圧を供給するため
の手段に直接接続される。
−第68項によれば、前記監視機能を実現するための前記
手段および少なくとも１つの第２の供給電圧を供給する
ための前記手段は、請求項第６項に記載の前記インター
フェースから生じる制御パスを介して互いに接続され
る。
−第69項によれば、前記監視機能を実現するための前記
手段は、該手段がその適切な機能およびプログラム実施
に関連して、前記制御ユニットの少なくとも１つのさら
に他のマイクロコントローラを追加的に監視しかつリセ
ットし得るように設計される。
−第70項によれば、回路は−少なくとも１つのマイクロ
コントローラに供給する少なくとも１つの供給電圧が形
成された後−リセット信号を発生しかつそれを少なくと
も１つのマイクロコントローラに連通するための手段か
らなる。
−第71項によれば、回路は、少なくとも１つのマイクロ
コントローラへの少なくとも１つのリセット信号の発生
および送信に関連して少なくとも１つの抑制信号を出力
するための手段からなる。
−第72項によれば、回路は、少なくとも１つの限界値に
関連して前記第１の供給電圧（回路の電圧を供給す
る）、前記少なくとも１つの第２の供給電圧から少なく
とも１つの電圧を監視するための手段、かつまた、この
限界値が達成されないかまたは超過されるとき、前記ト
ランシーバ機能と協働する、少なくともマイクロコント
ローラへ遮断信号またはリセット信号を出力するための
手段からなっている。
−第73項によれば、回路は少なくとも１つの特定の入力
を有し、該特定の入力を経由して呼び起こし信号が、請
求項第62項による作動モードにおいてバスに接続され
る、呼び起こし識別手段に印加可能であり；前記回路は
さらに、この少なくとも１つの特定の入力で呼び起こし
信号に応答するその作動が、呼び起こし信号がバスを介
して受信されるときのその作動に一致するように設計さ
れている。
−第74項によれば、回路は、前記トランシーバ機能に無
関係であって、少なくとも１つのマイクロコントローラ
の減少された、さもなければ増加された行動を少なくと
も時間周期中に少なくとも１つの呼び起こし信号を検出
するための、独立した手段からなる。
−第75項によれば、前記独立した手段は呼び起こし信号
を受信するための複数の入力を有する。
−第76項にによれば、前記独立した手段は第１供給電圧
から供給されることができ、かつ少なくとも１つの第２
の固定供給電圧を供給するための前記手段と無関係に作
動され得る。
−第77項によれば、前記独立した手段はそれらの機能の
タイミング制御のための少なくとも１つのタイマからな
る。
−第78項によれば、前記独立した手段はそれらの機能の
タイミング制御のために前記監視機能の少なくとも１つ
のタイマにより駆動され得る。
−第79項によれば、前記独立した手段は検出された呼び
起こし事象の記憶のための少なくとも１つの記憶セルか
らなる。
−第80項によれば、前記独立した手段は少なくとも１つ
のマイクロコントローラと連通することができ、かつ前
記独立した手段はかかるマイクロコントローラに直接接
続され得るように構成される。
−第81項によれば、前記独立した手段は第６項による前
記インターフェースを介して少なくとも１つのマイクロ
コントローラと連通することが可能になっている。
−第82項によれば、前記独立した手段は少なくとも１つ
の呼び起こしセンサの少なくと１つの周期的な電圧供給
用の少なくとも１つの高圧側および／または低圧側スイ
ッチを有している。
−第83項によれば、前記独立した手段は少なくとも１つ
の呼び起こしセンサの少なくとも周期的な電流供給用の
少なくとも１つの高圧側および／または低圧側電流源を
有している。
−第84項によれば、一方で第77項または第78項による、
かつ他方で第82項または第83項による回路において、前
記少なくとも１つの高圧側および／または低圧側スイッ
チまたは電流源は、そのオン持続期間tWがそのオンの反
復時間tsより短いように少なくとも間接的に、前記少な
くとも１つのタイマによって制御することができる。
−第85項によれば、第78項、および第82項と第83項の１
つによる回路において、前記監視機能および前記独立し
た手段は互いに関連して、少なくとも１つの高圧側およ
び／または低圧側スイッチまたは電流源が、前記監視機
能によって前記少なくとも１つのマイクロコントローラ
に出力され得る制御信号の反復量と一時的に連結される
反復量fs 1/tsで、予め定めたオン期間twだけオンされ
得るように設計される。
−第86項によれば、オン期間twおよび／または反復時間
または反復量tsまたはfs＝1/tsおよび／または連結係数
がプログラム可能である。
−第87項によれば、回路は呼び起こし事象がＮ回、この
場合Ｎは整数（td/ts）＋１）だけ検出されたとき呼び
起こし事象の記憶を開始する識別手段からなる。
−第88項によれば、数Ｎが１組の予め定義された値から
プログラム可能および／または選択可能である。
−第89項によれば、前記独立した手段は、固定の組の考
え得る真実の条件から、第75項による複数の呼び起こし
入力の少なくとも１つの真実の条件に関連してプログラ
ム可能であり、そしてこの点において、それらの回路機
能に関して柔軟である。
−第90項によれば、第26項および第27項および第29項お
よび第86項および第89項の１項による回路は第３項およ
び第５項の１項により好都合に開発され得る。
−第91項によれば、第26項および第27項および第29項お
よび第86項および第88項および第89項の１項による回路
は第７項により好都合に開発され得る。
−第92項によれば、第26項および第27項および第29項お
よび第88項および第89項の１項による回路は第３項およ
び第６項により好都合に開発でき、１回のプログラミン
グを前記シリアルインターフェースを経由して開始でき
得たかまたは開始され得る。
−第93項によれば、回路は、少なくとも１つの第２供給
電圧を供給するための前記手段に加えて包含される機能
の少なくとも１つ、および／または前記１または複数の
機能の限界値、および／または前記１または複数の機能
の１または複数の時間応答、および／または前記１また
は複数の機能の１または複数の真実の条件に関連してプ
ログラム可能（構成プログラミング）であるか、または
予め定義された値に設定され得る。
−第94項によれば、前記回路の構成のプログラミングは
前記不揮発性メモリ区域に閉じられたデータ記録として
記憶され得る。
−第95項によれば、前記回路は、この点においてクロー
ンされ得るようなすでにプログラムされた回路および該
回路の特徴的な機能を有する他の制御ユニットから−制
御ユニットへの半導体回路の取り付け後−前記データ記
録を前記半導体回路に読み込ませ得る手段からなる。
−第96項によれば、前記回路の前記不揮発性メモリ区域
は、インターフェースを介して、前記回路と協働する前
記マイクロコントローラによって読み取るおよび／また
は過度に書き込むことができる。
−第97項によれば、前記回路は、エラーの場合にバス終
了を変更するために、２つのバスコア用の２つの外部端
子要素を接続するための２つの端子、内部バスエラー検
出手段および内部バックアップ終了および切り換え手段
を有する。
−第98項によれば、前記回路の前記トランシーバ機能は
通信ボー量に対しての干渉抑制を最適化するための調整
可能なビット周期フィルタからなる。
−第99項によれば、これらのビット周期フィルタはデジ
タル的に調整可能である。
−第100項によれば、電位に影響を及ぼす手段は、ほぼ
基準接地電位である送信手段の供給端子にループされる
調整可能なオフセット電圧源を実現している。
−第101によれば、前記受信手段の少なくともアナログ
作用の部分が電源によって一定電圧供給送信手段と並列
に接続され、結果として前記オフセット電圧源が受信端
でも同様に有効である。
−第102項によれば、前記電位に影響を及ぼす手段は、
基準接地電位に近く、供給端子に繋いで閉回路にされ
る、前記バスコア、バス−Ｌを駆動する前記送信手段の
切り換え出力段階の、第１の調整可能なオフセット電圧
源、および電位に関して反対にある、供給端子に繋いで
閉回路にされる、前記バスコア、バス−Ｈを駆動する前
記送信手段の切り換え出力段階の、第２の調整可能なオ
フセット電圧源を実現する。
−第103項によれば、前記電位に影響を及ぼす手段は、
加えて、第３の調整可能なオフセット電圧源を実現し、
後者および前述された第２のオフセット電圧源が、異な
る大きさの供給電位に伝送されるかまたは接続される。
−第104項によれば、前記第２および第３のオフセット
電圧源は交互に活動され得る。
−第105項によれば、前記オフセット電圧源QSLは、前記
基準接地電位に伝送し、該基準接地電位から離れた有効
オフセット電圧源が年代順に配列した連続においてのみ
交互に活動され得る。
−第106項によれば、前記回路は、前記送信信号に依存
して前記第２および第３のオフセット電圧源の活動を許
容する手段からなる。
−第107項によれば、前記電位に影響を及ぼす手段は、
時間経過とともに少なくとも１つのオフセット電圧源の
設定が独立して交替するための手段からなる。
−第108項によれば、かかる交替は送信端のデータ信号
に依存して可能である。
−第109項によれば、前記少なくとも１つのマイクロコ
ントローラから引き出され得るクロック信号は、少なく
とも１つのオフセット電圧源の設定の独立した交替のた
めの手段に供給され得る。
−第110項によれば、前記電位に影響を及ぼす手段は、
バスコアに入力され得る電位に依存して、少なくとも１
つのマイクロコントローラから受信され得る値仕様に応
じて影響を及ぼすことができるような調整手段からな
る。
−第111項によれば、前記電位に影響を及ぼす手段は−
前記送信手段から独立して−少なくとも１つのバスコア
に接続することができ、かつ調整された電位のバスコア
への、前記送信信号により調整された接続を許容するバ
ックアップ手段からなる。
−第112項によれば、前記電位に影響を及ぼす手段はさ
らに、測定手段からなり、該測定手段が、少なくとも１
つのマイクロコントローラによる調整のために所望の値
仕様において調整接続または計算余裕による補償を目的
とした、バックアップ手段によって発生するエラー量の
獲得をもたらす。
−第113項によれば、前記電位に影響を及ぼす手段は、
−送信手段から独立して−少なくとも１つのバスコアに
接続されるか接続され得るバックアップ手段からなり、
かつ該バツクアップ手段を介して、少なくとも１つのマ
イクロコントローラによって予め決定され得るデジタル
値にしたがった未調整の電位により、送信信号によって
調整される接続がバスコアに対して可能である。
−第114項によれば、該バックアップ手段は、前記バッ
クアップ手段の１つを活動させるために、適切ならばバ
スコアからコア出力段階を接続解除する、切り換えスイ
ッチにより関連のコア出力段階から送信信号を送給する
ことができる。
−第115項によれば、前記調整手段は、バスコアに作動
的に接続されるサンプラ、および保持要素または保持調
整器からなる。
−第116項によれば、前記サンプラは２つのダイオード
パスを有するものであり、第２のダイオードパスが、第
１のダイオードパスに沿って、サンプリング電流の流れ
によって発生した温度作用および／またはエラー電圧の
補償のために設けられる。
−第117項によれば、前記電位に影響を及ぼす手段は、
これらが受信機中の少なくとも１つのしきい値電圧の作
用によって少なくとも１つの劣性的識別信号レベルの作
用を許容するように設計される。
−第118項によれば、前記受信手段は２つのしきい値を
特徴付けるための手段を有し、この手段が基準接地電位
バスバーに伝送される。ここで、基準接地電位バスバー
は回路の少なくとも代替となる２つの基準接地電位端子
の一方に作動的に接続されるかまたは任意に作動的に接
続され得る。
−第119項によれば、前記作用は、基準接地電位に近
い、供給電流パスにある、前記受信手段の少なくともア
ナログ作用の部分の調整可能なオフセット電圧源により
可能である。
−第120項によれば、前記しきい値特徴付け手段の前記
基準接地電位バスバーは、前記受信手段の少なくともア
ナログ作用の部分の、基準接地電位に近い供給基準点に
接続され得る。
−第121項によれば、前記回路の前記受信手段は供給基
準点に伝送されるレベル識別手段を有する。ここで、こ
の供給基準点は、基準接地電位端子に作動的に接続され
るかまたは前記回路の少なくとも代替となる２つの基準
接地電位端子に接続され得る。
−第122項によれば、前記電位に影響を及ぼす手段は、
デジタル／アナログ交換手段および／またはアナログ／
デジタル交換手段からなる。
−第123項によれば、前記電位影響を及ぼす手段は、デ
ジタル／アナログ変換手段からなり、前記トランシーバ
機能の送信および／または受信作動の間中、適用し得る
ならば、実施されるべき電位に作用のための少なくとも
すべての基準値、制御および切り換え信号を発生するこ
とができる。
−第124項によれば、より高い供給電位に伝送されるオ
フセット電圧源はより低い供給電位に伝送される供給電
圧源によって回路中に置き換えられ、オフセット可能性
に対応して変化し得る。
−第125項によれば、前記回路は電子制御ユニットの１
部分であり、その際単線のみの受信および単線のみの送
信（送信端で１ラインドライバのみを有する）のために
接続されるかまたは駆動し得る。
−第126項によれば、前記回路は、輸送の手段において
使用するために設けられる電子制御ユニットの１部分で
ある。
−第127項によれば、前記回路は、重機または重構造機
械またはホイストに使用するために設けられる電子制御
ユニットの１部分である。
−第128項によれば、前記回路はオートメーション技術
において使用するために設けられた電子制御ユニットの
１部分である。
−第129項によれば、前記回路は電気設備技術または建
築技術において使用するのに設けられる電子制御ユニッ
トの１部分である。
−第130行によれば、前記回路は加熱技術または空調技
術において使用するのに設けられる電子制御ユニットの
１部分である。
−第131項によれば、前記回路は、警報技術、安全技術
またはアクセス制御技術において使用するのに設けられ
る電子制御ユニットの１部分である。
−第132項によれば、前記回路の前記トランシーバ機能
はCAN規格による通信のためにかつCANバスラインネット
ワークへの接続のために設計されている。
−第133項によれば、前記回路は同質の高電圧技術を使
用して製造されている。
全般的にみて、その場合に、回路はまた、制御ユニッ
トおよび２線式バスを介しての通信用信号トランシーバ
の電源用の少なくとも１つの電圧調整器に加えて、種々
の監視機能、呼び起こし機能、および該回路とバス通信
方法で協働する少なくとも前記マイクロコントローラと
前記回路との間のシリアルデータ伝送用のインターフェ
ースとからなり、その干渉を介して協働制御信号および
／またはデータを交換することができる。また本質的な
機能および／またはそれらの限界値および／または時間
応答のすべてをプログラミングする可能性、かつまた、
例えば、EEPROM型の任意に含まれる不揮発性メモリ中に
対応するプログラミングデータを記憶する可能性も備え
られている。
回路は、非常に丈夫でかつ工業的環境及び車両の環境
において考え得る干渉および過負荷作用に抗し、かつこ
の点において、輸送の手段にまたは工業的な環境におい
て使用するのにとくに適するように同質の高電圧技術を
使用してコスト的に有効に製造し得る。
本発明の例示の実施例は図面に示され、かつ以下の記
載においてより詳細に説明される。本件の要旨は、一方
で、＃）で説明されたものに基礎を置いており−大要を
用意にするために−＃）から２つの図がここでは持ち込
まれ；それらの詳細な説明に関しては、この点において
＃）の範囲全体にとくに参照がなされる。
他方で、この点において、図の以下の説明が−例とし
て−CANバスの実行に基礎を置いており、それゆえ、ま
たこの分野において採用される呼称を使用するという事
実に注意が引き付けられる。それにも拘わらず、本発明
はまた、他の２線式バスを包括的に含んでいる。本発明
は、それゆえ、対応して装備される制御ユニットにおい
て−例えばJ1850規格にしたがう−まさに好都合使用さ
れ得る。この一般的な適用可能性は、バス−Ｈおよびバ
ス−Ｌによるバスラインの相互の指示およびCAN用途用
の特別な指示CAN−ＨおよびCAN−Ｌの両方によって図面
において考慮される。複雑な可能性についての説明は、
当該技術に熟練した者のために、＃）の要旨からはじめ
て、この場合の具体的な解決が見いだされた経路をなぞ
るように意図的に論じられる。
図面の簡単な説明 第１図は電圧調整機能とともにさらに他の機能的範囲
を一体化する半導体基板の機能的配置を示す第１図解
図； 第２図は、より単純な制御ユニットと、記載されるご
とく、そこに含まれるような回路要素とを比較するため
の＃）からの第13図を示す図； 第３図は、第２図の半導体回路100がより低い集積レ
ベルで含むことができる機能を実現するための＃）から
の第２図を示す図； 第４図は、同様に第３図におけるより自在でありかつ
追加の機能により構成される半導体回路100'の、ブロッ
クを形成するために結合された機能の概略図： 第５図は、第３図による回路機能100または第４図に
よる回路機能100'および例としてEEPROMとして示され
る、任意の不揮発性メモリを備えたより強力な制御ユニ
ットの概略機能ブロック図； 第６図は、制御ユニットの電源を付与しかつ同様にさ
らに他の機能を−ドイツ連邦共和国特許出願DE1961194
5.6による装置の機能範囲の他に−含む半導体回路200の
簡略化された機能ブロック図； 第７図は、第５図による、したがって、例として、任
意の不揮発性メモリ区域−例として、EEPROMの形におい
て示される、制御ユニットにおいて第６図に示されるよ
うな本発明による半導体回路を実行する結果として生じ
る制御ユニットの簡単化された機能ブロック図； 第８図は、装置アーキテクチャーが本発明による回路
によって可能にされ、かつコストの最小化とともに装置
の信頼性を増大させる、バスの可能性を備えた制御ユニ
ットの自在な装置アーキテクチャーを示す概略図； 第９図は、パワー節約呼び起こし機能を備えた第５図
による制御ユニットを示す概略機能ブロック図； 第10図は、より大きなパワー節約呼び起こし機能スタ
ンバイを可能にする制御ユニットを示す概略機能ブロッ
ク図； 第11図は、呼び起こしスタンバイにおける第９図によ
る制御ユニットの電流消費を示す図； 第12図は、マイクロコントローラによる支持なしに、
独立した呼び起こし検出のために構成される呼び起こし
伸張器を備えた制御ユニットの電流消費を示している
図； 第13図は、信号対雑音比の増加と共に例示の呼び起こ
し作動を示すタイミング図； 第14図は、さらに他のパワー節約およびデータ保護の
増大のために、本件においては出力側で互いに独立して
いる２つの調整パスからなる、電圧調整器を示す機能ブ
ロック図； 第15図は、チップ基板を介して互いに熱的に結合され
る、第14図による２つの電圧調整器の温度依存オフ作動
を示す図； 第16図は、第10図、第12図および第13図により開発さ
れた呼び起こし機能を実行し、かつ第14図および第15図
により分割されているその供給出力の結果として、パワ
ー節約およびデータ保護の増加を可能にする、回路200
を示す簡略化された機能ブロック図； 第17図は外部負荷用の少なくとも２つの電圧調整器と
ともに第16図による機能的範囲を一体化する半導体基板
の機能的配置を示す対応図； 第18図は、第16図の回路200の１部分として均一のバ
イポーラ構造のパワーセルからなる電流支持要素を示す
図； 第19図は、バイポーラおよび電界作用能動要素からな
る第16図の回路200の１部分としてパワーセルからなる
電流支持要素を示す図； 第20図は、高電圧スマートパワー技術の状況において
実現可能な、パワーセルからなる電流支持要素を示す
図； 第21図は、とくに広い入力電圧範囲用のパワー節約、
低干渉および自在電圧調整機能を示す回路図； 第22図は、第21図による電圧調整機能の考え得る合計
４つの作動モードから選択した１つのモード用の回路図
の抜粋を示す図； 第23図は、第９図による制御ユニットにおいて第16図
による半導体回路の実行から結果として生じる制御ユニ
ットの簡略化された機能ブロック図； 第24図は、バスの可能性を備えた制御ユニットの、対
応して開発された、自在な装置アーキテクチャーを示す
概略図； 第25図は、他のバス加入者の応答アクセスからバスを
自由に保持するための、例えばバス加入者の接地エラー
を処理するための送信パスの遮断を示している概略図； 第26図は、かかる遮断のソフトウエアに基づく活動を
例示するための、半導体回路100,100'のブロック図から
の抜粋を示す図； 第27図は、基準接地電位エラーを突き止め、検出しか
つ処理するためのかつバス加入者の送信および受信レベ
ル窓に関する電位試験のための手段を支持するために、
補助電圧または補助電流をチップ上へ供給するためのさ
らなる供給パスからなる、第16図による電圧調整器を示
す機能ブロック図； 第28図は、基準接地電位エラーのネットワークの範囲
にわたる突き止め、検出および処理のためのかつバス加
入者の送信および受信レベル窓に関しての電位試験のた
めの追加の手段199からなる、さらに開発された回路の
簡略化された機能ブロック図； 第29図は、トランシーバ機能の送信端に関する、第28
図による追加の手段を示す第１の簡略化されたブロック
回路図； 第30図は、トランシーバ機能の送信端に関する、第２
の対応するブロック回路図； 第31図は、トランシーバ機能の送信端に関する、第３
の簡略化されたブロック回路図； 第32図は、トランシーバ機能の送信端に関する、第４
の簡略化されたブロック図； 第33図は、本発明の範囲内で、互いに対応しかつ互い
に変換することができかつこの点において同等である、
オフセットまたは供給電源を示す概略図； 第34図は、信号電流がそれによりバスコアに主として
供給され得る、ソース電位の概略タイミング図； 第35図は、送信端でのコア結合点において第31図また
は第32図による展開によって発生し得る種類の例示的な
信号輪郭の、互いに重ね合わされた２つのタイミング
図； 第36図は、第31図と同様な方法において例示の手段の
種々の機能性を示す簡略化された回路図； 第37図は、第36図における考え得る駆動機能性L3の論
理図； 第38図は、第36図の例の機能性を超えるさらに他の機
能性を示す簡略化された回路図； 第39図は、第28図の意味において、この場合に、例と
して、トランシーバ機能の送信端に制限されている、追
加の手段の分配図； 第40図は、簡単な方法において、それに主として特徴
付けられるような調整電位のバスコア、バス−Ｌについ
ての直接調整を許容する、展開の機能回路図； 第41図は、バスコア、バス−Ｈの対応する機能回路
図； 第42図は、接続されたhdd調整器を備えた、第40図お
よび第41図による展開において使用されることができか
つエラー補償を要求せず、非常に容易に一体化され得る
サンプラの機能回路図； 第43図は、それに主として特徴付けられるような調整
電位のバスコア、バス−Ｌについての直接調整を許容
し、かつ同時にエラー補償用の外部マイクロコントロー
ラを使用する、代替の展開を示す機能回路図； 第44図は、サンプルおよび保持装置によって、バスコ
ア、バス−Ｌに適用可能な補償のためのマイクロコント
ローラの省略を可能にする、第43図による展開の変更例
を示す図； 第45図は、通常の主要な電位に関してずれたオフセッ
トを有するソース電位をバスコア、バス−Ｌに供給する
ための代替の手段の機能回路図； 第46図は、バスコアの検出および分析用の追加の手段
を備える、バストランシーバ内の受信ブロックを示す機
能ブロック図； 第47図は、回路の送信手段と協働してエラーの分析お
よび他のバス加入者の試験を行うためのさらに他の開発
された手段を備える、バストランシーバ内の開発された
受信ブロックを示す機能ブロック図； 第48図は、第47図による例における機能ブロックの機
能性の１部分を示す概略図； 第49図は、バストランシーバの受信端に関連する、第
28図および第47図による追加の手段の、特定の適用目的
のために減少された、第１のブロック回路図； 第50図は、バストランシーバの受信端に関連する、第
28図および第47図による追加の手段の、特定の適用目的
のために減少された、第２のブロック回路図； 第51図は、バストランシーバの受信端に関連する、第
28図および第47図による追加の手段の、特定の適用目的
のために減少された、第３のブロック回路図； 第52図は、バストランシーバの送信端及び受信端に関
連する、第28図および第47図による追加の手段の、特定
の適用目的にために減少された、第４のブロック回路
図； 第53図は、外部マイクロコントローラへの基準接地電
位差の獲得および伝送用の展開の細部を示す概略回路
図； 第54図は、トランシーバの送信および受信手段の電位
特異作用のすべての制御信号および値仕様を発生する、
第28図におけるブロック機能199または第47図における1
99'内の中心の要素を示す概略図； 第55図は、記載されたすべての機能性を一体化する半
導体基板の機能的配置を示す図である。
発明を実施するための最良の形態 本発明の出発点は、バス通信の可能性をもたらす少な
くとも回路要素を供給するための電圧調整器を必要とし
ないかまたは含まないバス可能性を備えた電子制御ユニ
ットが恐らく現在存在しない、という洞察にある。
第２図によるマイクロコントローラ21を備えた電子制
御ユニットは、例として、ここでは基礎として採用さ
れ、該ユニットは＃）に記載された装置を使用してい
る。それは、バス通信を可能にする制御ユニットを作
る、すでに一体化されたバス通信モジュール22を備えた
マイクロコントローラ21に基礎を置いている。
この第２図は＃）において第13図に対応しかつ第３図
は図面の第２図に対応している。その装置−半導体回路
100およびそれと協働する電圧調整器20からなる−の機
能的範囲、かつまた前記装置を使用する制御ユニットの
機能は、全体として、そこで詳細に記載されており、そ
の為に第２図および第３図についてはここでは簡単に記
載するにとどめる。
バスはこの場合に２つのコアCAN−ＨおよびCAN−Ｌに
よって形成され、そして半導体回路100の端子11および1
2に接続されている。符号20はパス１を経由してオンお
よびオフ信号（ENA/NINHおよびNENA/INH）を受信できる
特殊な電圧調整器であり、そしてパス29を介して、リセ
ット信号パワーを、バスプロトコル機能22を有するマイ
クロコントローラ21に出力する。電圧調整器20は、入力
側で、より高い供給電圧VBATT（12ボルト）において接
続されかつ、オン状態において、出力側で、より低い電
圧VCC（５ボルト）を制御ユニットの供給バスバー20.1
に出力し、そのより低い電圧は大きなコンデンサ161に
よって緩衝されかつマイクロコントローラ21だけでな
く、該マイクロコントローラと連通する入力／出力（I/
O）インターフェース163に供給し、該インターフェース
はマイクロコントローラ、かつまた作動エネルギを備え
た半導体回路100と連通している。後者の回路−かつま
た、例えばリレードライバまたはI/Oインターフェース
内のパルス幅変調出力段163.1および／または信号獲得
およびデジタル化入力手段163.2−は調整器20を通った
供給入力からより高い供給電圧VBATTを追加的に引き出
す。
半導体回路100はパス２ないし６を経由してマイクロ
コントローラ21に接続され、複数の作動モードが可能
（ENおよびSTBにより選択、142により設定）−いずれの
場合にも少なくとも作動モード、ノーマルおよびスリー
プーであり、すべてのアナログおよびデジタル回路手段
を含むことができ、これらの回路手段は、送信／受信連
通（133＋120＝トランシーバ核）用手段、ブロック132
中のバスエラー検出用手段、切り換え終了要素および／
または作動モード、スリープ中のブロック131のそれら
の基準接地電位によるバスの終了を逆にするための手
段、バスの終了のエラー応答（132による）逆転に関し
てかつ132および120によるブロック133中の送信および
受信手段のエラー応答設定および／または再構成または
適合に関してのブロック131中の自動バスエラー処理用
手段、ブロック132、制御ブロック140、任意の接続15
7、およびブロック133および120によってバスエラーの
存在を付与する緊急通信（例えば、基準接地GNDを横切
る単線作動）用手段、スイッチ25からまたはバスCAN−H
/CAN−Ｌからのバス７を経由する局部的な呼び起こし識
別111用手段、ブロック110中のVBATTおよび／またはVCC
に関しての供給エラー検出用手段、かつまた電圧調整器
20へのオンおよびオフ信号ENA/NINHの制御ブロック140
による発生141および供給用手段、かつまた、呼び起こ
し、パワーフェイルおよびバスエラー標識のブロック14
3,144,145における設定用手段（マイクロコントローラ2
1用の遮断信号を示すために）である。
半導体回路100は、該半導体回路100が作動モード「ス
リープ」に達した後電圧調整器20をオフし、かつ半導体
回路100の呼び起こしの場合に電圧調整器20をオンする
ために電圧調整器20を駆動する。第２図に示された制御
ユニットは、電位VBATTから、オフされた電圧調整器に
より、スリープモードにおいて調整器の非常に小さい不
活発な入力電流および半導体回路100の不活発な電流の
みを取る。この点に関しては＃）が参照される。
第４図は、大規模集積のために、以下で記載される
「スーパーチップ」の基礎を好都合に形成することがで
きる、半導体回路100の半導体回路100'への展開を示
す。
その機能ブロック110,120および130はまた、ブロック
110中の呼び起こし識別手段111の幾つかの状況下で、受
信手段120および送信手段130の少なくとも作用および制
御および設定のためにそれぞれ追加の手段170.1、170.2
および170.3を有している。そのうえ、信号TxDおよびRx
Dの接続パス159、160および−幾つかの条件下で−パス1
54は消滅量（スルーレート）コントローラの機能を有す
るブロック170を介して回送し得る。さらに、局部端子
７に関連して、保護フィルタ80が呼び起こし識別手段11
1の上流に接続される。
対応するフィルタ要素81および82が、呼び起こし識別
ブロック111およびバスエラー識別ブロック132の２つの
CAN−H/CAN−Ｌ入力、およびそれぞれ、最後にその下流
に接続されるエラー処理および論理手段122を有する、
受信ブロック120内の受信機前端121の２つの入力の上流
に接続される。上述したフィルタ要素は、これらがブロ
ックに割り当てられた消滅量設定手段170.2および170.3
によって制御される点で保護フィルタ80とは異なる。消
滅量設定手段170.3はまた、任意のパス180を経由して、
出力段133に直接作用することができる。130の送信機の
消滅量の能動的作用はその場合にこのルートで可能であ
る。消滅量コントローラ170が、任意のパス158を経由し
て、制御ブロック140によって駆動され得る。加えて、
消滅量コントローラは少なくとも１つのさらに他の端子
171を介して任意に駆動され得る。さらに、マイクロコ
ントローラからの仕様にしたがって半導体回路100'の作
動モードを設定する機能回路142は、試験信号（TEST）
および／または消滅量制御信号（SRC）用のさらに他の
入力172によって拡張され得る。
この拡張の詳細な機能は以下の通りである。
消滅量制御ブロック170は、例えば、その入力171に存
在するSR信号に依存してまたは−以下でさらに記載され
るように−信号TEST/SRCと相互に依存して、−任意にま
た信号ENおよびSTBとも相互接続される−接続（図示せ
ず）により、ブロックに割り当てられた消滅量設定手段
170.1,170.2および170.3に作用し、かつこの場合に後者
は、例として、送信出力段133に作用する。一方で、結
果として、出力段の消滅量は、それぞれ対応して変更さ
れかつ設定されかつ切り換えられ、そして他方で、ブロ
ック110,120および130の消滅追随行動がそれぞれ変更さ
れかつ設定されかつ切り換えられる。最も簡単な場合に
おいて、バスCAN−H/CAN−Ｌからの入力信号の対応する
周波数帯域クリッピングは、ブロック110,120および130
のバス入力で促進される。
この制御可能な消滅量作用は、回路100'のトランシー
バ核を種々の送信量およびバスビット周期に対し適切に
させる。結果として、かかる回路100'−かつ結果とし
て、また該回路を含む「スーパーチップ」は、互いに非
常に異なるバスカットオフ周波数を有する種々の装置に
使用され得る。例えば、かかる回路は、該回路が輸送手
段の例えば内部空間において遅いCANに役立つことがで
きるのと全く同一の方法において、例えば輸送手段の内
燃機関のエンジン管理に関連して早いCANに役立つこと
ができる。この一体化された自在性は多数の分岐として
コスト的利点を明らかにしている。
さらに、消滅量の制御ために、無線周波数干渉信号抑
制が、送信および受信の双方に関して精密であるように
直接作用を受け得る。バスCAN−H/CAN−Ｌ上のビット消
滅量が低ければ低いほど、バスネットワークおよびその
分岐から放射される電磁干渉は益々大きくなり、その放
射は送信作動によって発生する。受信機前端121のまた
は呼び起こし識別ブロック111の識別可能なまたは区別
可能な消滅量が短ければ短いほど、電磁的に作用する無
線周波数干渉スペクトルにより発生される望ましくない
読み取りまたは呼び起こしエラーの危険が益々大きくな
る。
このことから、ここで重要なことは、制御可能な低帯
域フィルタだけでなく、同様に、バス上の信号消滅量ま
たはビット周期を、それぞれの限界消滅量または限界ビ
ット周期まで延長するのに利用することを許容するアナ
ログまたはデジタル作用の実際の、好ましくはDC結合の
消滅量フィルタでもあるという、フィルタ81および82の
特徴付けを生じる。関係するフィルタは、また同様に−
干渉抑制を最適化するために−バスの通信ボー量に設定
され得るビット周期フィルタであっても良い。第29図に
関連してさらに以下で理解されるように、かかるビット
周期フィルタはトランシーバ機能の制御インターフェー
ス124によってデジタル的に設定され得る。
この方法において、また、例えば、自動車／電気軌条
車両の通信環境において高い信号対雑音比を得ることが
可能であり、その際、モータ／エンジンおよび負荷は大
きな、クロックされた電流によって広範囲に供給されて
いる。かかる負荷の供給ラインの、配線中の呈示インダ
クタンスおよびキャパシタンスの共振の過剰な増加の結
果として、無線周波数電磁干渉範囲は、バスラインに関
連して、該バスラインのそれぞれの範囲およびコースの
空間的形状に依存して、より大きくまたはより少なく作
用することができる。上述した特徴は、この種の通信上
の干渉の作用（能動的干渉保護）を減少するための可能
な方法を付与する。
回路の好適なプログラミングまたは設定の場合に、呼
び起こし信号用の消滅量および通信信号用の消滅量は、
それらが等しくないように寸法付けられ得る。
さらに、例えば、作動モード「スリープ」において、
消滅量はまた他のすべての作動モードにおけるよりも低
い値に設定し得る。この状況において、制御158は、任
意に、制御ブロック140がまた消滅量制御に影響を及ぼ
し得ることを示すように意図される。この手段は、加入
者が各々、作動モード「スリープ」における望ましくな
い呼び起こし妨害に関連して、かかる「スリープ−スル
ー」半導体回路100'を備えている、対応するバスネット
ワークの対応する無感応を達成する。回路100'は作動モ
ード「スリープ」において少なくとも生じ得る電流II C
2を消費するように設計されているので、フィルタ要素
81および82は、送信および／または受信手段130および
／または120の内部電源供給の接続解除の場合に、それ
らが最低の消滅量を自動的にもたらすように構成する事
が可能で、その最低消滅量はこの場合に常にこの意味で
作動モード「スリープ」において有効である（消滅量の
急増、およびとくに高い信号対雑音比を有する「スリー
プ」消滅量の自動反転）。
そのうえ、制御可能な消滅量作用は、回路100'のトラ
ンシーバ核を、試験ボー量および試験ビット周期を有す
るものを含み、バスネットワークのソフトウエアに基づ
く試験のための試験送信機および試験受信機として適切
にさせる。この意味合いにおいてもまた、接続158は、
任意に、制御ブロック140がまた消滅量作用に影響を及
ぼすことが可能であることを示すように意図される。
第６図、第16図および第28図による半導体回路200のS
PI構造（さらに以下で説明される）中のさらに他の機能
によるこの消滅量作用のバス診断目的の相互作用につい
ては、第28図および第29図に関連して以下でさらに議論
される。
そのトランシーバ核の送信および受信手段それぞれ13
0,133,120に関連して、回路100'は好ましくは、すべて
のバス加入者がバスラインネットワークに関連して矛盾
なく行動するならば、これらの手段が、バスラインネッ
トワークについての考え得るすべてのエラー状態に寛容
であるように構成することができ、その条件は、例え
ば、すべてのバス加入者が同一の回路100'を使用する場
合に満たされ得る。これはとくに信号エラーに適用され
る。
＃）において、対応する、比較的簡単な半導体ユニッ
ト100の「スリープ」、「スタンバイ」、「受信専用」
および「ノーマル」の作動モードだけでなくさらに多く
の作動モードが考えられる。拡張の状況がこの場合に実
現される。ブロック142は、入力172を経由して、必要な
らば、信号ENおよびSTBの意味を再び定義するさらに他
の信号−この場合にSRC/SWMで示される−が供給され得
る。
この場合に、SRCは消滅量制御を意味しかつSWMは単線
モードを意味している。
例えば、100'中の試験消滅量をアドレスし得る142中
の試験標識は、ビットENおよびSTBによって、第３のSRC
信号によって設定または消去され得る。試験可能性の開
発に関連して、消滅量コントローラ170はまた、２およ
び／または３での送信および受信パスの少なくとも１つ
のためのバッファ−記憶および／またはデジタル遅延手
段からなることができる。本発明の範囲内で、かかる追
加のデジタル手段はまた、第28図および第29図に関連し
て以下でまた説明されるように、この方法において、定
義された送信および信号対雑音比の存在または維持を目
的として、すべての加入者の関与により、バスインテリ
ジェンスの均一の分布に向かって調整されるバス管理下
で、バスの自動試験を可能にするために入力171で反復
信号SRと相互に作用することができる。
本発明の必須の態様は、まさにバスエラーまたはバス
品質エラーが干渉作用により実際に発生したとき、欠陥
のあるバスをさらに完全に自動的に試験可能であるよう
に保持するために、粗い干渉作用によって発生する損傷
に対し高い抵抗を付与する半導体技術を使用して、バス
の近くにあるそれらの試験手段を設計するものである。
この発明の細部は、例えば輸送の手段において、広域
移動CANの、例えば遠隔通信バスを経由して全自動の自
己および遠隔診断をする過程で重要な工程を構成する。
適切ならば、第５の実行された作動モード「単線モー
ド（SWM）」を第３のSWM信号によって追加的に呼び出す
ことがてき、その作動モードにおいて送信および受信手
段130および120は基準接地GNDに対してCAN−ＨまたはCA
N−Ｌを経由して単線作動に一時的に切り換えられる。
この場合に、次いで出力段133の２つのコアドライバ
の一方のみが各場合に活動される。かかる作動モードに
おいて、時間に対して重要でない制御信号は、必要なら
ば、減少されたボー量および／または帯域幅および／ま
たは消滅量（上記参照）で回路100'によって短い距離を
送信することが可能で、すなわち、サブ−バスの型が制
御目的で実行され、一方、回路は、SWMおよび／また
は、例えばより高いボー量での対応する切り換え後、こ
れと関係なく、異なる２線通信を取り扱うことができ
る。
トランシーバ機能100,100'が、その送信および受信手
段130,133;120に関連してかつその制御手段142;157;172
/SWMに関連して以下のように設計されるならば、この機
能性の全体的な適用可能性は最大にされる。すなわち、
任意の２線の異なる方法においてまたは単線方法におい
て、基準接地電位に対して、例えば基準接地に対して少
なくとも１つのバスコアCAN−H,CAN−Ｌ上で送信および
受信できるようにした場合（すなわち、133の１つのコ
アドライバのみによる）。
第５図は、その別々に実施される機能が−マイクロコ
ントローラ21のおよび入力／出力インターフェース163
の機能を除いて−第６図に示されるような本発明による
半導体回路のより簡単な実施例により完全に置き換えら
れる変更された制御ユニット設計を示し、そのためにこ
れらの機能は以下で詳細に議論される、。本制御回路設
計がとりわけ第２図の回路設計と異なるのは、接地GND
に対して調整器20の入力電位VBATTによる連続電流が供
給されかつ前記調整器の出力電位VCCによって供給され
かつ少なくとも１つの時間ベース手段169（例えば、抵
抗、コンデンサ、セラミックまたは水晶発振器、遅延要
素、共振回路等）を有する監視回路164（IC4）、およ
び、この場合において、例えば、呼び起こし可能性を追
加的に有する４つの入力7.1（IN−１ないしIN−４）に
関して電位VBATTによって連続電流を供給される追加の
呼び起こし入力伸張器165（IC3）が追加的に設けられる
ということである。
この伸張器は、異なるソースからの呼び起こし信号、
すなわち、例えば、以下でさらに詳細に説明されるよう
な、混合された接地GNDおよびUBATTに対する切り換え信
号の任意の処理のために設計できる。出力側で、この伸
張器は回路100/100'にでなく、むしろ、回路を過ぎて、
マイクロコントローラ21に直接作用する。このことは、
この伸張器が、オン信号が回路100/100'によって調整器
20に印加されるとき、すなわち、例えば、その作動モー
ド「スタンバイ」において、評価される呼び起こし信号
に使用されることを意味する。
この状態において、マイクロコントローラは、例え
ば、入力IN−１ないしIN−４において呼び起こし事象を
周期的に問い合わせるために、低パワーモードに残るこ
とができる。この関連において、伸張器165はまた、瞬
時の呼び起こし信号が低パワーモードから活動されるマ
イクロコントローラにより読み込まれるまで瞬時の呼び
起こし信号のみを保持するための記憶手段からなっても
よい。
呼び起こし機能に関連して、回路100/100'および呼び
起こし入力伸張器165は、この点において、再度伸張さ
れる機能を持つ架空の回路100.1として理解され得る。
半導体回路100/100'は制御出力1ENA/NINHを有しかつ
電圧調整器20は駆動入力20.3を有し、これらの制御出力
および駆動入力はパス１を経由して互いに接続される。
記載された供給入力に加えて、監視回路164は追加的
にさらに他の入力を有し、これらの入力はすなわち同様
にENA/NINH入力164.3およびビジー入力164.4であり、ま
たこの場合に、例として、３つの出力、すなわち、リセ
ット出力164.1（RES）、遮断出力164.2（INT）および禁
止インターフェース出力164.5（INIF）を有している。
パワーオンリセット信号（PWROR）用の第４の出力164.6
が電圧調整器20の対応する出力20.4の代替として任意に
設けられ得る。
ENA/NINH入力164.3は回路100/100'のENA/NINH出力に
接続され；それゆえ、この場合に、回路100/100'のENA/
NINH信号は同時に調整器20および監視回路164に作用す
る。ビジー信号164.4はパス30.1を経由してマイクロコ
ントローラ21の対応するビジー出力30に接続され、リセ
ット出力164.1はパス29.2を経由して論理結合要素36の
第１入力に接続され、遮断出力164.2はパス29.3を経由
してマイクロコントローラの遮断入力24.1に接続され、
そしてINIF出力164.5はパス168を経由して入力／出力イ
ンターフェース163の対応するINIF入力163.1に接続され
る。電圧調整器20は、その出力がマイクロコントローラ
31のリセット入力24.1に回送される論理結合要素36の第
２入力に、パス29.1を経由して接続される出力20.3を有
する。回路100/100'の出力４はこの場合に遮断入力24.2
に接続される。
またこの場合にEEPROM35が設けられ、これは多重パス
34を経由してマイクロコントローラ21に任意に接続さ
れ、かつそこでは不揮発性であるが上に書き込みが可能
であるように、例えば、電源がオフの場合にデータが記
憶される。マイクロコントローラ12およびEEPROM35はVC
Cで供給される。
多重通信および制御パス31は少なくともマイクロコン
トローラ21への端子接続2,3,5,6を、適切ならばまた半
導体回路100/100'の171および／または172を示してい
る。呼び起こし制御パス32は同様に、とくに呼び起こし
伸張器165が各読み込み作動後マイクロコントローラに
よってリセットされる記憶手段（例えば、標識（フラッ
グ）レジスタ）からなるならば、多重パスにすることも
できる。マイクロコントローラ21と入力／出力インター
フェース163との間の通信パス33は、接続されるセンサ
およびアクチュエータの数に依存してさらに多重のパス
にすることができる。ここで実際には、非常に強力なマ
イクロコントローラですら、多数の用途には十分でな
い、限定された数のみのI/Oポートを有するので、パス
は、通常多重通信式にされる。
回路100/100'、調整器20およびマイクロコントローラ
21との間の相互作用は＃）に詳細に説明されている。
したがって、マイクロコントローラ21は、調整器20の
PWROR出力20.4からのパス29.1および論理結合要素36を
経由して−あるいは、監視回路164の適切な設計が付与
されるとき−これに対する代替として−その任意のPWRO
R出力164.6からのパス29.4を経由して−電位VCCが形成
されかつ短い時間周期もこれに続いて経過するとただち
にリセットすることができ、この時間周期は、その回路
の適切な付勢および始動のためにマイクロコントローラ
によつて必要とされる。代替として、マイクロコントロ
ーラはまた監視回路164のリセット出力164.1からのパス
29.2を経由してリセットされ得る。
II C 4により不活発に付勢される監視回路164は、調
整器20、監視回路164および回路100/100'のENA/NINH結
合によって、すなわちすでに調整器20が最初にオンされ
る能動ENA/NINHエッジによってより急速に初期化されて
おり、その結果として監視装置は、バックアップコンデ
ンサ161に対して続いて徐々にのみ上昇するVCCのエッジ
により、この電圧を直接（例えばまた時間に対する正し
い上昇に関連して）監視することができる。
監視回路の初期化は、時間ベース手段169によって、
−実際には、例えば、水晶またはセラミック発振器によ
って−一方で、監視回路が時間に対して精密に定義され
る信号を発生しかつ出力することができ、かつさらに監
視回路が存在および正しいタイミング（繰り返し量、調
整存続時間または効率、バースト周波数等）に対する周
期的な信号を試験することができる、監視機能のタイミ
ング用の１または複数の内部時間ベースを始動する作用
を有している。
この方法において設計されるこの回路は、例として、
少なくとも以下の機能を果たすことができる。
1.絶対的な用語においてまたは特別な時期における、予
め定めた値以下にないおよび／または予め定めた範囲の
値を出ていない１つ／複数の電位、すなわち、また回路
100/100'のブロック110から交換され得る機能に関連し
て、電位VBATTおよびVCCの少なくとも１つの監視。かな
り適切な作用に関連してマイクロコントローラ21および
そのソフトウエア実施の双方の監視。
この監視は以下の方法において行われ得る。即ち、適
切な機能の場合には、マイクロコントローラ21はそのビ
ジー出力30において特徴的なビジー信号、例えば、1kHz
の繰り返し量を有する例えばパルスを出力する。この信
号の存在は監視回路164の164.1でのリセット出力を抑制
する。しかしながら、対応するビジーパルスが例えば3m
sだけ現れないならば、またはそれらが異なる周波数に
おいてまたは異なるバーストパターンにおいて繰り返さ
れるならば（例えば第１図に概略された意味において監
視機能164によって複数のマイクロコントローラを監視
する場合において）、リセットパルスが出力し要素36を
経由してマイクロコントローラへ通され、その結果とし
てマイクロコントローラはリセットされる。該マイクロ
コントローラ21は次いで、監視の観点から、電圧調整器
がオンされた後、該電圧調整器からのPWROR信号による
のと正確に同一の方法において、再び初期化される。
3.パワー節約低パワーまたは運転停止モードおよび繰り
返し移動からこのモードへの制御ユニットの周期的な呼
び起こし。
かかる呼び起こしは以下のように実施できる。すなわ
ち、マイクロコントローラの適用ソフトウエアは、例え
ば、回路100/100'および結果としてオンされる調整器を
経由して電源を維持するためにSTB＝「Ｈ」の出力を行
う低いパワーまたは運転停止モードに、ソフトウエアが
マイクロコントローラを、保持するように設計し得る。
一定の時間間隔で、例えば、20〜500msの間隔で、監視
回路はINTパルスをマイクロコントローラのINT入力24.1
に出力する。結果として、低いパワー／運転停止モード
が終了し、そしてマイクロコントローラは、現在（適切
な多重である場合）パス32に存在しかつその入力IN−１
〜IN−４に多分存在する１または複数の呼び起こし信号
から呼び起こし伸張器165によって用意されている信号
に問い合わせる。かかる呼び起こし要求が存在するなら
ば、呼び起こし要求は、適用に応じて、このまたはこれ
らの信号に向けられるソフトウエアを処理することがで
き、そして−伸張器165が呼び起こし要求に備えるため
の記憶セルからなるならば、該セルをリセットすること
ができる。
それゆえ、この機能は、特別な呼び起こし信号が１つ
の適用のみを呼び起こす目的で使用されるが、同時にCA
N全体を使用することがない。それにも拘わらず、マイ
クロコントローラは、−これが高位のバス管理ソフトウ
エアにおけるように設けられるかぎり−ENおよびSTB、
回路100/100'およびしたがってCAN全体を経由して活動
することができる。このことは、例えば、フェールセー
フの場合において適用の特別な機能が何らかの理由で作
動しない場合に考え得るかまたは例えば、入力IN−１〜
IN−４が警報装置に属しかつ警報の際にマイクロコント
ローラのもっともらしい信頼性の点から警報が最初にチ
ェックされるのが望ましく、その後はじめて−チェック
の結果次第で−すべてのヘッドライトまたはサイレン
は、警報のために、回路100/100'およびバスネットワー
クを経由してバス装置中の対応する制御ユニットでオン
される。
最後の列において、マイクロコントローラがIN−１か
らIN−４まで警報信号を確認することができないなら
ば、プログラムは作動しているトランシーバ100/100'よ
りむしろマイクロコントローラによって停止される。結
果として、監視回路164は再び、考え得る呼び起こし要
求を記憶するための作動モードに入り、かつマイクロコ
ントローラ21が、監視回路から遮断パルスへ新たに反応
するように新たに準備できる、初期の低いパワー／運転
停止モードの特別な作動モードに入る。この方法におい
て、マイクロコントローラ21の平均の作動電流は、質問
サイクルの遮断周波数および存続時間に依存して、通常
の作動電流の1/50〜1/1000に減少され得る。
最後に、監視回路164のENA/NINH入力164.3が、半導体
回路100/100'の出力と同等に作用している調整器20への
ENA/NINH信号用の出力として、一定の予め定めた条件下
で、構成でき、その結果マイクロコントローラの電源VC
Cもまた伸張器165の個々の問い合わせ間で完全にオフで
きることが述べられる。
このために、回路100/100'のENA/NINH出力は、例え
ば、トライステート（３状態）出力としてかつ監視回路
の入力164.3はトライステートトランシーバポートとし
て構成され得る。したがって、一方で、調整器20および
監視装置164は回路100/100'からのENA/NINHオン信号の
存続時間の間連続してオンされ、そして他方で、調整器
は、例えば、監視回路164の対応するトランシーバポー
ト164.3からの対応するパルスの存続時間によって、予
め定められる短い時間周期の長さだけ周期的にオンされ
得る。
第５図はさらに、制御ユニット内のバス通信の機能以
外の機能を実行することができるさらに他のマイクロコ
ントローラ21'を示している。本発明の範囲内で、記載
された監視およびリセット機能は、かかるさらに他のマ
イクロコントローラ21'を少なくとも１つ含んでいるマ
イクロコントローラに付与される少なくとも１つの、し
かし好ましくはすべての監視機能を付与するような方法
で、入力同様に良好に構成され得る。少なくとも１つの
さらに他のマイクロコントローラ21'は同様に供給バス
バーVCCから供給され得る。
この例は、一方で回路100/100'が、バスネットワーク
中の加入者がパワー節約方法において作動モード「スリ
ープ」に留まることを可能にし、一方、他のユニットが
それらが潜在の作動可能性を有するように低いパワー／
運転停止モードに完全に良好に保持されることを示し、
かつこの方法で設けられた制御ユニットがそのマイクロ
コントローラ用の特定用途専用のパワー節約管理を処理
することを妨害しないこと、または適用ソフトウエアに
依存して、回路100/100'を経由してバスに向けられるマ
イクロコントローラ上にそれを重ねることを妨害しない
ことを示している。
監視回路164のINIF出力164.5はインターフェース163
のINIF入力163.1からパス168を経由して受信され得る禁
止パルスを出力しかつ出力164.1においてリセットパル
スの出力により一時的に相互接続される。インターフェ
ース163は、パス33を経由するそのリセットの瞬間に、
マイクロコントローラ21の定義されない出力ポート状態
が個々の出力段163.2を活動させて短い期間不完全な付
勢を生じさせることができないように、禁止の存続時間
だけ禁止される。かかる制御ユニットの合計電流消費IS
Gが電流II C 1−II C 4の合計になることは明らかであ
り、この場合に非常に小さい電流がスリープモードに関
係している。能動制御ユニットの残りの全体電流は調整
器20を経由して流れる。
かかる制御ユニットの設計は、マイクロコントローラ
21および入力／出力インターフェース163の所定の性能
が適用に依存して見積もられねばならないけれども、工
業制御セクタまたは輸送手段において非常に多数の適用
範囲を可能にする。
序文に述べられたように、第５図による設計の合計集
積度はハイパーチップに至った。かかる解決は、まず第
一に、多数の合計数の対応するライン接続がかかるハイ
パーチップにおいてはアクセス不能に極めて小さなスペ
ースにのみ存在するために、マイクロコントローラ21と
回路100/100',163,165および35中のその共同的機能との
間の多数のハードウエア接続の問題を克服する限り、好
都合であるように思われる。この場合に、EMCの問題で
あった、故障の原因になり易い半田付け点の数は減少さ
れた。
しかしながら、この利点は序文に記載されたかかるハ
イパーチップの異なる欠点および問題によって無効にさ
れる。それに反して、半導体回路100/100'の機能および
マイクロコントローラ21の機能を備えた伸張器165の機
能の代替の部分的な集積が、31および32に関してのみ、
すなわち、序文に記載された欠点の連続する徴候を示し
ながら、不満足なほど少しだけ、多数の接続または端子
の問題を克服した。これに加えられるのは呼び起こし伸
張器165に存在するまったく新たな問題であり、そこで
は、一定の状況下で、より高いエラーまたは干渉電圧
が、実際に、バスCAN−H/CAN−Ｌより前記伸張器の入力
IN−１〜IN−４において存在し得る。
半導体回路100/100'のバス入力による類似により、予
備起こし入力7.1はまた基準接地GNDに対して単線方法で
無線周波数入力結合を受信することができるので、回路
機能165はまた無線波帯域において電磁放射結果に高度
に露出される。この点において、マイクロコントローラ
とともに伸張器の集積は、マイクロコントローラにすで
に存在している危険電位を劇的に増加した。
出発点としてこれらの洞察を取るとき、本発明は異な
るルートを取り、構造的空間、型拡張およびコストの問
題だけでなく、さらに、周囲の作用に対する損傷および
マイクロコントローラ上の多数の接続に対してマイクロ
コントローラを保護する問題が、一挙に、第６図による
単一の半導体回路00によって払拭される。
この半導体回路200において、電圧調整器20を駆動す
る半導体回路100/100'は、２線バスと、バスプロトコル
モジュール22の技術を使用するマイクロコントローラ21
のバスプロトコルモジュール22との間のそのインターフ
ェース機能と一体化されず、むしろ半導体回路100/100'
は電圧調整器20のより確固たる技術を使用するチップ上
の伸張器165（および要素36）と一体化される。
その機能のすべて、好ましくは上述した少なくとも３
つの機能とともに監視回路164は同様にこの確固たる技
術を使用して一体化される。本発明の範囲内で、さら
に、この工程の結果として、第６図に電圧調整器20と監
視機能164との間の２つの交互の矢印によって記号で表
されるように、この第４の機能によって追加的に拡張さ
れる監視リセット機能に、調整器20からのPWROR信号の
発生を交換することが可能になる。
この工程は理想的結合において、複数の利点を以下の
ごとく付与する。
a.回路20（調整器IC1）,100/100'（トランシーバIC2）,
165（呼び起こし伸張器IC3）および164（監視IC4）の実
施例において、互いに接続されるすべての回路機能はVB
ATTからの不活発な電流と共同して供給されることがで
き、かつそれゆえ飛び越し始動による危険の増加に曝さ
れるか、または積み荷廃棄または他の電位VBATTからの
他の干渉負荷がかくして、過負荷に抗することができる
電圧調整器技術を使用して半導体チップ上に均質の技術
において結合される。
回路100/100'（IC2）および165（IC3）に含まれるの
は、それゆえ、またこれらの回路であるが、しかしその
入力CAN−H/CAN−ＬおよびIN−１〜IN−４はバスからお
よび適用区域から高い干渉負荷の危険にさらされる。こ
れが結果として生じる全体回路200に対して、意味する
ものは、実証済みのかつ電圧調整器に通例であるような
実証された、さらには、コスト的に有効な工程技術を使
用した、高抵抗に関する最適実現条件である。
b.制御ユニット中の多数の接続の問題が、本発明による
回路状況において、少数の端子のみを有するシリアルイ
ンターフェースの集積−電圧調整器の基板上の−によっ
て解決される。
最大で４つの端子を有するインターフェース機能が好
ましくはこのために設けられ得る。本発明の範囲におい
て、これは、例えば、UARTインターフェース、RS232イ
ンターフェース、または、例えば、規格化された直列／
並列インターフェース（SPI）または、連続する第７図
および第８図から見ることができるように、制御ユニッ
ト内のSPI/SCIバス上の加入者回路としてその場合に理
解され得る、シリアル通信インターフェース（SCI）に
することができる。多数の接続の問題および制御ユニッ
ト用のEMC干渉の固有の可能性は全体としてこの手段に
よって払拭される。
第６図に例として示される直列／並列インターフェー
ス166は、ここでは例として、全端子割り当てで、すな
わち（SPI）クロック（CLK）用の166.1.データ入力（デ
ータIN）用の166.2,データ出力（データOUT）用の166.3
およびSPIの活動（ENSPI）用の166.4を備えている、上
述されたような規格化されたSPI166である。しかしなが
ら、ENSPI入力は回路200の関連において必ずしも必要と
されない。上述した３つまたは４つの対応するパスは第
７図および第８図の半導体回路200とマイクロコントロ
ーラ21との間の多重SPIパス201.1を形成する。
例えば、SPIまたはSCI166のごときシリアルインター
フェースによる拡張は、広範な適用において最小の端子
による自由に設計可能な半導体回路200の使用を明らか
にする。
第４図に関連してすでに明らかにされた自在性はさら
に、回路200の重要な特徴が、SPI/SCI166を用いて、自
由にまたは任意に、例えば、以下のごとく３つまたは４
つの端子のみを経由してプログラムされ得るように設計
され得ることにより、強化される。すなわち、 −例えば、パワーオン、パワーダウン、VCC監視および
ビジーリセットに関してのいわゆるリセット行動； −マイクロコントローラのビジー監視（ソフトウエア監
視）および装置監視用、適切ならば、ENA/NINHパルス
用、かつ監視機能によるタイミング制御下にある他のす
べての考え得る回路機能用、の種々の監視時間および待
機窓； −呼び起こし入力7.1の定義：すなわち、応答極性、応
答型（レベル感応／エッジ感応）、ヒステリシスおよび
トリガしきい値、使用されるならば（例えば、第10図お
よび第13図に関連して以下でさらに説明されるように）
真理受容のデジタル濾過； −CANトランシーバとの通信：すなわち、マイクロコン
トローラの部分についての作動モード制御STB/EN、マイ
クロコントローラへのエラーメッセージ用内部エラー標
識割り当て、速いCANおよび遅いCAN作動用のかつまたバ
ス試験ルーチン用のSR/SRC/SWM/STB/ENを経由しての消
滅量設定； −電位VBATT（パワー失敗識別）から電源に行われた遮
断の識別に関連して、印加された電位VBATTおよびVCCな
らびに評価の型を監視するための限界値； −その他。
このために、SPI166は回路200内で内部パス166.5を経
由して、回路領域100/100'において具体化された、調整
器20、監視機能164、呼び起こし伸張器165およびバスト
ランシーバー、および第４図によるその種々の機能ブロ
ックと連通する。明瞭のために、呼び起こし伸張器165
はこの場合に２つの入力7.1（呼び起こしIN）によって
のみ示される、SPI拡張のおかげで、この場合、マイク
ロコントローラへの呼び起こし伸張器165からの呼び起
こし信号の読み取りが、SPIバス201のデータパスを経由
して、例えばバッファー記憶呼び起こし要求のためにこ
こに含まれる伸張器165中の記憶手段のリセットと同様
に行われるので、伸張器は、もはやマイクロコントロー
ラ21への専用の多重接続32を必要としない。
呼び起こし信号の読み取りを初期化するために、伸張
器165は追加的に遮断出力4'を有することができ、該出
力から、パス29.5を経由して、SPIの可能性を有するマ
イクロコントローラ21が読み取りを行うように誘発され
得る（第７図参照）。マイクロコントローラ21のこの目
的のための周期的な呼び起こしは、この場合に、第５図
に関連してすでに上述したように、さらに下で、監視回
路機能164により制御される。出力4'での対応するINT信
号はこの点において、パワー節約（パワーセービング）
方法において短縮されるマイクロコントローラの初期化
の過程で、静的に存在（伸張器に記憶されるから）の遮
断として処理され得る。
そのうえ、呼び起こし伸張器165は任意に、加えて、
パワーオフ出力32.1を有することも可能で、該出力を経
由してオフ信号「パワーオフ」を、特別な入力ライン上
の特別な呼び起こし信号に依存して、例えば、マイクロ
コントローラおよびその呼び起こしサイクルをバイパス
しながら、所望の使用のために出力することができる。
かかる出力は、呼び起こし要求を読み取るための呼び起
こしサイクルが非常に長い時間継続する場合に好都合に
利用され得る。
この場合に、例として、コンデンサ169.1および抵抗1
69.2は、監視機能164の端子164.9で外部時間決定要素と
して設けられる。これは制限を意味することを目的とせ
ず；言うまでもなく、水晶発振器、セラミック共振器、
遅延またはSAWフィルタのごとき周波数または時間選択
要素がまた時間ベース手段として設けられ得る。
新たな端子201（SPIバス）、32.1（呼び起こし／パワ
ーオフ）および4'（INT/呼び起こしExpd）を除いて、こ
の回路機能の端子は以前にすでに説明された端子に対応
する。重要なことは、第４図のSTBN,EN,ERR/INT,SR,TES
/SRC/SWM用端子は、それらがSPIインターフェース166を
経由してSPIバスによって制御されるかまたは置き換え
られるので、この場合にもはや生じないということであ
る。
以下の明細書において、第３図および第４図によるそ
の装置の範囲内で、回路100,100'は、またより大きな全
体回路機能200内の集積要素として印加されるときトラ
ンシーバ機能またはバストランシーバとして伝送され
る。SPI通信可能性を持つトランシーバ100'およびSPI通
信可能性を持つ呼び起こし伸張器は、第５図との類似に
より、結合によって伸張される回路機能100.1として、
この場合に、同様に理解することができ、そしてSPIイ
ンターフェース166とともに、より広域のトランシーバ
機能100.2を形成する。
最後に、マイクロコントローラ作動用の対応する半導
体回路200は、もちろん、第５図に関連して同様にすで
に記載されかつ第28図に示されるように、複数のリセッ
トおよびINIF出力を有することができることに注目され
る。
調整器20.1の上流の極性反転保護要素19は好都合には
一体化されない。それぞれVCCおよびVBATTで指示される
フィルタコンデンサ161および161.4は弛みに対してこれ
らの電位を支持し、かつ電流が要素19を経由してもはや
流れないとき、マイクロコントローラ中の調整されたプ
ログラム端子および／または（その）EEPROM中のデータ
保護がなおも可能であるようにするために、制御された
電圧維持を行う。
SPI可能性を有するマイクロコントローラは、例え
ば、CANセクタにおいて広範な使用でき、かつそれゆ
え、コスト的に有効な大量生産される要素であるので、
高電圧技術を完全に使用して製造し得るこの「スーパー
チップ」は、保護手段および方策を含み、低電圧技術を
使用してのみ製造し得る、完全に新規のハイパーチップ
に比して、−通常の、コスト的に有利な大量生産される
要素に接続することのみ必要であり、いずれの点におい
ても優れた全体の結果を達成することができる。
しかしながら、そのうえ、かかる「スーパーチップ」
のSPIインターフェースはまた、通常のデジタルI/Oポー
トにおいて、ポートソフトウエアによるコントローラの
内部でのSPIインターフェースのシミュレーションによ
り、実際上SPIインターフェースを有しないマイクロコ
ントローラと非常に簡単な協働を許容する。それゆえ、
かかる場合において、「スーパーチップ」のSPIインタ
ーフェースはマイクロコントローラのポートプログラミ
ングの常に一定の受信者プロトコルを示し、その結果と
して対応するプログラミングは規格化された方法におい
て容易に可能である。
第７図は、マイクロコントローラ21および入力／出力
インターフェース163またはその部分1632,1633も同時
に、SPIインターフェースに設けられる場合に、第５図
による制御ユニットの第６図による全体機能200を実行
することにより作られる制御ユニットの機能ブロックで
構造を示す。
この例示は、左方から流れているCANバス領域からの
干渉に関連してバリヤ１として回路200の機能を明らか
にする。回路200によつて達成される作用は過電圧、遷
移、無線周波数干渉等がもはやマイクロコントローラ21
と回路200との間の点線301に達し得ないかまたは超えら
れないということである。
適用領域からの干渉流れに対する類似のバリヤ２を、
その回路1631,1632,1633の強力な技術を使用して類似の
設計が付与されるインターフェース163によって形成す
ることもできる。その場合に達成される作用は、結果と
して、過電圧、遷移、無線周波数干渉等のごとき、適用
領域からの右方からの干渉流れがまた、マイクロコント
ローラ21とインターフェース163との間の点線301にもは
や達し得ないかまたは超えることができないということ
である。
この方法において、感度の良いマイクロコントローラ
21は、干渉流れに関連して、バスおよび適用領域に対す
るその接続に関して有効に遮蔽される。この利点は、将
来においてまたさらに収縮するであろう回路構造のジオ
メトリを有するマイクロコントローラを使用する可能性
を明らかにする。
この遮蔽機能301は、補完されかつ対応して構成され
た制御ユニットの高い電磁適合性によって支持される
が、それは極端に複雑な適用の場合においても、高度に
クロックされたマイクロコントローラに、照射されかつ
放射された干渉のアンテナループとして作用するからで
ある。ほんの数本の重要な接続ラインがあるため。複雑
な場合は、第７図の例にすでに設けられている、すなわ
ち、２つの独立のSPIインターフェース208.1および208.
2および、バスおよび呼び起こし制御およびインターフ
ェース163用のそれぞれの別個のSPIバス201.1および20
1.2を有するマイクロコントローラである。しかしなが
ら、多くの場合に、１つのみのSPIインターフェース208
を備えたマイクロコントローラで十分であり、その結果
２つのSPIインターフェース208.1および208.2は指示さ
れたように合流し、かつ２つのバス201.1および201.2は
また、さらに、第８図において示されるように、１つの
バス201になる。このことは、マイクロコントローラと
制御ユニットの対応するプリント回路基板上の環境との
間に達する導体トラックのEMC−順応構造のための空間
が得られ結果として、この点において、また、回路200
は同様に、対応するユニットの遮蔽に要する経費の最小
化にまで及ぶコスト減少の可能性を付与する。
さらに、CANトランシーバ100/100'とマイクロコント
ローラ21との間の任意の接続パス29.2および172ならび
に、SPIパス201.1と並列に、SRおよびTEST/SRC/SWM信号
（第４図に関連して説明されるような）用のマイクロコ
ントローラの対応するポートが、第７図に点線で示され
る。これらのパスはSPIパス201.1において実行され得る
けれども、この型の接続は特別な目的に関して−以下で
さらに説明されるように、例えば、バスエラー分析のた
めの回路の作動モードにおいて好都合であるかも知れな
い。しかしながら、制御ユニットに関してここで使用さ
れるSPIアーキテクチャーの関連においてそれらの実現
に絶対的に必要というわけではない。
一般的な場合がまたここでマイクロコントローラ21と
インターフェース163との間の接続に関連して示され
る。出力段1631.2および信号獲得1631.3を有するインタ
ーフェースサブモジュール1631は、第５図との類似によ
り、通常多重パス33によってコントローラのI/Oポート
を経由して、マイクロコントローラ21と連通している。
出力段1632.2および信号獲得1632.3を有するインターフ
ェースサブモジュール1632がSPI可能性を有し、かつマ
イクロコントローラのSPIポート208.2とインターフェー
スサブモジュールのSPIポート1632.6との間のSPIパス20
1.2を経由してマイクロコントローラ21と連通する。出
力段1632.2と信号獲得1632.3を有するインターフェース
サブモジュール1633はSPI可能性を有し、かつ同様にマ
イクロコントローラのSPIポート208.2とそのSPIポート1
633.6との間のSPIパス201.2を経由してマイクロコント
ローラ21と連通する。加えて、また、パス210を経由し
てマイクロコントローラによって駆動され得るイネーブ
ル入力1633,4、およびパス211を経由してマイクロコン
トローラ21に接続されるエラー出力1633.5を有し、かつ
それからエラーメッセージがSPIパスを通ってマイクロ
コントローラへ連通され得る。このモジュールは、結果
として、そのEN入力を経由して選択的に禁止され得る。
そのうえ、モジュール1632および1633は、第５図の入力
163.1に対応するそれぞれ入力1632.1および1633.1を追
加的に有し、そしてそれらに上述されたINIF信号が、特
別な短い時間周期のマイクロコントローラ21のリセット
の場合においてこれらのモジュールの出力を阻止するた
めに、回路200の監視機能166からパス168を経由して供
給され得る。
さらに、第７図において、本発明の範囲内で、不揮発
性メモリ35'−第５図の不揮発性メモリ35に対応する−
がまた回路200に一体化され得る。不揮発性メモリは、
例えば、EEPROMとして設計されても良い。
このメモリは、一方で、回路200の設計を記憶するの
に役立ち、メモリはかかる記憶が回路200の機能性内で
かつパス201.1を経由してマイクロコントローラ21から
独立して行われることを可能にしている。他方で、例え
ば、インターフェース163の関連の設計に関して、マイ
クロコントローラおよび／または制御ユニット全体の初
期化データも、この不揮発性メモリに記憶され得る。か
かるメモリ35'の使用に対するさらなる可能性は「スリ
ープ」モードにおけるCAN−ＨおよびCAN−Ｌについての
エラー状態の記憶にある。さらに、第29図にしたがっ
て、バス品質および／またはバスエラー分析目的のため
に拡張された受信機能120'の記憶セル127Lおよび127Hの
状態も、かかるメモリに書き込まれ得る。64〜512バイ
トが、実用上、上述した目的に十分である。
このEEPROMの共同一体化は経済的観点から好都合であ
るばかりか、対応する制御ユニットのプリント回路基板
上の要素および接続の数を絶対的最小制限にし、および
各制御ユニットに要求されるすべての要素を備えたマイ
クロコントローラ21を極端に小さい空間に収容するよう
にできる。これは、EMCおよびコストの利点を結果とし
て生じる。
第８図は、最後に、半導体回路200が新規な接続ユニ
ット技術の基礎としてどのように利用され得るかを示
す。この技術の関連において、かかるユニットは、回路
200およびCANモジュール22を備えたマイクロコントロー
ラ21からなる、いわば均一な「メインフレーム」として
設計され得るか、または種々の用途に使用される種々の
マイクロコントローラのSMD半田付け面として一般に設
計され得る。特定の適用方法において開発されるような
単に「延長されたインターフェース」202,203,204を挿
入しかつ接続する必要がある延長領域300がそこに設け
られる。その場合にこれらは第７図のインターフェース
サブモジュール1631〜1633に対応する。
これらの延長されたインターフェースは、点線で示さ
れるように、同様に、SPI可能性を有することができる
が、しかし、それを有する必要性はない。それらの入力
206および出力207に関連して、これらの入力および出力
は、それらが用途に依存して完全に個別に保護されるよ
うに構成することができ、その結果として「メインフレ
ーム」を経由してのマイクロコントローラとの保護パス
はもはや必要とされないかまたは追加的に有効である。
この方法において、マイクロコントローラ21の適用領域
からの高い絶縁を達成することができる。
強い印象を与えていることは、２つの異なる半導体技
術（例えば、「スーパーチップ」用の60〜90ボルト工
程、マイクロコントローラ用の３〜５ボルト工程）を結
合するメインフレームは、ある場所で予め製造されるこ
とができ、かつ次いで特定の適用方法において−必要な
らば適切なマイクロコントローラを用いることにより−
延長されたインターフェースにより別の場所で設けら
れ、プログラムされ得る。これは、論理上の利点を付与
するだけでなく、むしろかかるアーキテクチャーが修理
レベルでリサイクルするための可能性を付与している。
図１は、周辺装置への最も重要な接続部に加えて、こ
れまで説明してきた半導体回路200による半導体基板の
機能割り当てを概略的に示している。
半導体回路200はこの場合、基準として利用され、そ
のウォッチドッグ機能164には、任意には、複数のマイ
クロコントローラあるいはマイクロコンピュータの制御
のための複数のRESET出力および複数のINIF出力が装備
されている。説明および図面で実現されたSPIインタフ
ェース機能166は、無制限の例としてのみ理解されるべ
きであることがさらに示されている。したがって、本発
明の範囲内で、インタフェース機能166はSCI（Serial C
ommunication Interface）（直列通信インタフェース）
で置き換えられてもよい。それによって例えば、UARTあ
るいはRS232インタフェースが最も広い意味でも理解で
きる。発明の範囲内の２つのワイヤバスでは、説明の目
的上、基準として利用されるCANバスは２つのワイヤバ
スに関して全く何の制限も構成するものではないことを
目的としていないことが、さらに図１で表される。
温度変化および／または腐食性分解による特に高い応
力にさらされる利用ゾーンにおいて、センサとしてのス
イッチング接点をある最少電流で付勢する必要がある。
そのためには10〜15mAの電流で実際に十分であることが
いくつかの研究で報告されている。このような大きさの
電流だけで長い時間にわたってさえスイッチングパスの
信頼性ある接触機能を確実にする。これまで、この電流
要件が限られたエネルギー蓄積だけを有するシステムに
おいてこのようなスイッチの数を厳しく制限してきた。
更に進んだ研究は、信頼性のあるスイッチング機能の
保持が、このような電流を短い時間だけ流すことによっ
て既に確保できることを示した。
図５および図７による制御装置の説明では、入力7.1
でウェークアップエキスパンダ165によって問い合わせ
されるこのようなスイッチが必要な場合、前スイッチの
対応する電力供給が利用ゾーンにおいて行われると仮定
した。これは制御装置の外部の対応するアウトレイ（Ou
tlay）を必要とする。他方、制御装置のわずかな電流消
費のために、関連制御機能の決して無視できない電流要
求が単に利用ゾーンの中に移動されるように見える。こ
のようなスイッチにウェークアップエキスパンダ165か
ら電流が供給される場合、対応する電流要求がそのとき
IIC3から補われなければならないために、これはシステ
ム電流バランスに関して何も変化させないだろう。
しかしながら、制御装置を、図９に示すように、図５
により（あるいは同様に図７により）製作する場合、対
応するスイッチ問い合わせに対して生じる全体的なアウ
トレイおよび電流消費をかなり減少できる。マイクロコ
ントローラ21は、ウェークアップ電力Ｈ（Wake−UP Pow
er H）（WUPPH）信号を出力する出力32Hと、この場合、
例として、ウェークアップ電力Ｌ（Wake−UP Power L）
（WUPPL）信号を出力する他の出力32Lとを有する。
出力32Hは、この場合には、例として、そのエミッタ
がレギュレータ入力20.1のポテンシャルBATTによって供
給されるバイポーラPNPトランジスタとして構成されて
いるが、電子スイッチあるいは制御可能な電流源7.5の
制御入力に線7.4を介して接続される。制御可能なスイ
ッチあるいは（PNPトランジスタの）電流源7.5の出力
（コレクタ）は、利用ゾーンにおけるアースGNDに対し
て付勢される全てのウェークアップスイッチのための電
源バスバーを構成する。出力32Lは、この場合、例とし
て、そのエミッタがアースGNDから供給されるバイポー
ラNPNトランジスタとして構成されているが、対応する
電子スイッチあるいは制御可能な電流源7.7の制御入力
に線7.6を介して接続されている。（PNPトランジスタ
の）制御可能なスイッチあるいは制御可能な電流源7.7
の出力（コレクタ）は、利用ゾーンにおける電源電圧UB
ATTに対して付勢される全てのウェークアップのための
電源バスバーを構成する。
入力7.1WUPIN_1〜WUPIN_4は図５のウェークアップ入
力に対応する。バスバー7.2および7.3から電圧が供給さ
れる、利用ゾーンにおけるウェークアップセンサからの
ウェークアップ信号は前記入力を介してフィードバック
される。出力WUPPHとウェークアップ入力WUPIN_1との間
および出力WUPPLとウェークアップ入力WUPIN_4との間の
それぞれの点線接続部7.8および7.9は、電流源7.5およ
び7.7の前述の場合、それぞれ、バスバー7.2は、同様に
十分に7.1からの入力WUPIN_1にも直接電気的に、つまり
全く同じように接続し、バスバー7.3は、同様に十分に
7.1からの入力WUPIN_4にも直接電気的に、つまり全く同
じように接続することができることを表すことを目的と
している。その時に各場合に必要とされるのは、ウェー
クアップ電流IWHおよびIWLのそれぞれがその時、センサ
状態に応じて、入力WUPIN_1およびWUPIN_4のそれぞれに
対する関連センサあるいはウェークアップエキスパンダ
165の内部入力回路のいずれかによって取り入れられ、
後者の場合、評価の目的のためにそこで使用されるの
で、利用ゾーンのアースGNDあるいはUBATTに接続される
関連センサに対するそれぞれの（単一）電気接続線WUPI
N_1および電気接続線WUPIN_4だけである。
この制御装置の電力節約機能は、図11から明らかにな
るが、この図では、例えば出力32H（WUPPH）およびアー
スGNDに対して外部から付勢されるウェークアップスイ
ッチのための高い側のスイッチ7.5の場合だけ、電流消
費がウェークアップスタンバイで時間に対してプロット
される。この場合、入力される電流および時間値は例と
して理解されるべきである。
それにおける図５、項目３に関する説明によれば、マ
イクロコントローラのアプリケーションソフトウェア
は、回路100/100′およびその結果、スイッチオンされ
るレギュレータ20によって電源の維持に対してSTB＝
“H"の出力を行う低電力モードあるいは遮断モードで後
者を保持する。制御装置は、この状態でわすか約2mAを
必要とする。各々の場合、100ms後（t0〜t4）、ウォッ
チドッグ回路164は、約20ms後（t0〜t1）終了されるマ
イクロコントローラ21の初期化を行う。電流消費はこの
20ms中に約20mAである。図５による場合と違って、この
場合、ウォッチドッグ164によるその初期化に続いてマ
イクロコントローラは、その出力32Hで、10ms継続する
パルスを制御可能なスイッチ、すなわちトランジスタ7.
5に出力するが、その出力、すなわちコレクタは時間間
隔t2−t1中、利用ゾーンにおいて付勢されるセンサにア
ースGNDに対して電源バスバーVBATTから電流IWHを供給
する。このように、例として、この場合、40mAの（比較
的高い）全電流消費が発生されるのはこの短い時間間隔
だけである。瞬間t2の直前、マイクロコントローラは、
ウェークアップエキスパンダ165から、所定の方法（例
えばそのエッジ等によって検出される）で検出され、前
処理された全てのウェークアップ事象を読み込み、瞬間
t2ではその低電力モードあるいは遮断モードに戻り、こ
のモードでは制御装置の全電流消費がその結果2mAまで
再び減少する。さらに70ms後、サイクルは瞬間t4でもう
一度繰り返される。
対応する出力32Lおよび電子スイッチ7.7によってUBAT
Tに対して相応するようにクロックされるセンサ電源を
無視すると、わずか約5mAの平均全電流消費がこのよう
に発生され、したがって、前述のより高い電流で１つあ
るいは２つの外部ウェークアップスイッチを前述の最少
付勢する事が含まれる。
電源バスバーUBATTからウェークアップセンサのアー
スGNDに関する付勢に対する電子スイッチ7.7のクロッキ
ングは時間にわたって互い違いにされるように行うこと
ができる。20msの比較的長い初期化時間（t1−t0）のた
めに、対応する相補付勢はそのときt2で当を得たように
直ちに追加される。このような付勢IWLが時間間隔t3−t
2で破線で示される。したがって、このように、最少初
期化エネルギー損失が生じる。
しかしながら、これとは無関係に、高い側のウェーク
アップセンサおよび低い側のウェークアップセンサの付
勢に対して、マイクロコントローラの出力32Eおよび32L
で出力されるクロック制御信号のクロック速度も異なっ
てもよい。対応する高い側のウェークアップセンサに対
して例えばウェークアップパルスIWLの相応してのより
低い繰り返し速度は、後者に割り当てられた電流消費を
減少できる。
原則として、この種の電力節約は、図６による機能上
の範囲およびアーキテクチャを有する半導体回路200を
含む図７による制御装置に対しても制限なく可能であ
る。この目的のために、対応する制御出力32Hおよび／
あるいは32L（WUPPHおよびWUPPL）をマイクロコントロ
ーラ21に割り当て、ソフトウェアによってこの出力を制
御することだけが必要である。
完璧のために、スイッチング要素7.5および7.7は、実
際の意味で、ポテンシャルVBATTおよびポテンシャルGND
のそれぞれをずっとその出力7.2および7.3に切り替える
スイッチで必ずしもある必要がないことが指摘される。
むしろ、これらの要素は、マイクロコントローラの一部
で駆動する場合、電流IWHおよびIWLを印加（最大）電流
として供給する電流源の出力ドライバであっても同様に
好ましい。
それに反して、後述される半導体回路200の開発成果
は、制御装置の応用指向ウェークアップスタンバイの場
合での一層の電力節約だけでなく、さらに、ウェークア
ップ信号対雑音比の増加および制御装置の内部の外乱
（つまりバスによる影響がない）場合のデータ保護の増
加の道をも開く。この開発成果は、一方、図５および図
６からのウェークアップエキスパンダ165に、他方、図
６からの電圧レギュレータ20に、関連し、図16の機能ブ
ロック図に含められる。
図５および図９を出発点とすると、回路200の最初の
開発成果は、図10により対応する制御装置の同様な別個
の類似物の機能ブロック図から理解できる。
したがって、制御可能な電子スイッチおよび／または
制御可能な電流源165.3および／または165.4を一体に備
えるウェークアップエキスパンダ165′が装備される。
したがって、前者および／または後者は、図９の対応す
る外部のもの7.5および7.7にそれぞれ取って代わる。し
たがって、要素165.3および165.4は、例えば、ポテンシ
ャルVBATTおよびポテンシャルGNDのそれぞれをずっとそ
の出力7.2および7.3のそれぞれに切り替える。これらの
要素は、ウェークアップエキスパンダにおける対応する
駆動の場合に電流IWHおよびIWLを印加（最大）電流とし
て同様に十分に供給できる。
ここで、また、入力7.1WUPIN_1〜WUPIN_4は図５のウ
ェークアップ入力に対応する。利用ゾーンのウェークア
ップセンサ（このセンサにバスバー7.2および7.3から電
圧が供給される）からのウェークアップ信号は、前記入
力を介してフィードバックされる。出力WUPPHとウェー
クアップ入力WUPIN_1との間および出力WUPPLとウェーク
アップ入力WUPIN_4との間のそれぞれの点線接続部7.8お
よび7.9は、この場合も、電流源165.3および165.4につ
いての前述の場合、それぞれ、バスバー7.2は、同様に
好ましくは7.1からの入力WUPIN_1にも直接電気的に接続
することができることを表すことを目的としている。従
って各場合に必要なものは、利用ゾーンのアースGNDあ
るいはUBATTに接続される関連センサに対するそれぞれ
の（単一）電気接続線WUPIN_1および電気接続線WUPIN_4
のみであり、利用ゾーンではウェークアップ電流IWHお
よびIWLのそれぞれがその時、センサ状態に応じて、入
力WUPIN_1およびWUPIN_4のそれぞれに対する関連センサ
あるいはウェークアップエキスパンダ165′の内部入力
回路のいずれかによって取り入れられ、後者の場合、評
価の目的のためにそこで使用される。このような場合、
図９に関連して記載されたような利用ゾーンからのフィ
ードバック機能が省かれ、本発明による回路200が小さ
い設計のものであることを目的として、この目的のため
に可能な最小の外部端子数を有しなければならないなら
ば、点線接続部はエキスパンダ165′の内部にも同様に
十分に装備される。
エキスパンダ165′は、少なくとも１つのタイマ165.1
および少なくとも１つのリセット可能な記憶セルおよび
／あるいはレジスタ165.2を備えている。前記タイマは
自動タイマであってもよいし、またウォッチドッグ回路
164によって制御されるタイマであってもよい（164およ
び165′間の対応する作動接続部164aはここで省略され
るが、図16に示される）。エキスパンダ165′（IC3）お
よびトランシーバ100/100′（IC2）はより複雑な回路機
能100.11を形成するように結合される。
記憶セルおよび／または前記記憶レジスタ165.2の状
態は、マイクロコントローラ21のウェークアップ状態入
力32.3（WST）にパス32aを介して転送することができ
る。この記憶セルおよび／またはこのレジスタは、マイ
クロコントローラ21のリセット出力32.4から接続部32b
を介してリセットできる。出力側で、エキスパンダ16
5′は、レギュレータ20およびウォッチドッグ164のENA/
NINE入力20.3および164.3に接続できる。さらに、出力
側で、エキスパンダ165′は、トランシーバ100/100′の
出力４とさらに結合することができる。図12および図13
による応用指向ウェークアップスタンバイにおける動作
はこれらの対策によって可能である。
そのタイマ165.1の制御の下で、エキスパンダ165′
は、その制御可能なスイッチ165.3および165.4の少なく
とも１つの対応する駆動によって出力7.2および7.3の少
なくとも１つをVBATTあるいはアースGNDに、それぞれ接
続する。その結果として、検出電流IWHおよびIWLのそれ
ぞれが流れ得る。約10〜20mAの大きさの電流が本例では
とられる。この場合、この接続は20msの時間間隔で行わ
れる。スイッチング時間は、例えば、わずか500μｓで
ある。エキスパンダ165′を介して応用指向ウェークア
ップスタンバイで対応する制御装置で取られる作動電流
は、したがって算術平均としてわずか0.5mAになり得
る。
図13によれば、評価は下記のように行うことができ
る。20mAの間隔で、例えば、7.1の入力WUPIN_1に接続さ
れていてアースGNDに対してスイッチするスイッチは、
例えば165.3と前記スイッチとの間の電流パスの途中に
配置された抵抗器（ここで図示されない）を介して信号
WUPPHによって問い合わせされる。この場合、信号WUPPH
は、持続時間tWを有する非常に短いパルスからなる。信
号WUPPHより上に、前記スイッチの両端の電圧は、最初
に開いた状態で、それから（アースGNDに対して）閉じ
られた状態で示されている。瞬間t0から約7ms後、スイ
ッチは、開いた状態から閉じられた状態に変わり、結果
として、ウェークアップ入力WUPIN_1のポテンシャルは
“H"から“L"に変わる。エキスパンダ165′の論理装置
は、入力WUPIN_1の状態“L"をアクティブウェークアッ
プ信号として識別する。信号WUPPHの下に示されている
のは、記憶セルおよび／または記憶レジスタ165.2にロ
ードする読み出しクロックパルスであり、その下は、例
として、線４を介してマイクロコントローラ21にエキス
パンダ165′により出力される割り込み信号INTである。
350μｓの長さを有する読み出しパルスはここでは基準
として利用され、例えば、約250μｓの設定時間が経過
した後、各場合の実際の状態獲得が行われる。
下の表の線（１）は、瞬間t0、t1、t2等でそれぞれ読
み込まれる状態を示し、線（２）は、これらの時間に推
定される記憶セルおよび／または記憶レジスタ165.2の
状態を示し、線（３）は、そこから得られるINT信号の
論理レベルを示し、この場合の遷移“Ｈ→L"は、例とし
て、ウェークアップトリガ割り込み信号エッジを示して
いる。
瞬間t0で、状態“H"は読み出され、瞬間t1で、新しい
状態“L"は（始めて）読み出され、Ｎ個の記憶セルの第
１に読み込まれることは明らかである。この場合、例と
して、瞬間t2の状態“L"の第２の読み込み後でのみ、こ
の状態は、記憶レジスタ165.2の第Ｎ（最後）の記憶セ
ルに書き込まれ、したがって、そのときINT状態“H"は
状態“L"で取り換えられる。
ウェークアップ入力WUPIN_1の状態変化とメモリの評
価との間で経過する時間tdは、このようにサンプリング
期間tsよりも長いように選択できる。これは、スイッチ
バウンシングによるかあるいは電磁妨害によるスプリア
ス信号に対する信号対雑音比を簡単なサンプリングと比
較して増加させる。この目的のために、もし関連遅延が
許容できるとしても、読み込みが連続して３回以上行わ
れた後まで状態“L"が記憶されないことも可能である。
この“ディジタルフィルタリング”の程度は、数Ｎによ
って規定され、Ｎは獲得の真状態が評価の目的のために
メモリに書き込まれるまでウェークアップ事象が連続し
て獲得されねばならないか頻度数を指定する、ここで、
Ｎ＝整数（（td/ts）＋１）である。したがって、この
場合、サンプリング期間tsはこの数に影響を及ぼす。前
記サンプリング期間は、エキスパンダ165′のタイマ16
5.1によって得ることができるかあるいはエキスパンダ1
65′にウォッチドッグ機能から164aを介して時間基準信
号あるいは周波数基準信号が供給されるならば、ウォッ
チドッグ164の内部基準信号の期間と一時的に相互結合
することができるかのいずれかである。本発明は、前述
の数Ｎが特定用途要求により、WUPIN入力7.1の１つに対
して少なくともプログラム可能である場合を含んでい
る。
しかしながら、実際問題として、Ｎ＝１（直接サンプ
リング）の場合さえ、この場合、例えば350μｓの読み
出し時間内の獲得瞬間の適当な選択は、信号対雑音比を
今までに最適化でき、その結果、繰り返して同一である
新しい読み取り結果の検証によるフィルタリングは多数
の用途に必要ないことが示されている。
この開発によって、電力節約は高い干渉なく協同して
得ることができることは明らかである。
これは、図５によるウェークアップエキスパンダ165
が、スイッチオン信号がトランシーバ100/100′による
電圧調整に印加される限り、つまり、例えば、トランシ
ーバ100/100′の動作モードスタンバイに生じるウェー
クアップ信号に対してのみ使用されるが、この場合、ウ
ェークアップ信号はマイクロコントローラ21の関与なし
で常にサンプルされ、その結果、マイクロコントローラ
21はこのような信号のサンプリングおよび識別中に完全
に非作動にすることができる。
それにもかかわらず、マイクロコントローラも、もち
ろん、その入力32.3でウェークアップ信号を読み込む目
的のためにマイクロコントローラが転送されねばならな
い低電力モードあるいは遮断モードで、図５におけるよ
うに付勢されたままにできる。このウェークアップ信号
は、前述のように、ディジタル的に予めフィルタリング
され、適切であるならば、ウォッチドッグ機能164によ
って、この目的に十分である作動準備状態にする。
数Ｎ、例えば、入力7.1の１つあるいは全てに関す
る、応答極性、応答タイプ（レベル敏感／エッジ敏
感）、ヒステリシスおよびトリガ闘値のようなウェーク
アップエキスパンダ165′のおよび残りの機能特性は、
この場合もまた、選択可能であり、この点でもプログラ
ム可能であるように提供される。この場合、半導体回路
200の特別プログラミング手段は１回プログラミングを
可能にでき、半導体回路200は、インタフェース166およ
び少なくとも１つのマイクロコントローラ21、21′に対
する直列通信経路201を介しても任意には開始されるこ
とができる。
図14は、機能ブロック図において、より複雑なレギュ
レータ装置20′を形成するレギュレータ20の開発を示し
ている。レギュレータ20は、２つの別個のレギュレータ
20Uおよび20Aを備えている限りにおいて、拡張される。
レギュレータ20Uは、チップ入力端子20.1のポテンシャ
ルVBATTからマイクロコントローラ21のための第１の作
動電圧VCCUを第１のチップ出力端子20.2.1で発生する。
このレギュレータ20Uは、例えば、20...50mAのより小さ
い最大出力電流IUmaxに対して設計できることが好まし
い。
レギュレータ20Aは、VBATTから第２のチップ出力端子
20.2.22で関連制御装置の少なくとも全ての残りの論理
回路のための第２の作動電圧VCCAを生成する。レギュレ
ータ20Aは、例えば、100...300mAのより大きな最大出力
電流IAmaxに対して設計されることが好ましい。
レギュレータ20Uおよび20Aは、回路および機能の両方
に関して互いに無関係である。しかしながら、レギュレ
ータ20Uおよび20Aは、電子制御装置の下で共同であるい
は機能的作動接続においてスイッチオフおよびスイッチ
オンすることができる。この場合、レギュレータ20Uを
最初にスイッチオンし、最後にスイッチオフにするよう
に備えても良い。このレギュレータは線形レギュレータ
として設計されるのが好ましい。レギュレータ20Aは、
さらに下記に説明されるように、線形レギュレータある
いはスイッチモードレギュレータとして設計されてもよ
い。このようなスイッチモードレギュレータ20Aは、全
体として半導体回路200なしでより高い電源ポテンシャ
ルVBATTからアプリケーションによって必要とされる供
給電力（VCCA×IA）を得ることができ、それによって熱
的に過負荷にされ、対応する制御装置のエネルギー効率
は著しくそこなわれる。
故障によって引き起こされる過負荷の場合、本発明
は、図15による監視され、熱的に制御されるようにスイ
ッチオフされる２つのレギュレータをさらに備えてい
る。この図において、マイクロコントローラのための論
理電源電圧VCCUは関連する制御装置の残りの電子回路の
論理電源電圧VCCAよりも低いことが、技術開発により既
に推定される。電源電圧VCCUに対するスイッチオフ温度
TSDUは電源電圧VCCAに対するスイッチオフ温度TSDAより
も高い定格があることは明らかである。チップ基板を介
する２つのレギュレータの熱結合にもかかわらず、本発
明はレギュレータ20Uが、レギュレータ20Aの全ての可能
な過負荷以下であるが、規定された限界温度TLIM以下で
なくスイッチオフできることを確実にする。
この対策は、利用ゾーンおよび過負荷電源で生じる外
乱の場合でさえ、マイクロコントローラ21に、マイクロ
コントローラがそのEEPROMに現データをなお記憶できる
ために端子20.2.1から短い時間電圧VCCUがなお供給され
ることを確保する。したがって、この保護概念は、電圧
レギュレータ20Aによって供給される構成要素によって
引き起こされる各々の場合に故障による非常に高い電流
が流れるという事実に基づいている。これは、一般には
もはやデータを記憶できないことと常になってしまうマ
イクロコントローラの誤動作からマイクロコントローラ
の非常に高い電流の流れIUが生じるために、許容され
る。
図16による機能ブロック図は、前述の開発によって拡
張された半導体回路200を示している。普遍性を制限し
ないで、この場合のそのウェークアップエキスパンダ16
5′は、例として、WUPPH電流パルスを出力するための唯
一の出力7.2を有する。例として、リセット・ウォッチ
ドッグ機能164は、互いに無関係に少なくとも２つのマ
イクロコントローラをリセットでき、これに関連して、
２つの異なる禁止信号INIF1およびINIF2も出力できる程
度まで拡張される。接続部164aは、既に前述されたよう
に、例えば時間決定信号に関してはリセット／ウォッチ
ドッグ機能164とウェークアップエキスパンダ165′との
間の作動接続部を表す。この場合はまた、ウェークアッ
プエキスパンダ165′およびバストランシーバ100/100′
は、より複雑な回路機能100.11を形成するように結合さ
れる。
トランシーバ100/100′のブロック110の電圧監視機能
（図３に関して前述され、＃においてより詳細に述べら
れている）は、この場合、例として、リセット／ウォッ
チドッグ機能164によって全部実現される。しかしなが
ら、これは、特にSPIアーキテクチャのために全く義務
づけられていない。すなわち、個別の機能がチップレイ
アウトにおいて決定される程度に応じて、出力電圧VCCU
およびVCCAは、トランシーバ100/100′に割り当てられ
ている対応して拡張されたブロック110によって、つま
りさらにそのうえに条件に応じて同様に十分に監視もで
きる。
図17は、半導体基板の対応する機能割り当てを示して
いる。集積の途中で、個別の機能は交差ブロック方法で
部分的にも実現できることは言うまでもない。図18〜図
19は例としてこれを明らかにする。
したがって、図18によれば、レギュレータ20Uおよび2
0Aならびに頑丈さの見地から、熱的に最適化され、適切
であるならば、監視もまたされる単一の電力セルPC内部
の外部ウェークアップセンサのクロック付勢の目的のた
めにWUPPH信号を出力するウェークアップエキスパンダ1
65′の少なくとも１つの制御可能なスイッチ165.3の付
勢要素としても例えば直列パストランジスタT1およびT2
を実現できる。
同じものは、対応する回路のトポロジー最適化に関し
てウォッチドッグ・タイマ機能をリセットするように対
応して印加する。
さらに、図19および図20によれば、前述の電力セルPC
の能動要素は、同一に構成された構造を有するかあるい
は同じ導電型の素子に制限されない。むしろ、異なる構
造および異なる導電型を有する素子は、つまり、例え
ば、クロックスイッチ165.3′のためのFET構造および線
形レギュレータのためのバイポーラ構造、あるいは線形
レギュレータおよび／または混合されたスイッチモード
レギュレータのためのバイポーラ構造およびFET構造を
使用できる。
これに関連して、さらに進んだ開発詳細として、図21
は、回路200の特別に一般的な応用分野に対する電圧調
整機能20′の回路図を示している。既に公知のチップ端
子の上に、半導体回路200は、この目的のために、さら
に他の端子20A4、20A6、20A10、20A11、20U2および20U4
を有する。さらに、特別（弁別されたSPI）端子１が備
えられてもよい。この場合、例として、電源電圧VCCUの
ための好ましいバイポーラ直列パストランジスタT1を含
むレギュレータ20Uは線形レギュレータとして設計さ
れ、電源電圧VCCUのための電界効果トランジスタを備え
るレギュレータ20Aはプログラマブルマルチモードレギ
ュレータとして設計される。普遍性を制限することなし
に、レギュレータ20Uは同様にスイッチモードレギュレ
ータとして実現できる。スイッチモードレギュレータと
してレギュレータ20Aに関して下記に説明されるあらゆ
ることが、もちろん、スイッチモードレギュレータとし
て設計された対応するレギュレータ20Uにも適用できる
のでこのケースについては図に記載もせず本明細書でも
述べてはいない。スイッチモードレギュレータとしての
設計は、３つ以上のマイクロコントローラあるいはかな
りの電流要求を有する他のコントローラ外部論理機能を
有する制御装置にとって、あるいはこのように任意に構
成された制御装置が特に広範囲の入力電圧範囲内で作動
できることを目的としている場合に有利であることもあ
る。しかしながら、線形レギュレータは、特に誘導を妨
害することがないその長所は特に費用効果的な装置設計
を可能にするので１つあるいはわずか２つのマイクロコ
ントローラを供給するために使用される。レギュレータ
20Aおよび20Uは、トランジスタT1およびT2のポテンシャ
ル合致駆動のための公知のバイアス要素、換言すると、
例えば、電圧ドライバ、オフセットソースあるいはチャ
ージポンプ等を備えている。
さらに、スイッチオン・スイッチオフ制御装置20は、
例として、制御装置が各々の場合、両方のレギュレータ
のENA入力で別々に作動し、SPIバス166.5を介してアド
レス指定できるレギュレータ20Uおよび20Aのために備え
られている。この場合、このスイッチオフ制御装置は20
Cは、例として、回路200の他の端子１にピン信号ENA/NI
NHを供給する。
ステップダウン・スイッチモードレギュレータ（バッ
クスイッチモード）としてその動作のためのレギュレー
タ20Aのプログラミング回路および外部回路は、例とし
て示されている。この目的のために、その端子20.2.2
で、回路は、アースGNDに対して接続される自由輪ダイ
オード20A2、および出力側で電圧VCCAを分岐させること
ができる蓄積コンデンサ161.2で作動する蓄積インダク
タ20A3にまで外部接続される。このようなレギュレータ
は蓄積コンデンサ161.2に対する最も少ない可能性の負
荷に影響を及ぼすので、対応する制御装置が極端な温度
変動にさらされる場合、このステップダウンレギュレー
タの構成は優れていることがわかる。この低い程度の負
荷は対応するコンデンサの最も長い可能なサービス寿命
を確保する。この場合、適当な（電解）コンデンサは、
負荷に応じて、本発明による回路あるいはマイクロコン
トローラよりもかなり短いMTBFを達成するので、このよ
うなレギュレータは、本発明による回路を有する制御装
置の有用性を最終的に最大にする。
調整トランジスタ、この場合、例として、MOSFETトラ
ンジスタの制御可能なパスは、端子24.2.2と、トランジ
スタがゲート側で、実際の数量としてVCCAを得る入力SE
NSEを有するレギュレータ20Aによって駆動される回路20
0の20.1との間でオンチップに接続される。
このスイッチオン・スイッチオフ制御装置は、レギュ
レータ20Uおよび20Aの時変スイッチングオンおよびスイ
ッチングオフ（既に前述された）および適切であるなら
ばレギュレータ20Uの遅延された熱的切断も一体に与え
ることができる。SPI分割方法で端子１でとることがで
きるENA/NINH信号は、前述された（利用ゾーンにおけ
る）レギュレータ20Uおよび20Aの外部からの制御の場
合、他の電力節約制御目的のためには関心があるかもし
れない。
この場合、レギュレータ20Aは、外部調整トランジス
タT2′の代わりの駆動に対する出力EXDRVと、内部調整
トランジスタあるいは外部調整トランジスタに関するそ
のモードのプログラミングに対する入力MODEAと、線形
レギュレータあるいはスイッチモードレギュレータのよ
うなそのモードのプログラミングの入力MODEBと、レギ
ュレータをスイッチングオフおよびスイッチングオンす
る既に公知の入力ENAとを有する。
レギュレータ20Uは、実際の数量としてVCCUを得る入
力SENSEと、さらに、その出力電圧VCCUのプログラミン
グのための２つの入力VP1およびVP2とを同様に有する。
レギュレータ20Aの出力EXTRVは、パス20A5を介して回
路端子20A4に接続され、その入力MODEAは、パス20A7を
介してプログラミング端子20A6に接続され、その入力MO
DEBはパス20A9を介してプログラミング端子20A8に接続
され、その入力VPはプログラミング端子20A10に接続さ
れている。
レギュレータ20Uの入力VP1は、パス20A11を介してプ
ログラミング端子20U2に接続され、その入力VP2は、パ
ス20U3を介してプログラミング端子20U4に接続され、そ
のSENSE入力は回路200の端子20A11に接続されている。
レギュレータ20Uは、回路200の外部から蓄積インダクタ
20A3と蓄積コンデンサ161.2との間の接続点に接続され
ている。
この場合、例として、アースGNDへの端子20A6の外部
接続は、内部調整トランジスタT2を有するレギュレータ
20Aのモードをセットし、アースGNDへの端子20A8の外部
接続は、スイッチモードレギュレータとしてその作動モ
ードをセットする。
これとは著しく違って、レギュレータ20Uの場合、例
えばアースGNDへの両方の端子20U2および20U4の外部接
続は、レギュレータの出力電圧をVCCU＝５ボルトにセッ
トし、VBATTへの端子20U2およびアースGNDへの端子20U4
の接続は、レギュレータの出力電圧を3.3ボルトにセッ
トし、アースGNDへの端子20U2およびVBATTへの端子20U4
の接続は、レギュレータの出力電圧を3.0ボルトにセッ
トし、VBATTへの両方の端子20U2および20U4の接続は、
レギュレータの出力電圧を2.8ボルトあるいは2.4ボルト
にセットする（これらの電圧値は例として理解されるべ
きである）。
レギュレータ20Aのための出力電圧VCCAの対応するプ
ログラム可能性は、さらに図22に示されている。
この開発によって、半導体回路200は、いろいろの異
なる技術の異なるマイクロコントローラ21の異なる電源
条件に簡単な方法で適合させることができる。本発明の
範囲は回路のこのような外部ピンプログラミングだけで
なく、相応して回路の不揮発性の１回限りの固定プログ
ラミングや、例えば、適切であるならば、SPIパスを介
して対応するプログラミング装置によって特別内部手段
で可能にすることさえできるフェーズプログラミングあ
るいはアンティフェーズプログラミングにより同様に十
分含んでいる（隠れワンタイムピンプログラミングHPTP
P）。
プログラミング端子もこの意味で理解できる。この場
合、含むことができるものは、通常の外部から接続可能
な回路端子と、例えば、ボンドプログラミングのための
半導体ウェハ上の外部からアクセス不可能なプログラミ
ング端子、あるいはフェーズ端子あるいはアンティフェ
ーズ端子とである。
図22は、他の開発詳細およびレギュレータ20Aの増加
された出力電流IAに関するスイッチモードに対する回路
200の他の外部回路を示している。
レギュレータ20Aの他の作動モードは、この目的のた
めに、すなわち外部調整トランジスタT2′に関して示さ
れている。この作動モードに関して、この場合、例とし
て、端子20A6は、ポテンシャルVBATTに接続され、端子2
0A8は、アースGNDに接続される。一方、VBATTへの20AB
の接続は、同様にT2′とともに線形レギュレータとして
レギュレータ20Aの作動モードをセットする。
さらに、出力電圧VCCAに対するプログラミング入力20
A10は、ここで回路200上に示されている。この回路200
の入力は、例えば、VCCAを固定して3.3ボルトに設定す
るために例としてアースにここで接続されると同時に、
ポテンシャルVBATTへあるいは例えば一時的主な出力電
圧VCCUを有する端子20.2.1への接続は、出力電圧VCCAを
例えば５ボルトにセットできる。
自由論ダイオード20A2′はステップダウン・スイッチ
モード調整のための回路200の半導体基板上に同様に構
成できることがさらに示され、このダイオードは回路20
0の２つの他の端子20A12および20A13に接続できる。そ
れとは別に、自由輪ダイオード20A2′は、図28および図
30に関して下記に説明されるように、さらに適切である
ならば、回路内部方法あるいはオンチップでその２つの
電極の少なくとも１つによってチップ端子20.2.2および
／または特定チップ端子13.1システムGNDに接続でき
る。このチップ端子システムGNDは電流を伝達でき、関
連制御装置において、それの中央アース（利用アース）
に接続されている。
このような回路内部接続部あるいはオンチップ（複
数）接続部が個別の場合に構成されるかどうか、および
このような回路内部接続部あるいはオンチップ（複数）
接続部のどちらが個別の場合に構成されるかは半導体回
路の実現技術によって決まる。いずれにしても、半導体
回路200上の個別の端子の配置ばかりでなく位相的で熱
的なチップ設計とのインタラクションにおける対応する
接続部は、そのスリープモードの範囲外の作動条件の下
でトランシーバ100、100′の受信ブロック120あるいは1
20′のスイッチングスパイクの可能な最も高い抑圧に役
立つ。
好ましくは、内部自由輪ダイオード20A2′は、例え
ば、100mAまでの低い出力電流に対して使用するために
備えることができる。さらに、内部自由輪ダイオード20
A2′の２つの電極の１つに接続されている少なくとも１
つの端子ピンは、回路の端子ピン20.2.2あるいは13.1に
すぐ隣接して配置でき、それによって、回路を取り付け
る途中に、最も少ない可能性の漏洩インダクタンスを有
する対応する制御装置のプリント回路板を適当に設計す
ることによって内部自由輪ダイオードの接続を可能にす
る。例えば、内部の絶縁自由輪ダイオード20A2′は、端
子ピン20.2.2および20A12および端子ピン13.1および20A
6の両方のために、プリント回路板側に、各々の場合、
共通連続端子パスを備えることによってこのように接続
することもできる一方、外部自由輪ダイオード20A2に関
する動作に対して、少なくとも１つのこのような端子パ
スは２つの個別のパス端子に分割されるだけである。
本発明の範囲は、例えばより低い出力電流のための内
部自由輪ダイオードを電流スラスト位相中、レギュレー
タ20A（制御された同期バルブ）によって相応してター
ンオンされる制御された電子自由輪スイッチ、例えば電
力MOSトランジスタと取り換えることをさらに含むが、
これは図でこれ以上明らかにされない。このような開発
の場合、半導体チップの中に生じ、そこから拡散される
べき熱電力損失は最少にすることができる。
外部スイッチングトランジスタに関する作動構成を使
用して、図22は、いかに十分に高い信号対雑音比がより
高い出力電流の場合さえトランシーバ100/100′の受信
ブロック120あるいは120′で達成できることをさらに示
している。入力側の蓄積コンデンサ161.4は、この場
合、回路200のチップ端子20.1の端子ピンに直接接続さ
れている。そのゲートによってチップ端子20A4に、およ
びその第１のスイッチングパス端子によって20.1の蓄積
コンデンサ161.4に作用するように接続されている電力F
ETは、電源ノードSNにその第２のスイッチングパス端子
を提供する。
一方、電源ノードSNは、外部自由輪ダイオード20A2の
電極および蓄積インダクタ20A3の第１端子に、関連制御
装置のプリント回路板上の特別パスCPを介して半導体回
路200の端子20.2.2に接続されている。蓄積コンデンサ1
61.2およびここに示されていないレギュレータ20Aの入
力SENSEは蓄積インダクタ20A3の第２の端子に接続され
ている。自由輪ダイオード10A2および蓄積コンデンサ16
1.2の両方のそれぞれの他の端子は、半導体回路200上の
端子13.1に直接、かつ同じ場所で制御装置（利用アー
ス）システムGNDの中央アースにも接続されている。
この場合、半導体基板の外部の有効な自由輪ダイオー
ド20A2は、ノードSNからインダクタ20A3の蓄積電流を放
電するので、この場合、高電流を有するスイッチングス
パイクは、回路200のチップ基板を介して特定の経路で
送られないで、むしろ回路200を通過することは明らか
である。これは、半導体基板の電磁障害を低く保持する
こともできるための必須条件であり、これは、半導体回
路200を支える対応する制御装置のプリント回路板の適
当な設計によって助けることができる。有利な方法で、
例えば、パスCPおよびノードSNは、ノードSNが、（ａ）
磁気ブロック表面によって半導体回路から離隔され、
（ｂ）回路200の周りに流動する妨害周波数のアンペア
の流れの磁気消失ラインの領域内のプリント回路板上に
あるように位相的な大きさにされるかあるいはプリント
回路板上に置かれる。
このようなEMC最適化接続環境において回路を使用す
ることによって、スイッチモードレギュレータの妨害に
関するトランシーバ100、100′の受信ブロック120、12
0′の十分な絶縁を実現できるばかりでなく、このよう
に、前記電圧が例えばたった2.8ボルトあるいは2.4ボル
トである場合さえ、比較的高いフィルタリングアウトレ
イなしでマイクロコントローラ21の高い機能的な信号対
雑音比に対して、非常に低い妨害で線形調整によって得
られる電源電圧VCCUもまた利用できる。
本発明の範囲内で、このようなマルチモードレギュレ
ータは内部トランジスタおよび外部トランジスタに関す
る他の作動モードに、また線形モードレギュレータある
いはスイッチモードレギュレータのようなその他の作動
モード、換言すると、例えば、外部トランジスタT2′
（アイドルフロート）等に関する動作の場合に内部トラ
ンジスタT2を非作動にするために、必要であるスイッチ
ング手段およびバイアス手段の全てを備えている。
他の開発として、このようなマルチモードレギュレー
タは、線形レギュレータのようなトランジスタT2の動作
の場合に回路端子20A11と回路端子20.2.2との間に短絡
回路を確立できる制御可能なスイッチをさらに備えてい
る。これは、端子20A8がプログラミング端子としてでは
なく、適切であるならば、相応して減少する電源電圧VC
CAの信号対雑音比とともにスイッチモード出力する一時
的に増加された電流だけに対して線形モードとスイッチ
モードとの間でレギュレータ20Aの任意の所望の切り替
えをするために利用されることを意図している場合、興
味があることである。この詳細は、バーストモードの高
度の同時性によってのみ時々作動されねばならない電気
アクチュエータあるいは他の負荷とともに制御装置で利
用できることは有利なことである。
本発明は、図21および図22に示されるように、チャン
ネル型のMOSFETスイッチングトランジスタT2および／ま
たはT2′に決して限定されない。むしろ、それぞれの相
補チャンネル型も含まれる。本発明の範囲内で、少なく
ともレギュレータ20Aは、適切であるならば、必要なチ
ャージポンプ手段を含んでいる。
電圧調整20′の前述のアーキテクチャは、移送手段の
オンボード電気回路網内の例えば12〜48ボルトの特に幅
広い入力電圧範囲VBATTを可能にするばかりでなく、対
応する制御装置の休止電流条件を幅広い入力電圧範囲内
の最小値に保持することにもまた適している。
これは、例えば250mAの出力電流のための適当なスイ
ッチモードレギュレータは最大出力電流に対してせいぜ
い300mWの全電力損失とすると、せいぜい20〜40μＡの
休止電流に対して設計できることから可能である。
特別のレギュレータ20Uからのマイクロコントローラ2
1の電力供給も、利用ゾーンから流れ込む妨害に対して
マイクロコントローラの逆絶縁を必然的にほぼ増加させ
ることが図23から直ちに明らかになる。
これに関して、図２および図５の蓄積コンデンサ161
を２つのコンデンサ161.1および161.2に分割することも
決定的な役割を演じている。さらに、レギュレータ20U
のより高いスイッチオフ温度TSDUという前述の概念とと
もに、インタフェース163によってのみ利用できる一部1
61.2およびマイクロコントローラ21によってのみ利用で
きる一部161.1への蓄積コンデンサ161の十分釣り合いが
とれた分割は、妨害の場合にデータを保護するのにさら
に役立つことがこの図からもっともらしくなる。
この点で、電源パスの開発は、協同マイクロコントロ
ーラの技術についてすなわちいっそう小さい電源電圧の
方向で先見性のある更なる開発を考慮するばかりでな
い。対応するコントローラの信号電圧の論理レベルは電
源電圧が減少するつれて減少もするので、電源パスの開
発は、将来技術の制御装置において十分な信号対雑音比
を確実にすることに関して増大する条件にも対処する。
図24は、この長所が、特に図８による進歩する制御装
置アーキテクチャに関していかなる制限もなしにその全
範囲で利用できることを示している。
後述される開発は、個別のサブスクライバの通信機能
に悪影響を及ぼすバスエラーの存在があれば回路の機能
を増加させる。バスエラーは、特に、バス中の基準ポテ
ンシャルとして利用され、バスレベルシフトおよびその
結果の通信妨害をもたらすことがあるボテンシャルと制
御装置との間の寄生オフセット電圧降下を生じるアース
エラーも含んでいる。
バスエラーの分析処理に関して、図25によれば、バス
を望ましくない伝送アクセスあるいは妨害伝送アクセス
がないように保持するためにマイクロコントローラ11あ
るいはそのプロトコルモジュール22と２つのバスコア接
続部11および12との間の伝送パスを遮断することが必要
であることもある。既に前述され、＃に説明された）作
動モード「受信専用」はこの目的のために使用できる。
この場合、このような切断は、マイクロコントローラか
ら、例えば、パス６を介して伝送出力段133に伝送され
る制御ビットENによって影響を及ぼされる。制御ビット
ENが予め規定された論理レベルを有する場合だけ、バス
はトランシーバによる伝送アクセスにも使用可能であ
り、さもなければ、バスは使用可能でない。図25はこの
詳細を象徴的に示している。
図26は、この場合、マイクロコントローラ21は、バス
媒体、この場合、例えば特にSPIバスを介してバストラ
ンシーバ100′と通信し、その結果、ENビットはログさ
れた方法でバストランシーバ100′に伝送されるため
に、いかにこの詳細がSPIインプリメンテーションの場
合に実際上隠されているかを示している。最後に、それ
から、この場合、伝送出力段133を使用可能するかある
いは禁止するENビットは、復号化され、制御ブロックが
SPI通信機能を有する対応するバストランシーバ100′あ
るいは100.11の制御ブロック140′に記憶および／また
は上書きされる。
したがって、図26において、このようなSPIインプリ
メンテーションの一部として、マイクロコントローラか
らの命令によりトランシーバ100、100′の作動モードを
セットし、ブロック144および145と結合して示されてい
るブロック142は、より最新の情報の受信によって上書
きされるまで、それぞれ受信された作動状態情報を保持
する少なくとも１つの記憶レジスタ142′に割り当てら
れる。このメモリもまた少なくとも、出力段133のため
の前述のSPI復号化EN信号のためのセルを備えている。
このメモリからブロック140′内部の伝送出力段133まで
のパス６は点線によって示されている。ENビットのため
の少なくとも１つのメモリは図52にも示されている。バ
ストランシーバ100、100′の受信器専用モードを起動す
るこのビットは、バスレベルを得て、監視する診断ソフ
トウェアによって後述される開発成果の利用法に重要で
ある。
図28は、前述のインフラストラクチャ上の詳細に基づ
く回路200の他の開発成果の機能ブロック図を示してい
る。この開発成果は、特に、回路網中に、バスサブスク
ライバにおけるあるいはバスサブスクライバの基準アー
スポテンシャルエラーの位置、検出および処理を与える
のに役立つ。自動車の例を使用してこれによって理解さ
れるべきことの明瞭化が以下に与えられる。
自動車の全制御装置は、自動車アースと呼ばれる基準
アースポテンシャル表面として自動車本体に直接電気的
に接続されている。自動車アースは、一方、負荷および
制御装置の作動回路を閉じる配電導体として役立ち、他
方、この場合のように制御信号あるいはワイヤバス信号
のための基準アースポテンシャル表面としても役立つ。
制御装置と自動車アースとの間の作動電流の流れは、
ある一定の小さい電圧降下を不可避的に発生させ、この
電圧降下によって装置の内部にあるアースポテンシャ
ル、すなわちシステムGNDは、自動車アース以上に上げ
られる。このアース接続およびそれにおける電流の流れ
の設計に応じて、装置の内部にあるわずかに異なるアー
スポテンシャルシステムGNDがあるという結果になる。
しかしながら、直接の結果として、装置内部にある一定
値に調整される電源電圧は全ての制御装置で厳密に同じ
であり得るけれども、自動車アースに対する装置内部に
ある対応する電源電圧バスバーのポテンシャルは同じで
ない。これはまた、例えば、受信部120、120′の受信弁
別器あるいはトランシーバ100、100′の一部としてこの
場合におけるような送信部133のラインドライバ133Lお
よび133Hの閾値あるいは最も有力な給電ポテンシャルに
同様に印加される。
例えば、そのケーブルを通って作動電流が流れる制御
装置のアースケーブルと本体との間に不良接点あるいは
腐食によって損なわれる接点があるならば、装置内のア
ースポテンシャルシステムGNDの「オフセットエラー」
は他の制御装置の対応する内部アースポテンシャルに対
しては、容認できないように大きくなることもある。結
果として、例えば、図46の受信弁別器121.2および121.3
の閾値VREFはその時、バスの特に許容される許容範囲を
超えて移動され、その結果、この受信器のための逆行性
バスレベルウィンドウは、受信がもはや可能でない範囲
まで移動できる。
ハッシュ作動条件の下で多数のサブスクライバに対す
る大きな２線バス回路網の最大可用性を可能にするため
に、本発明は、通信機能を支援し、ウェークアップ機能
を実現する機能性に加えて、特に、このような故障バス
サブスクライバを探索し、検証する機能ばかりでなく全
てのサブスクライバの作動レベルウィンドウの潜在的な
試験および監視をする機能、換言すると、線路回路網あ
るいはサブスクライバがレベルエラーによって引き起こ
された障害を受ける前に各々の場合、１つあるいはそれ
以上のバスサブスクライバのために現在存在するマージ
ンを示す対策を得て、絶えず更新する機能（他の面に加
えて、この対策はバス品質を規定することに対する最も
重要な対策である）を対応するバスシステムに与える付
加的機能をこの回路200に関して備えている。
自動車の場合、ガソリンスタンドは、各サービス中、
互いに対するバス回路網のトランシーバの物理通信マッ
チングの全状態の結果をこのように直ちに得て、必要な
らば、最少のアウトレイに対して高度に目標を定めた方
法で予防作業あるいは保守作業を実行できる。自動車ア
ースに接続されている非常に多数の制御装置中に非常に
多数のこのような回路を有する自動車において、実際の
エラー状態の発生前に、このように支援されて介入でき
ること、不必要なサービス出費を避け、自動車の可用性
を増加することは明白である。
一方、この点での開発は、同様にSPI制御可能である
機能ブロック199による拡張に関し、他方、少なくとも
それの中における伝送ブロック133において少なくとも
正確であるようにバストランシーバ100、100′における
完全に特定である拡張に関している。最大試験汎用性に
関して、対応する拡張は受信ブロック120も備えられて
いる。これらの拡張およびこれらの拡張が実現できる方
法は、例として、後述される。
この場合、機能ブロック199（オフセット＆バス試験
マネージャ）は、例として、回路200を支える装置にお
ける基準アース点システムGNDに特定のチップ端子13.1
を介して接続することができる。さらに、機能ブロック
199は、好ましくは、他の機能ブロック198（SENSE/EMI
PROTECTION）を介して、すなわち他の特定のチップ端
子13.2を介して関連装置の利用環境からの外部基準アー
スポテンシャルREMOTE GNDをさらに供給できる。線196
は、前述の自動車の例において、関連装置からアース点
が本来電流ロードがない自動車本体のアース点まで配線
されている接続を表す。
機能ブロック199は、複合性の程度に関係ないように
トランシーバ100/100′に有効的に接続されているが、
これは多重パス195によって表すことを目的としてい
る。この複合性は、実際のチップ設計におけるこの機能
ブロックが受信器および／または送信器を備えるトラン
シーバ100、100′の制御構造および／またはインタフェ
ース166の制御構造に大小の程度に関係なく接続できる
かあるいはこのような構造に正確に埋め込むことさえで
きるという事実から生じ得るという事実に対してこの点
で注意が既に喚起されている。この機能ブロックによっ
て可能にされるチップ機能性を特徴付け、明らかにする
ために、特定の送信器開発および受信器開発についての
説明は下記に示されている。この開発成果はポテンシャ
ルエラーの自動探索および決定の目的のためおよび適当
な管理ソフトウェアとのエラーマージンの監視目的のた
めに前述の“インテリジェンス”を可能にするために、
インタフェース166および電子装置のマイクロコントロ
ーラとともに、この機能ブロックと相互作用する （これらの開発の方法に関する有用性は、本出願と同
時に受理され、出願番号Ｎが付いている出願に記載され
ている。Ｎは、前記出願の内容に対して参照がここで行
われるものである。
機能ブロック199ディジタル回路機能に電力を供給す
る目的のために、機能ブロック199に、レギュレータ20A
の出力20.2.2からポテンシャルVCCAが電力供給されても
よい。
同様に、電圧調整20は、他の電源ポテンシャルVT、そ
うでないと、図27に示されるように、ブロック199に、
および必要ならば、バストランシーバ100、100′にも、
オンチップ給電パス197を介して、つまり、ポテンシャ
ルVCCAを有するレギュレータ20Aの出力20.2.2に対して
高度の減結合が与えられる一定の電源電流ITに対して少
なくとも３分の１のレギュレータ20を任意には備えてい
てもよい。
一般に、電圧VTは、機能ブロック199の実現、異なる
機能（例えば、単一線あるいは２線試験機能、大小振動
レベル試験機能等）が形成される範囲および回路200の
製造技術200によって決まる電圧VCCAよりも大きい。図2
8に示されたチップ端子20.2.3は、この点で、フィルタ
コンデンサ161.3を接続するため（のみ）に備えられ
る、つまり、他の外部回路あるいはユニット構成要素を
供給するためでなく、あるいは特に、例えば電流源出力
が必要とされる場合でも、外部監視目的のためには装備
されない。図27は、ブロック20Tがその出力量がSPIパス
166.5を介する制御アクセスの下で電圧VTと印加電流IT
との間で切り替えることができるように設計することも
できることを示している。ブロック199およびバストラ
ンシーバ100、100′における回路構造との相互作用する
このような設計は、とりわけ、このような構造の自動切
り替えあるいはスイッチングオンおよびスイッチングオ
フの機能に影響を及ぼすことができる。
明らかに最も簡単な場合、ブロック199は、トランシ
ーバ100/100′の少なくとも出力段133のいわゆるバスレ
ベルウィンドウが影響を及ぼされることができ、特に増
加されることができる手段を備えている。これは図29に
示されている。この場合、199にも組み込まれ、ディジ
タルパス166.5を介して駆動されるD/A変換器は、制御可
能なオフセット電圧源QSGに作用する電圧値の仕様のた
めに備えられている。これは、効果的にループして、出
力段133の種々異なった構成要素の適当なモノリシック
隔離によって可能であるポテンシャルGNDへの“通常
の”アース接続の電流パスにされるようである。
出力段133の電源電圧VCCを一定に保つために、電圧ク
ランプあるいは電圧レギュレータCDは前記出力段と並列
に接続されている。第１の場合、出力段には、相応して
高いポテンシャルVBATTあるいはVTの電源バスバーか
ら、第２の場合、レギュレータCDから電流源CSを介して
電力が供給できることが好ましく、その第２の場合、レ
ギュレータCDには、それから、点線によって示された電
源パスSUPPLYを介して前記電源バスバーによって給電で
きる。図27によりレギュレータ20Tからの印加電流ITに
よって出力段133に供給できる場合、電流源CSも、完全
に省略できる。
最も簡単な場合、制御電圧源QSGは、本質的に1:1の比
率のD/A変換器199.2の出力電圧振幅を出力段133の給電
電流に適当である電源インピーダンスに変換するインピ
ーダンス変換器によって実現できる。
この構造の場合、D/A変換器199.2のディジタル仕様に
より、より高い電圧値の方向に、電圧クランプあるいは
電圧レギュレータCDによって一定に保たれる主要な給電
レベルウィンドウ（２つのコア出力段133Lおよび133Hの
電圧レベル間の差）を移動でき、例えば、この可変電圧
振幅が０〜５ボルトになり、その結果、バス回路網に対
して10ボルトまでの給電Ｈ電圧源レベルを生じることが
可能である。その結果としての出力段入力の可変駆動電
圧振幅を橋絡するために、印加電流パスによる伝送信号
TxDによる出力段のロジック駆動は、例として、ここに
与えられている。
相応して装備された伝送出力段133とともに、このよ
うに構成されたブロック199によって、エラー電圧はパ
ス166.5を介して得られるディジタル設定データによっ
て送信端でこのようにシミュレートされ、そのエラー電
圧がバストランシーバの場合にアースエラーを有するバ
スサブスクライバにおいて、通常の通信、特に通常の受
信をもはや許可しない。
電圧源QSGの端子電圧の適切な大きさを与えられる
と、受信妨害を受ける受信器の場合のエラー電圧は、全
バス終端にわたって少なくとも部分的あるいはそれどこ
ろか完全にこのように補償することができる。電圧源Q
SGの端子電圧は規定されたように都合がよいように調整
可能であり、特に、少なくとも数ステップで、つまり対
応するステップ特性を与えると、例えば、ディジタルパ
ス166.5によるそれぞれの仕様により時間にわたる程度
に関係なく階段波形あるいはランプ波形のように変える
ことができる。
図30によれば、伝送端に対して、開発成果は２つの別
個の制御可能なオフセット電圧源QSLおよびQSHを同様に
十分備えることができ、この電圧源QSLは前述の電圧源
に対応し、コア出力段133Lの負の電源ポテンシャルを上
げるために、電圧源QSHは、コア出力段133Hの正の電源
ポテンシャルVCCあるいはVBATTもしくはVTの相応してデ
ィジタル的に制御可能な変更ができるように接続されて
いる。したがって、この場合、バス上に給電するＬ電圧
源レベルは、バス上に給電するＨ電圧源レベルとは無関
係に変更でき、その逆も変更できる。
例えば、制御可能なオフセットソースQSLは、０〜３
ボルトの電圧振幅にわたって掃引でき、制御可能なオフ
セットソースQSHは８ボルトあるいは３ボルト〜０ボル
トの１つを掃引できる。オフセットソースQSHの電源ポ
テンシャルの大きさに応じて、この開発において、この
ように０〜３ボルトの主要なＬのソースレベルおよび３
あるいは８〜０ボルトの主要なＨのソースレベルを調整
できる。
これに関して、図33の説明例に参照が行われ、この図
によれば、本発明の範囲内で、オフセット電圧源、例え
ば、５〜２ボルトの調整範囲に関してGNDの両端の調整
可能なオフセット電圧源に相当する５ボルトを有する電
源バスバーVCCの下位の０ボルト〜３ボルトで調整でき
るオフセット電圧源が２つの電源ポテンシャルのどちら
かに関連されているかは重要ではない。
一方、本発明は、２つのオフセットソースQSLおよびQ
SHが、例えば普遍性を制限しないで、図36＆図37および
図39に幾分より詳細に示されているように、二者択一的
に利用できるということのために図30による開発成果を
含んでいる。この場合、原則として、各々の場合、１つ
の電圧仕様のみが常に必要であり、この点で、仕様にあ
る両方の代替からの選択中に相応して充電／再充電でき
るD/A変換器が一つだけ現在は各々の場合に必要であ
る。
さらに、本発明は、２つのオフセットソースQSLおよ
びQSHが、普遍性を制限しないで、例えば、図38に幾分
より詳細に示されているように、同時に、互いに無関係
に利用できるということのために図30による開発成果を
同様に含んでいる。示された３つの図もさらに下記に参
照される。
図31による典型的な実施例も、この図に提供されてい
る２つのオフセット値の仕様に対して２つの対応する出
力を有するD/A変換器199.2を同時に利用できる少なくと
も２つのオフセットソースQSLおよびQSHの設置を可能に
する。この場合、例として、一方の出力はオフセットソ
ースQSLに固定して割り当てられ、他方の出力は、（電
源バスバーVTあるいはVCCの）第１のオフセットソースQ
SHおよび（より高いポテンシャル電源バスバーVBATTあ
るいはVTの）第２のオフセットソースQSHHの任意制御た
めに排他的に備えられている。前述の例の場合のよう
に、少なくとも１つの印加電流パスによって両方の出力
段を論理駆動することがこの場合にもまた与えられる。
D/A変換器199.2を駆動するディジタルパス166.5は、
その一部に対して、両方がD/A変換器199.2に接続されて
いる論理装置199.5をさらに駆動し、フリップフロップ1
99.5をトリガする。フリップフロップ199.6の２つの相
互に反転された出力は、選択する意味でオフセットソー
スQSLおよびQSHを駆動する。フリップフロップ199.6の
状態によれば、アクティブENAble信号は一方あるいは他
方のソースに印加され、換言すると、電源バスバーVTあ
るいはVCC上のオフセットソースQSHあるいは（さらに正
の）電源バスバーVBATTあるいはVT上のオフセットソー
スQSHHのいずれかはアクティブであり、すなわち両方が
同時に決してアクティブでない。非作動状態において、
オフセットソースQSHおよびQSHHの各々は、短絡回路
（あるいは、実際には、わずかばかりの残留電圧降下を
有するソース）とみなすことができる。
したがって、状態変更の目的のためにトリガされるフ
リップフロップ199.6の場合、論理装置は、特にオフセ
ットソースQSEあるいはQSHHに対する選択の意味で少な
くとも１つの所望の値の仕様を再度満たす目的のために
D/A変換器199.2も駆動できるように論理装置199.5は構
成されてもよい。上記の説明から、図31に入れられた電
圧範囲は自明である。したがって、この開発成果は、任
意には、バスの特定の通常のＨソースポテンシャル以下
あるいは以上にあり得る主要なＨソースポテンシャルを
可能にするか、あるいは必要に応じて２つの間で同様に
十分固定できる。論理装置199.5を適当に設計すること
はさらに本発明の範囲内にあるので、このような切り替
えはデータ信号TxDと連結するようにできるようにもさ
れ、これは論理装置199.5への点線の信号パスによって
表される。
一方、この点まで記載された開発成果は、バスサブス
クライバが基準アースポテンシャルへの欠陥接続を有す
る場合、バスサブスクライバの受信レベルウィンドウも
必ず移動される方向に１つあるいは両方の給電主要ソー
スレベルを移動することをこのように可能にする。この
基準アースポテンシャルの接続部は、電流を伝達し、こ
の点で、例えば、自動車の本体へのバスサブスクライバ
としての制御装置に欠陥アース接続部がある場合などで
はそれ自体のオフセット電圧降下を生じる。
しかしながら、他方、相応して欠陥のあるバスサブス
クライバの受信レベルウィンドウの移動方向と反対方向
あるいはオフセットで、１つあるいは２つのより高い値
から開始して１つあるいは両方の給電の主要なソースレ
ベルを移動することは、１つあるいはそれ以上のD/A変
換器の一時駆動により逆にも可能である。この回路200
の機能は、バス回路網におけるポテンシャルエラー状態
の発生前後の両方に特定の試験可能性を開いている。
多数のサブスクライバを有する全バス回路網にわたっ
て延びるこのような試験は、例えば、図32による回路の
開発成果で簡略され、加速される。
図33に関して既に説明されたことは、いかなる制限も
なしにこの開発成果にも適用される。一方、この場合、
例えば、３つのアナログ制御値あるいは所望の値を対応
するオフセットソースQSL、QSHおよびQSHHに出力するこ
とを可能にするD/A変換器199.2が備えられている。普遍
性を制限することなしに、これらの値の全てあるいは２
つだけが同時に使用可能であり得る。この場合もまた、
D/A変換器199.2は、例えば、SPIタイプのディジタルパ
ス166.5を介して駆動できる。さらに、論理装置199.7
は、同様にディジタルパス166.5によって駆動でき、双
方向性接続部199.8を介してD/A変換器199.2と相互作用
する。論理装置199.7は、SPIクロック信号によって駆動
でき、外部時間ベース信号の供給も同様に十分提供でき
る。
本発明の普遍性を制限することなしに、対応する時間
ベース信号は、例えば、ウェークアップエキスパンダ16
5′のタイマによって得ることができるか、あるいは、
ウェークアップエキスパンダ165′が、その一部に対し
て、ウォッチドッグ機能164から164a（図28）を介して
時間信号あるいは周波数信号を供給される場合には、ウ
ォッチドッグ機能164の内部基準信号の期間と一時的に
連結できるかあるいは図28の接続部164aの枝路から得る
ことができるかのいずれかである。
さらに、伝送信号TxDは、論理装置199.7に供給できる
こともあり得る。この場合、例として、出力段133Lおよ
び133Hは、電流印加に関するそれぞれの個々の論理パス
を介して論理装置199.7によって駆動される。さらに、
チップあるいは装置の内部のアースと外部基準アースRE
M GNDとの間の差に対応する量を発生するまで配線され
る測定増幅器199.8も示されている。この量は、この場
合、例としてD/A変換器199.2に供給される。
D/A変換器199.2に関する論理装置199.7の構成および
機能は下記の通りである。
パス165.5のクロック信号あるいは前述により得られ
たその他のクロック信号のいずれかにより駆動される
と、論理装置199.7は、とりわけ、パス166.5を介して受
信されたデータにより、D/A変換器199.2のための制御信
号を発生する。これらの信号は、ランプ方法で規定され
たように変えるA/D変換器の所望の値仕様を生成し、提
供し、および／または規定されたように主要なウィンド
ウ幅を自由に変え（バスビットアイ幅のいわゆる圧
縮）、対応する目標オフセットソースQSL、QSHおよび／
またはQSHHの選択あるいは切り替え（ENAbling）を行う
ようにもD/A変換器を作動させる。
本発明の普遍性を制限しないで、この場合、第１の機
能（いわゆる“ランピング”）は、単一線および２線試
験の両方を行うことができ、第２の機能（いわゆる“圧
縮”）は、前述の特性を利用する診断ソフトウェアの構
成に応じて、２線試験のために提供されるのが好まし
い。この場合、（不必要な）同期データ信号TxDと連結
された必要な任意のタイムスロットならば、電圧ランプ
に近似するかあるいは圧縮増減を示すアナログ電圧レベ
ルを供給することは可能であることもある。
例えば、マイクロコントローラ21からのパス166.5を
介してロードできる数Ｍにより、ランプ増減が、その数
が前記数Ｍによって決定される多数の伝送ビット期間後
の最も早い時期あるいは正確にこの期間後に行われるこ
とはこのように可能である。この数Ｍが受信機能を有す
る全バスサブスクライバによって受信できる場合、相応
して設計されている試験ソフトウェアは、この予め決定
可能な数Ｍを使用して、バス中の差し迫った試験サイク
ルに関して実際上基本的な検証予知を伝達できる。
下記により詳細に示されている受信器機能とともに、
バスサブスクライバ内部のもっともらしいチェックはバ
ス回路網の低いロードに関してこのように可能である。
これは対応する試験を高度に加速する手段である。これ
に関して、回路200がさらに、図に示されていなくて、
オフセットソースQSHとQSHHとの間の電流出力段133Hの
電流基準切り替えがバスビット期間よりも短い時間内に
行うことができる手段も備えることができるという事実
に対してはっきりと注意が喚起される。
この点線の境界内部に含まれる機能性の程度は、上記
に説明されているように、ブロック199内部の単一の不
可欠な機能性199.2Xによって本発明の範囲内で実現もで
きるので、上記に説明された要素のいくつかは、図32の
点線によって境界を付けられ、199.2Xによって示され
る。図54に関してこれに参照がさらに行われる。
バス上に給電する主要な供給源レベルが例として、図
32の典型的な実施例に関して変えることができる方法
は、例として、エンベローブ図の形式で図34に簡略され
た方法でプロットされている。図35は、オフセットソー
スQSHとQSHHとの間の出力段133Hの電流基準の切り替え
をイネーブルする前述の機能がバスビット期間よりも短
い時間内で可能である場合のビットプレーンの拡大を示
している。これから、バスコアに供給する電流は、弁別
目的に対して利用できる何かの所定必須条件の下では可
能でないことが明らかである。
回路200の利用スペクトルに応じて、前述の機能が構
成される程度は大いに変えることができる。あらゆる場
合、１つの例の機能は、いかなる制限もなしに、それに
よって本発明の範囲から逸脱しなければ、他の例の機能
と結合できる。図36〜図38は、異なる機能性をもっとも
らしくするために、簡略化した回路図を使用してこの意
味で多数の実際例を伝えている。すなわち、この点で、
これらの図は、本発明に対して少しも制限を全く与えな
い。むしろ、例えば、実現技術に応じて、示されている
機能性を実際に得るために、これとは非常に異なる回路
図を実現もできる。
この意味で、図36は、ブロック199およびバストラン
シーバ100、100′の両方、特にその出力段133に割り当
てられる組み立てられた素子がある典型的な回路図を示
している。データ信号TxDに影響を及ぼすオフセットソ
ースの任意に与えられた連結を除いて、この典型的な実
施例は、図31のブロック図に示されたものの機能性をほ
ぼ伝える。
1303は、そのＬスイッチがGNDに対して（通常）切り
替えるＬ出力段133LのＬスイッチであり、1304は、その
ＨスイッチがVCCAに対して（通常）切り替えるＨ出力段
133HのＨスイッチである。この場合、バイポーラである
トランジスタ、例として、相補トランジスタは、印加電
流パス1307Aおよび1306Aのそれぞれによってそのベース
に印加されたそれぞれのデータ信号Tx_LおよびTx_Hを有
する。トランジスタ1303および1304のコレクタは、保護
ダイオードDLおよびDHのそれぞれ、および適切であるな
らば、小さい保護抵抗器RLおよびRHのそれぞれを介して
それ自体が公知である方法でバスコアBUS_LおよびBUS_H
のそれぞれに給電する。
トランジスタ1301および1302は、互いに交互に、ディ
ジタル信号S1およびS2によって制御できるアナログ切り
替えスイッチS1およびS2を介して入力側で、その目的の
ためにトランジスタ1301および1302が駆動される全部の
３重機能を実行する。
アナログ切り替えスイッチS1の典型的なスイッチ位置
１において、第１に、トランジスタ1301は、ポテンシャ
ルVTから給電する電流源1994によって飽和に保持され
て、その結果としてトランジスタ1303のエミッタがほと
んどアースポテンシャルGNDにある。トランジスタ1301
は、いわば、対応するオフセットソースQSLを“非作
動”にする。
第２に、この対策によって、R1およびR2によって形成
された分圧器の抵抗器R2は、GNDにも接続されている。
その結果、前記分圧器が分割比R2/（R1＋R2）を有す
る。
第３に、位置２のアナログ切り替えスイッチS2を介し
て、トランジスタ1302のベースはレギュレータ1991の出
力に接続されている。結果として、トランジスタ1302
は、レギュレータ1991とともに、オフセットソースQSH
の出力段として機能する。
レギュレータ1991は公知のように構成できる。所定の
条件の下では、本例で推定されるように、レギュレータ
1991は比較器1992をベースにできる。したがって、R5お
よびR6とともに、例として示されているコンデンサC
4は、適切であるならば、技術的調整条件により、トラ
ンジスタ1301および1302の非理想的な移相動作に合致さ
れるべきである。他の補償手段は、比較器の特性に応じ
て便宜的でもあり得る。EMC保護目的のために使用でき
るコンデンサ1308および1309は、異なって構成されるレ
ギュレータにおいて同様に便宜的であり得る。
D/A変換器199.2のアナログの所望値の仕様はレギュレ
ータ1991に供給される。調整回路は、トランジスタ1302
およびR1およびR2によって形成された前述の分圧器によ
って閉じられるので、トランジスタ1304のエミッタにあ
るDC電圧は、ポテンシャルVCCA（供給源QSH）を減少さ
せるオフセット電圧として規定できる。
明らかには、２つのアナログ切り替えスイッチS1およ
びS2の駆動が反転される場合、逆の状態が優先となる。
すなわち、トランジスタ1302は電流源1993によって飽和
に保持されると同時に調整出力段として機能するトラン
ジスタ1301は調整回路を閉じる。R1およびR2によって形
成される前述の分圧器は、そのとき実際上VCCAに接続さ
れ、したがって変換比R1/（R1＋R2）を有する。R1＝R2
である場合、分圧器は、ＬシフトおよびＨシフトの両方
の場合、同一に作動し、単一線のように交互に行う試験
の目的のためにD/A変換器199.2を再充電することに関し
て、所定の必須条件の下では、有利であり得る曲がった
調整特性曲線をもたらす。
選択論理装置L3は、信号S3で他のアナログ切り替えス
イッチS3駆動する。この切り替えスイッチによって、ハ
イビットHBの真理値を与えると、トランジスタ1302から
より正の電源バスバーVTから給電されるトランジスタ19
96にトランジスタ1991の出力を切り替えることができ
る。すなわち、この場合、トランジスタ1302は非作動で
ある。ダイオード1998は技術に応じて便宜的である。ト
ランジスタ1996が飽和の近くにある場合、トランジスタ
1302のツェナー降伏は、VTとVCCAとの間の関連差異の場
合には高圧技術を使用して実現する場合、妨げることが
できる。
その一部に関して、D/A変換器199.2は論理装置199.1
によって駆動され、この論理装置199.1はディジタルパ
ス166.5を介して同様に駆動される。この場合、論理装
置199.1は、ディジタルパス166.5のインタフェースの機
能を有し、この点で、直列に受信されるデータ電報の少
なくとも一部が一時的に保持できる少なくとも１つのレ
ジスタを備えることができる。図31に示されたフリップ
フロップは記憶セルとしてそこに含まれている。例え
ば、D/A変換器につながっているビット線HB（ハイビッ
トに対して）および２つの他のビット線Ｎ（通常あるい
はオーバーライドに対して）およびSS（シフト選択に対
して）は選択論理装置L3に経路選択される。同様なこと
の典型的な実現は図37で再現される。すなわち、それは
その入力信号の真理値評価に依存して構成される。
信号Ｎの真理値を与えられると、出力段の作動状態
は、HB駆動が同時に行われるどうかあるいは２つの主要
なソースポテンシャルGNDおよびVCCAのどれがD/A変換器
によってのオフセット移動による“操作”（オーバーラ
イド機能）のために選択されるかに関係なく、通常のバ
ス通信のために起動される。
他の駆動パスは、論理装置199.1から、他のアナログ
切り替えスイッチS4につながりそれを介してD/A変換器1
99.2およびレギュレータ1991のアース端子が、論理装置
199.1からの制御信号S4（ReFerence）に依存して、例え
ば、ポテンシャルチップGNDあるいは外部基準アースポ
テンシャルREM GNDのための端子13.2に任意に接続され
ることができる。
本発明を制限することなしに、この典型的な実施例に
よる機能性は、単一線のように実行でき、瞬間に、各々
の場合、１つの給電の主要な電源レベルだけに影響を及
ぼすオフセットを必要とする多数の可能性のある試験を
既に包含している。図38による典型的な実施例は、両方
の給電の主要な電源レベルに影響を及ぼす同期オフセッ
トが必要である応用のための拡張を構成している。本例
も本発明に対して全く無制限を構成しなく、機能性を示
すだけに役立つ。この場合、例として、２つの別個のレ
ギュレータ1991Hおよび1991Lが備えられ、トランジスタ
1301および1302のコレクタの実際のオフセットの未分割
獲得がなされる（補助電流源1312および1313によってイ
ネーブルされる）。対応する論理装置199.1には付加出
力WMが装備される（ワイヤモード）。
対応する論理装置L4は、論理装置L3と同様に設計でき
る。この場合、D/A変換器199.2の下流に接続されている
のは、例えば、２つの付加接続部（チャネルおよびスト
ローブ）を介してインタフェース論理装置199.1によっ
て駆動され、その２つの出力2004および2005で、レギュ
レータ1991Lおよび1991Hの所望の値入力を供給する信号
サポート2002および2003を有する２チャンネルホールド
装置2001である。特別の機能として、トランジスタ1301
の別個のエミッタピッチ2000Lおよびダイオード1998の
サンプリング線200Hが備えられている。バスエラーの場
合の試験条件の下での回路200の付加保護対策として、
そこからとることができる量は、図14および図15に関し
て既に述べたように、電圧レギュレータ20Uおよび20Aの
熱過負荷遮断部に組み込むことができる。
個別の素子をトランシーバ100、100′および／または
機能ブロック199に明白に割り当てる機能は、実際に
は、機能“オフセット影響”が構成される程度が比較的
低い場合だけ与えられる。さらに、ある種の素子が、例
えば、図39に示される場合（伝送事項に対してのみ）の
ようにトランシーバ機能に埋め込まれるように実際機能
ブロック199によるべきであるある種の素子を集積する
ことは当を得ているかもしれない。
本例は、同時に利用できない２つのオフセットソース
QSLおよびQSHの場合および給電の主要なＨポテンシャル
がVCCAより大きい必要がない特別の場合に対して図30に
より解決策の典型的な素子の配分を概略的簡略化を示し
ている。
このような解決策の場合、ポテンシャル移動を行う素
子、すなわち、トランジスタ1301および1302は、熱平衡
伝送出力段の構成要素として困難なく集積できることは
当を得ていることが認識できる。したがって、識別のた
めに、素子は、この場合、伝送出力段にも割り当てられ
る。この典型的な実施例も、素子が構成でき、本発明に
対して少しの制限も全く示さない解決策および配分を示
している。したがって、電界効果構造を使用する対応解
決策は同じ目的を達成することができる。
前述の典型的な実施例は、図29〜図33に表されたオフ
セットソースを実際に実現する共通の特性を有する。
これは、バスコアBUS_LおよびBUS_H上で実際にもたら
されたポテンシャルが、保護ダイオードDLおよびDHのそ
れぞれおよび保護抵抗器RLおよびRHのそれぞれの両端で
のひっきりなしに動く避けられない電圧降下のためにオ
フセットソースQSLおよびQSHあるいはQSHHのそれぞれの
調整端子電圧から所定の量だけ常にはずれていることを
意味している。
一方、これは、このオフセットが対応する一定の補正
ディジタル値の加減算によってマイクロコントローラ21
で考慮できる点、あるいはD/A変換器仕様のために平均
オフセット電圧降下によって既に通常移動された値のリ
ストはマイクロコントローラに記憶され、オフセットソ
ースのための所望の値形成のために利用されている点に
おいては適当な試験プログラムによって補償できる。
他方、試験の速さの目的のために、回路200のオンチ
ップに設置された機能性がバス回路網による最も低い可
能性の信号スループットのおかげでおよびマイクロコン
トローラ21とバスサブスクライバの回路200との間のSPI
パスの最少損失時間のおかげで回路の高い利用状態を可
能にするならば、実行可能性のために、使用されるD/A
変換器の分解能および回路網の増加するサブスクライバ
の数に対するコア電圧の絶対精度があまり重要にならな
いことが、試験ソフトウェアに依存する。
下記の典型的な実施例が、この用途では、対照的に最
大限に直接的で、この点で、コア電圧定義、換言する
と、電圧印加のより正確な試験の目的では望ましい。
この場合、図40による例は、コアBUS_L上の対応する
ポテンシャル仕様に関し、図41による例は、コアBUS_H
上の対応するポテンシャル仕様に関し、各々の場合、本
質的な要素だけは例として可能であるインプリメンテー
ションに示されている。特に、例えば、オフセットの下
でバスコアの付勢を可能にしないポテンシャル状態があ
る場合、調整を防止する要素が省略される。機能性の相
互に対応する部分がブロック199によるものと考えられ
る限り、この対応する部分がこの場合もまた文字Ｌある
いはＥによってコア固有の方法で互いに区別される。
両方の例に共通な絶対必要な要素は、電源端子GND
と、例えば、VTあるいはVBATTとの間に接続されている
サンプル・ホールド回路2010Lおよび2010Hである。
このサンプル・ホールド回路は、例えば、バスコアBU
S_LおよびBUS_Hのそれぞれに直接接続されている入力を
有する。さらに、その回路がデータ信号TxDによってエ
ッジトリガされるのが好ましく、非常に短いサンプリン
グパルスSPを発生するパルストリガ回路2011Lおよび201
1Hが備えられ、このサンプリングパルスSPは、データビ
ット期間内に矢印クロックエッジに後続し、例として、
ここで、第１の場合はGNDの方へ、第２の場合はVTある
いはVBATTの方へ進む。すなわち、適切な極性が使用さ
れるサンプラの技術によって決まる。
入力側のサンプラに加えて、サンプル・ホールド回路
2010Lおよび2010Hは、保持要素をさらに備え、必要なら
ば、出力側の先行技術によるインピーダンス変換手段も
備えている。
トランジスタ1303および1304は、それぞれに、サンプ
リングパルスがトリガされる場合、データ信号TxDのそ
れぞれに有効なアクティブエッジによって既にスイッチ
オンされている（正のマスキング）。この対策によっ
て、サンプル・ホールド回路の入力が短い時間後、スイ
ッチオントランジスタ1303および1304のそれぞれを介し
てサンプリングの瞬間に閉じられる限り、出力段トラン
ジスタ1301および1302のそれぞれ、ダイオードDLおよび
DHのそれぞれも、保護抵抗器DLおよびDHのそれぞれを介
して制御可能なオフセットソースQSLおよびQSHの出力か
らの調整回路。
サンプル・ホールド回路2010Lおよび2010Hのそれぞれ
によるサンプル可変出力およびD/A変換器199.2Lおよび1
99.2Hのそれぞれからの所望の値の仕様は、後者を設定
する目的のために接続部を介してオフセットソースQSL
およびQSHのそれぞれに供給される。パルストリガ回路2
011Lおよび2011Hのそれぞれの作動入力およびオフセッ
トソースQSLおよびQSHのそれぞれの非作動入力のENAお
よびNENA信号によって、後者は、アースGNDおよびバス
バーVTあるいはVBATTのそれぞれに対する短絡のために
駆動でき、2011Lおよび2011Hのそれぞれのサンプリング
パルス発生は禁止できる。従って、この状態で、影響を
受けたオフセットソースQSLあるいはQSHが非作動であ
る。
本発明の範囲内で、図41による例は、既に上記に示さ
れているように、２つの対応するソースQSHおよびQSHH
にも拡張できるか、あるいはその他これらを取り換える
バックアップ電源QVCCを備えることもできることは言う
までもない。他のあるいは同時の実施可能性のために両
方の例を任意に設計することもできる。図42は、これら
の目的に適している、この場合、例えば、特別に簡単
で、正確に一体構造に実現できる、例えばバスコアBUS_
Hにまで配線されるサンプラ2015を示している。
サンプラは、好ましくは、バスコアBUS_Hの2018に接
続されたサンプリングダイオードDS1および保持レギュ
レータ199Hの入力に接続され、0.55〜0.45の印加された
強制的な順方向電流比を有する補償ダイオードDS2だけ
でなく20/9ピッチ設計の入力2016でサンプルパルス化さ
れた相補平衡電流源構造2014を使用する。要求された電
流ISは非常に小さく、試験モードにおいてのみ正確にサ
ンプリングされ、対応する制御電流源構造2015は低い固
有の電流消費で一体構造に設計できるので、特別の駆動
装置および／または電力節約目的のための電流イネーブ
ル手段は不必要である。
サンプリングダイオードDS1は、ポテンシャルUBATTに
対する短絡あるいはバスコアBUS_Hへのさらに高い妨害
電圧の印加の場合、下流に接続されたレギュレータのた
めの重要な保護機能を実現する。バスコア保護ダイオー
ドDHによるダイオードDS1およびDS2の適当な一体構造実
現に関しては、出力段トランジスタ1304がオン状態にあ
る場合、出力2017のサンプリング電圧は実際のコア電圧
UBUS_Hに近い、その結果、この場合の関連性のD/A変換
器199.2の実際の分解能の漸次的変化よりも小さい残留
エラーは取り除かれる。
２つのダイオードパスDS1およびDS2を含む電流源構造
2014は、小さくて、低いキャパシタンスであり、その電
源およびバスコアノード2018のための端子VBATTあるい
はVTおよびGNDに加えて、２つの他の端子2016および201
7のみを有するサンプリング核2015に対して平衡される
ように集積することができる。この場合に関心がある種
類のわずかに小さいサンプリング電流だけの場合および
モノリシック設計で行われた考慮に関して、セル2015の
整流電圧の相反補償を実現できるので、バス結合ノード
2018のDC電圧変化に対するこのサンプラの迅速な反応
（およびしたがって可能な調整もまた）にもかかわら
ず、バスコアの無線周波数妨害（EMC）に関する比較的
高い信号対雑音比を得ることができる。
したがって、避けられないエラー電圧はこの場合もま
た発生されるけれども、しかしながら、このエラーは、
必ず引き起こされる同じモノリシック構造および同じ位
置で補償されると同時にエラーの発生を生じる動作の全
く同じ物理的原理を利用する限り、この解決策は有利で
ある。
熱不変性が幅広い範囲で実現できるエラー補償の熱不
変性もこれから続く。これらの理由のために、計算上の
補償の目的のために回路200からのいかなる補償援助も
あるいはマイクロコントローラ21をロードすることさえ
なしで済ますことができる。
敏感なマイクロコントローラ21に対する回路200の
（図７および図23に関して説明される）絶縁機能はこの
ように妨害されない。もちろん、前述のサンプラも本発
明に対して制限を全く構成しない。むしろ、本発明は、
バスコアの過電圧に対する逆絶縁および対応するオフセ
ット電圧補償の両方を実現する他の解決策をその範囲内
にも取り込む。
図43による典型的な実施例は、高性能マイクロコント
ローラが回路と協働する異なる用途を満足させ、その計
算力の利用および対応するディジタルパス166.5の利用
には憂慮すべき結果がないし、また上記の意味で保護を
与え、図42等に示されるように、回路200に物理的エラ
ー電圧補償を有するサンプラを集積することができな
い。
バスコアBUS_Lのためのこの典型的な実施例におい
て、実際のコア出力段1133Lは、所望のコアポテンシャ
ルに供給する目的でなく、むしろバックアップ給電を与
えるバックアップスイッチ2019を駆動するドライバ段と
してのみ利用され、その一部に対して、別個の保護ダイ
オードDL′によってバスコアBUS_Lに接続されている。
したがって、主要な給電ポテンシャルから離れてバスに
流れ込む電流は、この場合、全く異なるルートをとる、
すなわち、コアポテンシャルレギュレータ1991Lの出力
の調整点RFからトランジスタ2019および保護ダイオード
DL′のスイッチングパスを介しての全く異なるルートを
とる。これを可能にするために、対応するポテンシャル
試験の持続期間に示されたスイッチング状態に作動する
ことができる低抵抗切り替えスイッチSWLが備えられて
いる。
D/A変換器199.2は、調整点RPにセットされる電圧のた
めの所望の値をレギュレータ1991Lに供給する。電流の
流れによる要素2019およびDL′の両端で降下されたエラ
ー電圧UERRは、測定増幅器1991ELを形成するまで配線さ
れる他の増幅器2023によって検出され、対応するアナロ
グ出力電圧UDiffは、図７および／または23のマイクロ
コントローラ21のA/D入力に供給される。
したがって、マイクロコントローラ21は、ディジタル
的に変換されたエラー電圧UDiffからバスコア電圧の値
をおよびD/A変換器199.2Lのステップ特性によって予め
決定された分解能でD/A変換器199.2に対する本ディジタ
ルの所望値を計算する。レギュレータ1991Lは、バスコ
アBUS_Lに関するエラー電圧UERRの補償とともに、200mA
の最大電流を有する限流電圧源、すなわち前記最大電流
に到達される場合にブレークダウンする給電電源電圧を
実現することが好ましい。
増幅器2033のアナログ出力のための端子2022とは別
に、他の端子2020および2021は、切り替えスイッチSWL
が回路200の外側に実現される場合、回路200上に必要と
される。バスコアBUS_Hに対する対応する接続手段は前
述の手段に対応する。
図44による典型的な実施例は、サンプル・ホールド回
路2010L′によって、コア電圧UBUS_Lよりもむしろ測定
増幅器1991ELの前述の出力電圧をサンプル・ホールドす
る点で、第１の前述の端子およびマイクロコントローラ
を介する補償パスを不要にする。データ信号TxDに連結
するサンプリングパルスSPは、前者のアクティブエッジ
がパルストリガ回路2011L′によって前記サンプル・ホ
ールド回路に印加された後、発生される。本発明の普遍
性を制限しない場合、これはエッジトリガ単安定マルチ
バイブレータSTMFであってもよい。
エラー電圧UERRに対応し、2010L′によって保持され
るエラー量は、妨害量としてコアポテンシャルレギュレ
ータ1991Lにフィードフォワードされ、レギュレータ出
力電圧UAおよびそれぞれのエラー電圧UERRの合計として
ディジタルパス166.5上で予め決定される量に対応する
コア電圧UBUSLをD/A変換器1992Lの分解能の範囲内で得
るためにこのようにアナログ形式で明らかにされる。
同じことは、図45による典型的な実施例に対応して当
てはまるが、この実施例ではエラー電圧UERRの検出を全
くなしで済まし、一定付加オフセット値にマイクロコン
トローラ21からディジタルパス166.5を介する所望の値
の仕様を考慮することによって後者を説明する。この点
で、この典型的な実施例は図29〜図33および図36〜図39
による例から既に公知である原理に基づいている。
図46は、例として、受信ブロック120′を、トランシ
ーバ100/100′の一部として、受信目的だけでなく通信
エラーの確認のためにもブロック199の前述の機能性お
よびトランシーバ100/100′の出力段133の共働のレベル
シフト機能とともに、例えば、この受信ブロックを含む
電子装置の基準アースポテンシャルエラーの結果として
示している。
受信ブロック120′は、アナログ動作のフロントエン
ド121と、ディジタル評価論理装置128と、読み出し・制
御論理装置129とを備えている。
フロントエンド（レベル弁別部）はアナログ動作の３
つのレベル弁別器121.1〜121.3を備えている。これらの
弁別器は、好ましくは、比較器として設計され、互いに
および基準ポテンシャルVREFにも関するバス線レベルの
アナログ比較によって、さらにディジタル的に処理でき
る信号レベルおよびエッジを発生する。
評価論理装置（処理・解析部）は、一方、規定された
信号レベルおよびエッジからディジタル的に正規化され
たビットストリームとして直列バス情報RxDを取り出
し、他方、ラインコア依存方法でバスエラーを識別でき
る回路機能122′を含む。この目的のために、回路機能1
22′は単一線受信（GNDの両端）のためにも設計されて
いる。
これに関して、評価論理装置128は、予め設定可能な
数の直接あるいは実際の連続ビットエラーに到達するか
あるいは超える場合には出力される割り当てられたバス
コアBUS_H/CAN_HあるいはBUS_L/CAN_Lをそれぞれ示すエ
ラー信号を許可するディジタル回路機能123Hおよび123L
を含んでもよい（ビットエラー深さ弁別器あるいはビッ
トエラー累積弁別器）。この目的のために、回路機能12
3Hおよび123Lは回路機能122′に複合的に接続されてい
る。
読み出し・制御論理装置（読み出し＆オンチップ制
御）は、制御インタフェース124を形成するように結合
され、図６、図16および図26によるディジタルSPIイン
タフェース166の一部でもよいし、それと結合されても
よい機能性ならびにセット入力127H1および127L1のそれ
ぞれ、リセット入力127H2および127L2のそれぞれおよび
状態出力127H3および127L3のそれぞれを有する好ましく
は少なくとも２つの記憶セル127Hおよび127Lを備えてい
る。全回路内部で、これらの要素は、回路トポロジーに
よって、例えば、図５、図７、図９、図10および図23の
EEPROM35に関連してより大きいエラーメモリの一部でも
よい。
例として、個別の記憶セル127Hおよび127Lのリセット
入力127H2および127L2ならびに状態出力127H3および127
L3は、制御インタフェース124/166に接続されている。
エラー信号は回路機能123Hからセット入力127H1に印加
できる。エラー信号は回路機能123Lからセット入力127L
1に印加できる。接続部126Hおよび126Lは、弁別される
ビットエラーの深さおよび蓄積されるビットエラー数に
対する設置情報だけでなく制御インタフェース124/166
から回路機能123Hおよび123Lのそれぞれに転送されるこ
れらの２つの弁別方法の選択を使用可能にする。接続部
125は、制御インタフェース124/166から、特に少なくと
も１つの記憶レジスタあるいはシフトレジスタおよび／
または計数レジスタも含んでもよい回路機能122′に転
送される設定情報を使用可能にする。
任意には、制御インタフェースは、フロントエンド12
1および評価論理装置128で影響を及ぼすスルーレートの
ための手段170.2にさらに作動的に接続でき、したがっ
てSPIバス166.5を介して受信ブロック120′の周辺と通
信できることも好ましい。
スルーレート影響は、オフセット・バス試験マネージ
ャ199の前述の機能およびトランシーバ100/100′の出力
段133の共働レベルシフト機能の両方と相互作用して、
かつバス回路網の容量性妨害の場合およびバス回路網あ
るいはバスサブスクライバへの電磁妨害の影響のための
通信妨害の場合もコア固有ビットエラーの解析を助ける
ことができる。
このようなトランシーバ100′の受信ブロック120′
は、適当なバス管理ソフトウェアの下でのその通常のバ
ス受信機能に加えて、バス線固有な方法で、SPI制御下
でエラー解析を支援できる。
オフセット・バス試験マネージャ199の前述の機能性
および出力段133の共働レベルシフト機能とともに、こ
の受信ブロック120′は、すなわち基準アースポテンシ
ャルエラーに基づく通信妨害のあるバスサブスクライバ
の決定に関して監視機能および診断機能の点でも半導体
回路200の全機能性を拡張できる。これに関して、前記
受信ブロックは、システムがハードウェアに関して少な
くともバス回路網の複数の相応して装備されたトランシ
ーバに依存しているバス中で分割された試験システムの
一部として理解し、作動できる。
この典型的な実施例は、いかなる場合でも、本発明の
限定として理解してはいけない。むしろ、受信ブロック
120′、特にそのブロック128および129に関する受信ブ
ロック120′は、前述の弁別機能を全て実現するために
異なって構成されてもよいし、またこれらの位置で本典
型的な実施例と異なる機能ブロックを備えてもよい。
不正確なバスレベルがある場合のエラー解析をさらに
いっそう広く支援することは、図47によりさらに発展さ
れた受信ブロック120′′に関して可能である。前述さ
れたブロックと同様に、このブロックは通常の２線ワイ
ヤおよび単一ワイヤ受信機能を与える。適当な診断ソフ
トウェアの制御の下では、このブロックは、例としてこ
の場合ブロック120′′に割り当てられているオフセッ
ト・バス試験マネージャ199′の機能性および前述の出
力段133のレベルシフト機能、基準アースポテンシャル
エラーの解析、バスレベルおよびバスウィンドウととも
に、アクティブ方法で支援する。
この場合、受信ブロック120′′は、同様に、アナロ
グ動作のレベル検出部121Aと、閾値使用・シフト部121B
と、論理電流結合部121Cと、ディジタル評価論理装置12
8Aと、この場合、伝送端でのみ影響を及ぼすオフセット
の場合よりもさらに固定される機能性を有する前記オフ
セット・バス試験マネージャ199′とを備えている。
レベル検出部（レベル弁別部）はアナログ動作の３つ
のレベル弁別器121.1〜121.3を備えている。これらは比
較器として設計されるのが好ましい。
比較器121.1は、２つのバス線レベルと基準とを互い
に比較することによって第１のディジタル出力信号を発
生する。比較器121.2は、バスコアBUS_H/CAN_Hのレベル
と第１の閾値ソース121.4の第１の閾値電圧VTHとを比較
することによって第２のディジタル出力信号を発生す
る。比較器121.3は、バスコアBUS_L/CAN_Lのレベルと第
２の閾値ソース121.5の第２の閾値電圧VTLとを比較する
ことによって第３のディジタル出力信号を発生する。全
ての３つの比較器は、ディジタル的にさらに処理できる
信号レベルおよびエッジを発生する。
図46とは著しく違って、弁別器121.1〜121.3は、チッ
プ基板に対してより低い、より高いポテンシャルのその
それぞれの電源端子とともに電気的に“高められる”、
つまり“浮動”できるように構成される。これは、半導
体チップの特定の一体構造および構造体の絶縁によっ
て、および（図で下方に面している頂点を有する三角形
によって示された）より低いポテンシャル、および（図
で正方形によって示される）より高いポテンシャルのそ
のそれぞれの電源端子が直接電気的に相互接続されてい
るいう事実によっても確実にされる。この装置は図でハ
ッチされたアンダーレイ（underlay）を有し、121.20に
よって示されている。したがって、正方形で特徴づけら
れた端子は、（この場合より正であると仮定される）電
源端子121.14に接続され、下方に向いている頂点を有す
る三角形で特徴づけられた端子は、例として、（この場
合、より負であると仮定され、相互に接続されている）
３つの電源端子121.15に接続されている。比較器が定電
源電圧を有することを確実にするために、この場合の構
造体121.20も、例として、電源端子121.14と121.15との
間に接続され、例として、電流源121.10を介してポテン
シャルVBATTあるいはVTの一つから供給される電圧クラ
ンプあるいはレギュレータ121.16を備えている。
閾値仕様・シフト部（閾値レベルシフト部）は、例と
して、対応する制御パスCVTHおよびCVTLを介して調整で
き、最も一般的な場合、前述の比較器と同様に、必要な
らば、高めることもできる（上方に向いている頂点を有
する三角形によって表される）専用の負基準アースポテ
ンシャルバスバー121.13を参照できる、閾値ポテンシャ
ルVTHのための第１の調整可能な閾値電圧源121.4と、閾
値ポテンシャルVTLのための第２の調整可能な閾値電圧
源121.5とを備えている。例として、閾値電圧源121.4お
よび121.5は、電流源121.11および121.12から供給され
る。後者の給電の目的のために、ポテンシャルVBATTあ
るいはVTの１つからこの部分121.Bへの給電を備えるこ
とができる。
さらに、この部分は、駆動することによって相応して
調整でき、その出力で、好ましくは、この部分121Aの負
の電源端子121.15に給電するので、比較器121.1〜121.3
の電源電圧が要素121.16によって一定に保持されれば、
前記比較器の負の電源ポテンシャルが規定されたオフセ
ットによって高めることができるオフセットソース121.
7を割り当てられる。この目的のために、このソース
は、その入力が調整増幅器の出力もフィードバックされ
る特別ブロック121.8によって駆動される調整増幅器と
して設計できる。回路端子131.1および／または13.2か
ら、機能ブロック121.8は、その回路が使用される装置
および／または応用環境の基準アースポテンシャルから
アースポテンシャルを給電できる。
機能ブロック121.8は、制御パス195.1を介してオフセ
ット・バス試験マネージャ199′に接続されている。ブ
ロック121.8から、オフセットソース121.7は、スイッチ
オンおよびオフすることができ、必要ならば、パス195.
5を介して短絡することもでき、制御パス195.1を介して
機能ブロック199′から得られる所望の値仕様で駆動で
きる。
ブロック121.8の他の機能は、アースポテンシャルお
よび基準アースポテンシャルの選択にある。本発明の普
遍性を制限しないで、ブロックの典型的な機能性が図48
に示されている。実際の回路の機能の構成の程度に応じ
て、全ての選択可能性は同時に構成される必要ない。さ
らに、さらに後述される１回限りのプログラミングによ
って選択された数種の可能性だけが利用可能になり得
る。したがって、ブロック121.8は、パス195.1を介する
その駆動により、実際には、受信ブロック120′′のた
めに図に示されているポテンシャル基準を使用可能にで
きる手段を備えている。これに関しては、ブロック121.
8は、制御可能なアナログスイッチング・セレクタパスS
5〜S8を備えてもよい。さらに、校正目的のためにマイ
クロコントローラによるソフトウエアによりブロック19
9′から、必要に応じて、これらのパスをスイッチオフ
およびスイッチオンされる、すなわち切り替えられる手
段があることもある。
比較器121.1〜121.3の出力は、論理電流パス121.17、
121.18および121.19を介して評価論理装置128に接続さ
れるのが好ましい。この場合、電流パスは、選択信号中
断をできるようにするために信号中断の意味で状態線12
1.17（BD）、121.18（BH）および121.19（BL）を介して
接続でき得る。
評価論理装置（論理データ条件付け・エラー弁別部）
は、図46で回路機能122′に本質的に対応し、この場合
既に記載されている機能を実現でき、２線および単一線
受信のために設計されている（GNDの両端）回路機能12
2′を含んでいる。ここで、また、要素123Lおよび123H
は、特に２線モードのエラー解析のために特に設計する
こともできる。
例として、図４および図46からの回路機能124、170お
よび170.2とともに、図28により既に記載されている対
応するブロック199の機能は、例として、それに接続さ
れているオフセット・バス試験マネージャで一体にされ
ている。記憶セル127Hおよび127Lは、この場合、SPIデ
ータのバッファ記憶のためにブロック199′に含まれる
より大きなレジスタの一部として構成できる。それは、
同様に完全に、ブロック199′に割り当てることができ
る図５、図７、図９、図10および図23によるEEPROM35に
関してエラーメモリの少なくとも一部の構成でもよい。
制御パス195.1は、多重の制御パスであり、それ自体
は、実際の回路において、ブロック199′を異なる駆動
条件に一致させる、大小に関係ない程度まで分配された
アナログ機能要素およびディジタル機能要素も備えても
よい。例として、電流パス195.4、閾値オフセットソー
ス121.4および121.5あるいはパス195.2によって影響を
及ぼすスルーレートの目的に対して、“浮動する”レベ
ル弁別部121.20を介して論理電流パス121.17〜121.19と
は異なる制御パス195.3を介してこの部分128の（ポテン
シャルVCCAから供給された）定電圧論理装置を駆動する
必要があることもある。
さらに、スイッチング・制御パス195′は、ブロック1
99′から伝送出力段133あるいは伝送の場合有効である
オフセットソースQSL、QSHおよび／またはQSHHにつなが
っている。中心要素として、ディジタルパス166.5を介
する通信機能を有するブロック199′は、ディジタル信
号をアナログ信号に変換する変換手段199.2Xを備えてい
る。しかしながら、その場合、本発明は逆変換方向も含
む。後者の場合、制御パス195.1の設計に応じて、この
ような変換パスの一部は、上流へ変位され、図53のブロ
ック121.8に至る。
本発明を制限しない場合、ブロック199′は、ポテン
シャルエラーによる事前に失われた他のバスサブスクラ
イバとの通信機能を再確認する目的のためにその中にこ
のように構成された半導体回路200が置かれている監視
サブスクライバにおける“異常”送信条件および受信条
件を相応して探索し、検出し、セットするかあるいは
“試験受信器”および／または“試験送信器”の方法の
後で診断ソフトウェアの下で受信手段および／または送
信手段を作動させるかのいずれかのために（エラーによ
って引き起こされるかあるいは試験のために発生される
オフセット条件の下でのエラーチェックの結果として）
エラー信号の取得および受信手段および／または送信手
段の影響の両方に関連するブロック199′の機能性をこ
のように結合させることができる。
トランシーバ100′の一部としてこのような受信ブロ
ック120′′は、オフセット・バス試験マネージャ199′
の前述の機能性および出力段133の共同レベルシフト機
能とともに、マイクロコントローラによるSPI制御の下
ではるかに広がりのあるエラー解析を支援できる。この
場合、このブロックは、試験目的に応じて、完全に固有
な装置機能だけを構成するためかに、あるいは構成され
るならば、このような機能を起動させることができるの
に十分であり得る。多くの可能性が図49〜図52で例とし
て記載されている。
図49によれば、電圧クランプあるいはレギュレータCD
を用いて電圧VCCが常に供給される全受信ブロック12
0′、120′′は、例として、オフセットソースQSGによ
り0...5ボルトだけ高めることができる。この場合、受
信ブロック内部の閾値電圧VTHおよびVTLは、固定され、
例えば、閉じられたスイッチS6の場合の図48の場合
（４）に相当する回路網の詳細に規定された一定の“偏
差値”、あるいは変数に切り替えることができる。すな
わち、対応する設定信号CVTHおよびCVTLは、例えば、電
流信号によっても実現できる。この実施例は、この場
合、入力比較器とともに付随するように浮動するディジ
タル評価装置は、基準として利用され、その一部に関し
ては、信号流れのよって論理電流パスを介して出力側
で、回路周辺に接続されている限りには図47による実施
例の修正を構成している。
図50によれば、負の電源端子DGはアースGNDに接続さ
れ、換言すれば、例えば、チップGNDのポテンシャルを
有する。比較器121.2および121.3のための閾値電圧源の
みは、試験条件によりセットされるかあるいは基本的な
オフセットを与えられる。この目的のために、比較器12
1.1と評価論理装置128との間のディジタルパス121.17
は、必要に応じて、図47の121.17およびED195.4に対応
して、遮断される。
図51による例は、閾値VTHおよびVTLが常に所定の量で
あるので、基準点オフセットソースQSGによって、アナ
ログ動作の弁別部121.20の全体を高めることによってア
ースポテンシャルに対して共同で移動できる、図48
（１）および（５）（ａ）による独特な場合のために図
47による例に対応する。
図52は、例えば、その構成の場合にアナログ動作の弁
別部121.20および伝送出力段133の両方の電源端子が同
一の電圧クランプあるいは電圧レギュレータから供給さ
れ、この点で、ポテンシャルGND以上の基準点オフセッ
トソースQSGによって一緒に高めることができる、アー
スポテンシャルエラー解析に対して十分である構成を示
している。送信端および受信端の両方で、ディジタル信
号TxDおよびDH、DDおよびDLの相応して柔軟なポテンシ
ャル接続部をもたらす電流パスは、出力段133の禁止を
可能にするための前述のメモリ142′であるものとして
同様に示されている（バスアクセスなし）。
図53による典型的な実施例は、図32および図47と関連
して既に述べられているように機能ブロック199′の最
適供給の回路図を示している。この場合に含まれるの
は、抵抗器2030および2031に関して規定された利得のた
めに上向きに配線され、その出力がアナログ／ディジタ
ル変換のためにさらに備えられた手段199.3に給電する
測定増幅器199.8である。これらの手段は、論理装置19
9.1に接続されており、この論理装置199.1は、SPIパス1
66.5のインタフェースとしての役目を果たすので、その
差がマイクロコントローラにディジタル的に通信するこ
とができるアナログ形で得られる、例えばシステムGND
とREM GNDとの間の差を可能にする。既に述べられたよ
うに、これらの要素は、図47のブロック121.8に同様に
完全に割り当てられる。
この点まで説明された典型的な実施例の全ては、ディ
ジタルパス166.5を介して受信されたデータによるアナ
ログの所望値を供給する少なくとも１つのD/A変器によ
るものである。
図54によれば、本発明の範囲は、さらに下記のものを
含んでいる。実際のバス試験ルーチンに必要とされるよ
うなオフセットソースのための全ての所望の仕様および
起動コマンドは、図47に既に示されているように、対応
して拡張された機能199′の本質的な部分である中央回
路機能199.2Xによって、半導体回路200そのものに発生
される。この機能性の範囲内では、端子チップあるいは
システムGND13あるいは13.1とREM GND13.2との間の電圧
差を考慮することも任意にできる。さらに、バスコア電
圧を測定する機能はこの機能性に固有であってもよい。
したがって、本発明の範囲内では、（実際の回路の大小
に関係ない程度まで分割される）対応する機能ブロック
199.2Xは、多数のサブスクライバを有するバス回路網の
自動診断のための特定のソフトウェアに基づいて、送受
信に関する通信レベルウィンドウのランプおよび圧縮の
全ての条件を満たすために、特にこの点まで記載されて
いる典型的な実施例の全てのA/D変換器に取って代わる
ことを条件とする。
したがって、この機能ブロックは、図54に示されるよ
うに、特に、この機能が、（１）図29によるオフセット
ソース（送受信に関して有効である）QSG、図30、図3
1、図32、図33によるQSL、QSH、QSHH、QVCC、図47によ
る121.7/QDG、121.4/VTHおよび121.5/VTLを作動させ、
禁止するためのENAble信号の少なくとも１つ、 （２）図29によるQSG、図30、図31、図32、図33によるQ
SL、QSH、QSHH、QVCC、図47による121.7/QDG、121.4/VT
Hおよび121.5/VTLに対してバス固有標準値から外れる所
望の値の仕様あるいは設定値の少なくとも１つ、 （３）送信端のスルーレート（図４による170.3）に影
響を及ぼすために、および／または制御可能な論理パス
に対してのバスコア固有の基準信号の受信端評価（図47
による121.17［Blanking Differential BD］、121.18
［Blanking High BH］、121.19［Blanking Low BL］）
および／または受信エラー弁別（126L［L_Error Detect
ion Format］、126H［H_Error Detection Format］）お
よび／またはスルーレート適合（170.2［Set Slew Rat
e］とともに195.2、図４および図47による195.3［Slope
and/or Timing to Slew Rate Match］）に影響を及ぼ
すための少なくとも１つの設定あるいはスイッチング信
号、 （４）図48によるスイッチングおよび／またはセレクタ
機能S5〜S8を実現するための少なくとも１つの設定ある
いはスイッチング信号、を供給できるように構成でき
る。
このような本発明の開発成果は、いかなる限定もなし
にバス受信器によって、弁別できるバスレベルに影響を
及ぼして二者択一的に２つの中の１つでもなけば同時に
両方でいずれかが正確であるとできる。さらに、この機
能性は、送信端および受信端での全ての影響あるいは送
信端および受信端での前述のような組合せに及ぶ。
どんな場合でも、ブロック199、199′の実際に実現さ
れた機能性は、線形増幅器手段およびディジタル／アナ
ログ動作あるいはアナログ／ディジタル動作の変換手段
の両方と、出力20.2.2によってあるいはポテンシャルVT
あるいはポテンシャルVBATT（197あるいは194）からの
いずれかで供給できる専用基準電圧源を含んでもよい。
この場合、変換手段がインタフェースの機能を有するイ
ンタフェース論理装置199.1を介して接近の程度には関
係なく、例えば、インタフェース166に接続されるよう
にディジタル／アナログおよび／またはアナログ／ディ
ジタル動作の変換手段を実現できる。
回路網管理あるいは診断ソフトウェアは、一方、個別
のバスサブスクライバ、すなわち前述のアースエラーを
有するバスサブスクライバに関するチップ200を装備さ
れている制御装置の故意の誤った通信（つまり、実際の
欠陥のあるレベルウィンドウ内部）を生じさせ、それを
このように識別するために、他方、検証の目的のため
に、通常の通信からのアースエラーを有しないバスサブ
スクライバを連続的に排除するためにこれらのハードウ
ェアの詳細を利用できる。これに関して、受信専用モー
ドの伝送アクセスを遮断する、図25、図26および図52に
関して前述された機能は、エラーで苦しめられない全バ
スサブスクライバにおいて、他のバスサブスクライバか
らバス上へのポテンシャルの流れ込みのために影響を及
ぼすバスレベルを抹消するために利用できることが有利
なことである（例えば、肯定応答ビットあるいはエラー
フレームの同報通信によるCANの場合）。
図３に関して前述され、＃により詳細に述べられてい
る、トランシーバ100/100′のブロック110の電圧監視機
能も、例として、リセット／ウォッチドッグ機能によっ
てその最大限まで、ここで実現される。個別の機能がチ
ップ設計で分割される程度に応じてこの場合も、出力電
圧VCCUおよびVCCAは、トランシーバ100/100′のための
さらに他の機能も実行できる相応して拡張されるブロッ
ク110によって同様に完全に監視でき、つまりさらに条
件に応じてもそれに割り当てられる。
任意の不揮発性メモリ領域35′は、図７に関して既に
詳述されているように、どんな場合でも、利用できるこ
とは、図16および図28に関してこの点でさらに注目され
る。
さらに、この任意のメモリ領域は、応用できる場合、
記述の文脈で説明されているように、それから、例え
ば、ブロック110、170.1、120、120′、123H、123L、17
0.2、130、170.3、140、170の機能および活動;164、16
5、165′、199および／または信号ENA/NINH、PWORの特
性および影響;EN、STB、SR、TEST/SRC/SWM、RESET、RES
ET1、RESET2、INIF、INIF1、INIF2、BUSY、24.1のINT、
24.2のINF、WUPPH、WUPPL、tW、tS、Ｎを完全に詳細に
規定し、および／またはそれの制限値を規定し、および
／またはそれの時間応答を規定し、および／またはそれ
の真理値条件を規定する回路200の全構成設定のための
プログラミングデータをその代わりに保持できる。
さらに、例えば、図48による受信ブロック120′′の
このメモリ領域構成あるいは有効な回路機能の全く固有
な選択および／または例えば図29〜図33および図49〜図
52による要素が対応するデータの形でも記憶され得る。
対応するデータは、このようなメモリに閉じられたデ
ータレコードとして記憶されてもよい。これに関して、
この回路は、半導体回路200が既にプログラム化された
半導体回路200およびこのようにクローン可能である回
路の固有な機能を有する他の制御回路から１つの制御回
路に設置された後、前述のデータレコードを半導体回路
200に読み込むことができるメモリ制御のための特定手
段をさらに備えることができる。この目的のために、不
揮発性メモリ領域35′は、（この回路と協働する）マイ
クロコントローラ21によってインタフェース166を介し
て読み出しおよび／または上書きできる。
出力電圧VCCU、VCCAおよび適切であるならば、任意に
はVTもプログラミングのために、あるいは図48に示され
た可能性の１つによる受信ブロック120′′の構成のた
め、あるいは例えば図29〜図33および図49〜図52による
操作可能な回路選択の全く固有な選択動作に関する定義
のために、半導体回路は、１回だけこのようなプログラ
ミングができる手段を同様に完全に備えることができ
る。
このような１回限りのプログラミングは、回路担体と
して対応する電子装置の特定な使用に応じて、１つのみ
あるいは複数の前述のブロック、機能および信号のため
に備えることができる。例えば、このような半導体回路
が使用されるべきであるバスシステムが応用指向方法で
固定されるか、あるいは公知の構成のウェイクアップセ
ンサが使用されるべきであるならば、１回限りのプログ
ラミングは拡張されたトランシーバ100.11（100′およ
び165′）の領域では非常に当を得ていることもある。
任意には、このようなプログラミングも、バス201およ
びインタフェース166を介して開始できるように提供さ
れてもよい。
図28〜図54による開発の全てを集積する半導体回路20
0の半導体基板の機能割り当ては、バストランシーバ100
/100′とオフセット・バス試験マネージャ199との間の
直接作動している接続部も示されている図55に示されて
いる。ハッチされた領域193は、バス診断見地から、記
載された試験可能性の過程で互いと相互作用する機能の
割り当てを表わす。
これに関して、ここに記載されたような機能ブロック
構造は本発明を制限できないし、決して本発明を制限す
ることを目的としていないことがさらにここで注目され
る。むしろ、本発明の範囲は、一方、個別に開示された
機能性によってそれ自体により、およびその開示された
全部の機能性の全てによっても境界が定められる。回路
の実際の実現において、例えばブロック110の電圧監視
機能のような機能は、大小に関係ない程度まで、部分的
に重なるかあるいは変位され、ウォッチドッグ機能164
等のこのような機能になることができることが上記のい
くつかの場合に既に明らかにされた。
164aの（意図した）二重矢印に関して、実現技術およ
びチップ設計がこれを可能にすることが有利であるなら
ば、ウェイクアップエキスパンダ165あるいは165′およ
び（169.1および169.2を必要とする）ウォッチドッグ機
能164の両方のための中央時間決定手段、例えば、パイ
ロット発振器あるいはクロック発生器はウェイクアップ
エキスパンダ165′の回路レイアウトに同様に完全に配
置できることが例えば推測できる。
これは、特に、インタフェース166と、例えば、トラ
ンシーバ100′の送受信手段およびオフセット・バス試
験マネージャ199との間のトランシーバ近くのインタフ
ェースサブ機能にも適用する。
したがって、例えば、受信ブロック120′のための制
御インタフェース124およびそれの選択手段123Hおよび1
23Lは、受信器フロントエンド121およびディジタル評価
論理装置128の両方のための設定手段170.2（これのため
に備えられている）とともにスルーレートに影響を及ぼ
す制御ブロック170だけでなく、受信ブロック120′の記
憶手段127Hおよび127Lもまたチップ上に備えることがで
きる。さらに、例えば、送信手段のための対応する設定
機能170.1および170.3も備えることができる。
既に述べたように、オフセット・バス試験マネージャ
199、199′の機能性は、大小の程度に関係なくトランシ
ーバに割り当てられたこのような制御インタフェース12
4と同様に完全に接続されてもよいし、またそれに完全
に分割されてもよいのいずれかで、その逆でもよい。一
方、199、199′のアナログ／ディジタルおよびディジタ
ル／アナログ変換手段のために、機能性199、199′も、
大小に関係ない程度まで実際の直列制御インタフェース
166の一部であってもよいし、また実際の直列制御イン
タフェース166とまったく同一であってもよい。これは
例えば、回路設計がライブラリ機能を当てにするかどう
かおよびどの程度までライブラリ機能を当てにするか、
あるいは対応する変換手段が、例えばスルーレート設定
あるいは電圧の制限値監視に関して、他の設定のために
利用されるかどうかに応じて決めることができる。
図28のハッチ領域193は、トランシーバ機能（100、10
0′）の実際の実現詳細は、前記の２つを保護するため
にオフセット・バス試験マネージャ199、199′および機
能ブロック198の実現詳細と非常に近接して、相互作用
し、編み込むことができることをこれに関して示すこと
も目的としている。
さらに、図の図面は、本発明に対して少しも制限を全
く示していない。典型的な実施例に関して開示された個
別の機能の全てが残りの典型的な実施例の全てに移動で
き、特にそれによって本発明の範囲を逸脱しない場合、
それの個別の機能と結合することができることは言うま
でもない。
図に関する典型的な実施例の上記の説明において、CA
Nバスのための本発明のインプリメンテーションは１つ
の可能性として記載されているので、この分野で導入さ
れた名称も使用される。それにもかかわらず、本発明は
異なって標準化された２線バスも含む。したがって、本
発明は、例えば、J1850あるいは同様な規格による対応
して装備された制御装置においてまさに有利に使用でき
る。
この一般的な適応性は、バス線に関して、BUS_Hおよ
びBUS_Lによるバス線の中立名称およびCANによる選択さ
れた典型的な実施例に適用する、CAN_HおよびCAN_Lによ
る名称の両方があるという事実によって図面で考慮され
る。これは、個別のバスコア、あるいはシステムとして
のバス、あるいはバス線回路網の両方のコアが意味され
ているかどうかに応じて、より一般的な名称BUS_Hおよ
びBUS_H/BUS_Lを一貫して使用することによってもまた
請求の範囲で考慮される。
最後に、ブロック199あるいは199′の機能性によって
２線バストランシーバの送信手段および受信手段の補充
に関しては、上記に広範囲に述べられているように、広
義の意味でのこのような補充は、電圧レギュレータとの
集積に制限されなくて、むしろ、また非常に有利に、そ
れ自体で有用に行われる。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ゼツツエル，ユルゲン ドイツ連邦共和国 デー―75428 イリ ンゲン ブルツクネルシユタツフエル１ (72)発明者 レーブ，マツクス ドイツ連邦共和国 デー―73066 ウー インゲン ヘルフエンシユタインシユト ラーセ７ (56)参考文献 特表 平11−508431（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 12/40

Claims (20)

    (57)【特許請求の範囲】
  1. 【請求項１】少なくとも１つのマイクロコントローラを
    有する電子制御装置のための半導体回路において、 第１の供給電圧（VBATT）から、前記少なくとも１つの
    マイクロコントローラおよび前記少なくとも１つのマイ
    クロコントローラと協働する前記制御装置の回路のため
    の少なくとも１つの第２の固定供給電圧（VCC;VCCU,VCC
    A）を供給する第１の手段を備え、 さらに、モノリシック形状において、前記半導体回路と
    協働する前記少なくとも１つのマイクロコントローラ
    （21）を２線ワイヤバス（BUS_H/BUS_L）に結合する送
    受信手段（130,133;120;120′,120′′）を有するトラ
    ンシーバ装置（100,100′）を備え、 さらに、モノリシック形状において、前記回路の前記ト
    ランシーバ装置（100,100'）と協働する前記マイクロコ
    ントローラ（21）をリセット（164.1）し、前記マイク
    ロコントローラの適切な機能またはプログラム実施のた
    めに重要である変数（164.4）を監視するために前記ト
    ランシーバ装置と協働する前記マイクロコントローラ
    （21）の適切な機能を監視するための、監視機能を少な
    くとも実現する手段（164）を備え、 監視機能（164）を実現するための前記手段が、前記第
    １の手段に直接接続されていることを特徴とする、半導
    体回路。
  2. 【請求項２】さらに、モノリシック形状において、前記
    少なくとも１つのマイクロコントローラ（21,21'）に供
    給する前記少なくとも１つの供給電圧（VCC;VCCU）が形
    成された後、リセット信号（PWROR）を発生し、かつそ
    れを前記少なくとも１つのマイクロコントローラ（28,2
    1;21'）に伝送（29.1;29.4）するための手段（20,20.4;
    164,164.6）を備えていることを特徴とする、請求項１
    に記載の半導体回路。
  3. 【請求項３】さらに、モノリシック形状において、少な
    くとも１つの限界値に関連して前記少なくとも１つの第
    １の供給電圧（VBATT）および前記少なくとも１つの第
    ２の供給電圧（VCC;VCCU,VCCA）を監視するための手段
    （110;164）、および前記限界値が達成されないかまた
    は超過されるとき、前記トランシーバ装置（100,100'）
    と協働する前記少なくともマイクロコントローラ（21,2
    1'）へ遮断信号（143,145）またはリセット信号（164,1
    64.1）を出力するための手段を備えていることを特徴と
    する、請求項１に記載の半導体回路。
  4. 【請求項４】少なくとも１つのマイクロコントローラを
    有する電子制御装置のための半導体回路において、 第１の供給電圧（VBATT）から、前記少なくとも１つの
    マイクロコントローラおよび前記少なくとも１つのマイ
    クロコントローラと協働する前記制御装置の回路のため
    の少なくとも１つの第２の固定供給電圧（VCC;VCCU,VCC
    A）を供給する第１の手段を備え、 さらに、モノリシック形状において、前記半導体回路と
    協働する前記少なくとも１つのマイクロコントローラ
    （21）を２線ワイヤバス（BUS_H/BUS_L）に結合する送
    受信手段（130,133;120;120′,120′′）を有するトラ
    ンシーバ装置（100,100′）を備え、 前記第１の手段が、回路内部にある調整トランジスタ
    （T2）によって、かつ前記回路の外部にある調整トラン
    ジスタ（T2′）に関係して、作動可能であり、 前記半導体回路が、前記半導体回路（200）と協働する
    外部の調整トランジスタ（T2′）の制御電極を駆動する
    端子を有することを特徴とする、半導体回路。
  5. 【請求項５】回路内部の調整トランジスタ（T2）あるい
    は回路外部の調整トランジスタ（T2′）による前記第１
    の手段の作動可能性が、駆動またはプログラミングによ
    って選択可能であることを特徴とする、請求項４に記載
    の半導体回路。
  6. 【請求項６】少なくとも１つのマイクロコントローラを
    有する電子制御装置のための半導体回路において、 第１の供給電圧（VBATT）から、前記少なくとも１つの
    マイクロコントローラおよび前記少なくとも１つのマイ
    クロコントローラと協働する前記制御装置の回路のため
    の少なくとも１つの第２の固定供給電圧（VCC;VCCU,VCC
    A）を供給する第１の手段を備え、 さらに、モノリシック形状において、前記半導体回路と
    協働する前記少なくとも１つのマイクロコントローラ
    （21）を２線ワイヤバス（BUS_H/BUS_L）に結合する送
    受信手段（130,133;120;120′,120′′）を有するトラ
    ンシーバ装置（100,100′）を備え、 前記第１の手段が、回路内部にある調整トランジスタ
    （T2）によって、かつ前記回路の外部にある調整トラン
    ジスタ（T2′）に関係して、作動可能であり、 前記半導体回路が、前記半導体回路（200）と協働する
    前記外部の調整トランジスタ（T2′）の制御電極を駆動
    する端子を有することを特徴とする、半導体回路。
  7. 【請求項７】前記第１の手段が、前記少なくとも１つの
    マイクロコントローラ（21;21'）用の第２供給電圧（VC
    CU）を供給するために接続される第１電圧調整器（20
    U）、および前記マイクロコントローラと協働する前記
    制御装置の回路用の第３の供給電圧（VCCA）を供給する
    ために接続される第２電圧調整器（20A）を含み、前記
    両電圧調整器は、制御信号（ENA/NINH）によって活動お
    よび活動解除されるように形成されていることを特徴と
    する、請求項６に記載の半導体回路。
  8. 【請求項８】前記制御手段（20C）は、活動の場合に、
    前記少なくとも１つのマイクロコントローラ（21,21'）
    用の第２供給電圧（VCCU）が前記少なくとも１つのマイ
    クロコントローラと協働する前記回路用の第３の供給電
    圧（VCCA）の前に形成され得るように、形成されている
    ことを特徴とする、請求項７に記載の半導体回路。
  9. 【請求項９】前記制御手段（20C）は、活動解除の場合
    に、前記少なくとも１つのマイクロコントローラ（21,2
    1'）用の第２供給電圧（VCCU）が前記少なくとも１つの
    マイクロコントローラと協働する前記回路用の第３の供
    給電圧（VCCA）の後に減少され得るように、形成されて
    いることを特徴とする、請求項７に記載の半導体回路。
  10. 【請求項１０】前記第１および第２の電圧調整器が互い
    に独立しており、ただし互いに熱的に結合されており、 前記半導体回路（200）が、過負荷により前記半導体回
    路の半導体基板が臨海温度（TLIM）にまで加熱されてい
    る場合に作動する手段を含み、 前記第２電圧調整器（20A）が臨海温度に達する前に常
    に活動解除され、前記第１電圧調整器（20U）が臨海温
    度（TLIM）に達した後にのみ活動解除されることを特徴
    とする、請求項７に記載の半導体回路。
  11. 【請求項１１】少なくとも１つのマイクロコントローラ
    を有する電子制御装置のための半導体回路において、 第１の供給電圧（VBATT）から、前記少なくとも１つの
    マイクロコントローラおよび前記少なくとも１つのマイ
    クロコントローラと協働する前記制御装置の回路のため
    の少なくとも１つの第２の固定供給電圧（VCC;VCCU,VCC
    A）を供給する第１の手段を備え、 さらに、モノリシック形状において、前記半導体回路と
    協働する前記少なくとも１つのマイクロコントローラ
    （21）を２線ワイヤバス（BUS_H/BUS_L）に結合する送
    受信手段（130,133;120;120′,120′′）を有するトラ
    ンシーバ装置（100,100′）を備え、 前記受信手段（120;120'）がバスネットワーク中のエラ
    ーを検出するための手段（122',123H,123L）を含み、こ
    れらの手段は、バスコアに特有な方法（LBUS_HまたはBU
    S_L）でエラーを検出し、かつエラーの場合にエラー信
    号を出力できるをように、形成され、 前記バスネットワーク中のエラーを検出するための前記
    手段が、少なくとも１つの表示エラー信号を出力できる
    調整可能な選択手段（123H,123L）を含み、 前記バスネットワーク中のエラーを検出するための前記
    手段が、エラー信号の出力の規準として連続ビット信号
    エラーの自由に予備選択可能な数に設定することができ
    ることを特徴とする、半導体回路。
  12. 【請求項１２】前記トランシーバ装置（100,100'）と協
    働する前記マイクロコントローラ（21）により前記選択
    手段（123H,123L）を設定する制御パス（166.5;202,20
    1.1）を有することを特徴とする、請求項11に記載の半
    導体回路。
  13. 【請求項１３】前記受信手段（120'）が、さらに、制御
    インターフェース（124）を含み、該制御インターフェ
    ースを介して、前記選択手段（123H,123L）を設定する
    ための前記制御パス（126H,126L;166.5）が延びている
    ことを特徴とする、請求項12に記載の半導体回路。
  14. 【請求項１４】少なくとも１つのマイクロコントローラ
    を有する電子制御装置のための半導体回路において、 第１の供給電圧（VBATT）から、前記少なくとも１つの
    マイクロコントローラおよび前記少なくとも１つのマイ
    クロコントローラと協働する前記制御装置の回路のため
    の少なくとも１つの第２の固定供給電圧（VCC;VCCU,VCC
    A）を供給する第１の手段を備え、 さらに、モノリシック形状において、前記半導体回路と
    協働する前記少なくとも１つのマイクロコントローラ
    （21）を２線ワイヤバス（BUS_H/BUS_L）に結合する送
    受信手段（130,133;120;120′,120′′）を有するトラ
    ンシーバ装置（100,100′）を備え、 さらに、前記トランシーバ装置（100,100'）に接続（19
    5,195'）されて、送信の場合に支配的である少なくとも
    １つのソースレベルおよび／または受信の場合に識別す
    る少なくとも１つの信号レベルに影響を及ぼす、電位に
    影響を及ぼす手段（199,199'）を備え、 別の回路−内部供給電圧（VT）または前記電位に影響を
    及ぼす手段（199,199'）に供給する（197）ための回路
    −内部供給電流（IT）を準備するための手段（20C）を
    備えていることを特徴とする、半導体回路。
  15. 【請求項１５】前記回路−内部供給電圧（VT）または前
    記回路−内部供給電流（IT）の外部監視または容量濾過
    用の端子（20.2.3）を含んでいることを特徴とする、請
    求項14に記載の半導体回路。
  16. 【請求項１６】前記１つの支配的なソースレベルのうち
    少なくとも１つの送信の場合における設定または変更用
    の手段（199）の基準接地電位バスバーとして特定の端
    子（13.1,装置GND）を含んでいることを特徴とする、請
    求項14に記載の半導体回路。
  17. 【請求項１７】少なくとも１つのマイクロコントローラ
    を有する電子制御装置のための半導体回路において、 第１の供給電圧（VBATT）から、前記少なくとも１つの
    マイクロコントローラおよび前記少なくとも１つのマイ
    クロコントローラと協働する前記制御装置の回路のため
    の少なくとも１つの第２の固定供給電圧（VCC;VCCU,VCC
    A）を供給する第１の手段を備え、 さらに、モノリシック形状において、前記半導体回路と
    協働する前記少なくとも１つのマイクロコントローラ
    （21）を２線ワイヤバス（BUS_H/BUS_L）に結合する送
    受信手段（130,133;120;120′,120′′）を有するトラ
    ンシーバ装置（100,100′）を備え、 少なくとも１つの作動状態（SLEEP）を持ち、この作動
    状態において、前記トランシーバ装置（100,100'）の前
    記送信手段（133）が、バス（BUS_H/BUS_L）に影響を及
    ぼさず、前記第１の手段が活動解除またはオフ（VCC;VC
    CU,VCCA＝ゼロ）され、 前記トランシーバ装置（100,100'）と協働する前記マイ
    クロコントローラ（21）が前記回路（200）を前記少な
    くとも１つの作動状態（SLEEP）に戻す（STB,EN;201,20
    1.1）のを可能にする制御手段（142,142';166,166.5）
    を備えていることを特徴とする、半導体回路。
  18. 【請求項１８】少なくとも１つのマイクロコントローラ
    を有する電子制御装置のための半導体回路において、 第１の供給電圧（VBATT）から、前記少なくとも１つの
    マイクロコントローラおよび前記少なくとも１つのマイ
    クロコントローラと協働する前記制御装置の回路のため
    の少なくとも１つの第２の固定供給電圧（VCC;VCCU,VCC
    A）を供給する第１の手段を備え、 さらに、モノリシック形状において、前記半導体回路と
    協働する前記少なくとも１つのマイクロコントローラ
    （21）を２線ワイヤバス（BUS_H/BUS_L）に結合する送
    受信手段（130,133;120;120′,120′′）を有するトラ
    ンシーバ装置（100,100′）を備え、 さらに、モノリシック形状において、少なくとも１つの
    マイクロコントローラ（21,21'）の減少又は増加された
    活動の時間中に少なくとも１つの呼び起こし信号を検出
    するための、前記トランシーバ装置（100,100'）とは無
    関係な独立した手段（165,165'）を備え、 前記独立した手段（165,165'）が呼び起こし信号（WUPI
    N）を受信するための複数の入力端（7.1）を有すること
    を特徴とする、 半導体回路。
  19. 【請求項１９】少なくとも１つのマイクロコントローラ
    を有する電子制御装置のための半導体回路において、 第１の供給電圧（VBATT）から、前記少なくとも１つの
    マイクロコントローラおよび前記少なくとも１つのマイ
    クロコントローラと協働する前記制御装置の回路のため
    の少なくとも１つの第２の固定供給電圧（VCC;VCCU;VCC
    A）を供給する第１の手段を備え、 さらに、モノリシック形状において、前記半導体回路と
    協働する前記少なくとも１つのマイクロコントローラ
    （21）を２線ワイヤバス（BUS_H/BUS_L）に結合する送
    受信手段（130,133;120;120′,120′′）を有するトラ
    ンシーバ装置（100,100′）を備え、 前記半導体回路が、機能の少なくとも１つに関してプロ
    グラム可能であり、前期機能が、前記第１の手段または
    前記機能の限界値または前記機能の時間応答または前期
    機能の真理条件に加えて含まれるか、または所定の値に
    設定可能である ことを特徴とする、半導体回路。
  20. 【請求項２０】少なくとも１つのマイクロコントローラ
    を有する電子制御装置のための半導体回路において、 第１の供給電圧（VBATT）から、前記少なくとも１つの
    マイクロコントローラおよび前記少なくとも１つのマイ
    クロコントローラと協働する前記制御装置の回路のため
    の少なくとも１つの第２の固定供給電圧（VCC;VCCU,VCC
    A）を供給する第１の手段を備え、 さらに、モノリシック形状において、前記半導体回路と
    協働する前記少なくとも１つのマイクロコントローラ
    （21）を２線ワイヤバス（BUS_H/BUS_L）に結合する送
    受信手段（130,133;120;120′,120′′）を有するトラ
    ンシーバ装置（100,100′）を備え、 さらに、エラーの場合に、前記バス端子を変更するため
    に、２つのバスコア（BUS_H/BUS_L）用の２つの外部端
    子要素（16,17）の接続用の２つの端子（T;8,9）、内部
    バスエラー検出手段（132）および内部バックアップ終
    了および切り換え手段（132）を備えている ことを特徴とする、半導体回路。
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