JP3340070B2 - Ｄｃ／ｄｃコンバータ - Google Patents
Ｄｃ／ｄｃコンバータInfo
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Description
【０００１】
【発明の属する技術分野】本発明は、ＤＣ／ＤＣコンバ
ータに関する。
ータに関する。
【０００２】
【従来の技術】図８は、従来のフルブリッジのＤＣ／Ｄ
Ｃコンバータ回路ＣＮＶ１を示す図である。
Ｃコンバータ回路ＣＮＶ１を示す図である。
【０００３】従来のＤＣ／ＤＣコンバータ回路ＣＮＶ１
は、ＤＣ／ＤＣコンバータの主回路１０と、整流出力フ
ィルタ２０とを有する。
は、ＤＣ／ＤＣコンバータの主回路１０と、整流出力フ
ィルタ２０とを有する。
【０００４】ＤＣ／ＤＣコンバータの主回路１０は、コ
ンデンサＣ０、Ｃ１、Ｃ２、Ｃ３、Ｃ４と、トランジス
タＱ１、Ｑ２、Ｑ３、Ｑ４と、ダイオードＤ１、Ｄ２、
Ｄ３、Ｄ４とを有する。
ンデンサＣ０、Ｃ１、Ｃ２、Ｃ３、Ｃ４と、トランジス
タＱ１、Ｑ２、Ｑ３、Ｑ４と、ダイオードＤ１、Ｄ２、
Ｄ３、Ｄ４とを有する。
【０００５】整流出力フィルタ２０は、メイントランス
Ｔと、ダイオードＤ５、Ｄ６と、コンデンサＣ５と、イ
ンダクタＬ１とを有する。
Ｔと、ダイオードＤ５、Ｄ６と、コンデンサＣ５と、イ
ンダクタＬ１とを有する。
【０００６】従来のフルブリッジのＤＣ／ＤＣコンバー
タ回路ＣＮＶ１においては、主回路１０を停止するとき
に、特別なシーケンスを用いることなく、全スイッチン
グ素子を同時に停止させても、主回路１０が振動せずに
停止する。
タ回路ＣＮＶ１においては、主回路１０を停止するとき
に、特別なシーケンスを用いることなく、全スイッチン
グ素子を同時に停止させても、主回路１０が振動せずに
停止する。
【０００７】
【発明が解決しようとする課題】しかし、上記従来のコ
ンバータＣＮＶ１において、主トランジスタＱ１〜Ｑ４
の動作はハードスイッチングであり、スイッチング損失
が多く、ノイズが多いという欠点がある。このスイッチ
ング損失、ノイズを少なくするためには、ソフトスイッ
チングさせればよい。
ンバータＣＮＶ１において、主トランジスタＱ１〜Ｑ４
の動作はハードスイッチングであり、スイッチング損失
が多く、ノイズが多いという欠点がある。このスイッチ
ング損失、ノイズを少なくするためには、ソフトスイッ
チングさせればよい。
【０００８】図９は、ソフトスイッチング化を可能にし
たメイントランスＴの一次側にインダクタＬ２を挿入し
たＤＣ／ＤＣコンバータＣＮＶ２を示す回路図である。
たメイントランスＴの一次側にインダクタＬ２を挿入し
たＤＣ／ＤＣコンバータＣＮＶ２を示す回路図である。
【０００９】このＤＣ／ＤＣコンバータＣＮＶ２は、主
トランジスタＱ１〜Ｑ４として電流駆動素子を用い、Ｚ
ＶＳ（ゼロ・ボルテージ・スイッチング）動作させたフ
ル・ブリッジＺＶＳコンバータである。
トランジスタＱ１〜Ｑ４として電流駆動素子を用い、Ｚ
ＶＳ（ゼロ・ボルテージ・スイッチング）動作させたフ
ル・ブリッジＺＶＳコンバータである。
【００１０】ところで、通常のコンバータＣＮＶ１で
は、オンしているトランジスタをオフさせ、その後、全
てのトランジスタがそのオフ状態を保持すればよい。し
かし、コンバータＣＮＶ２においては、上記のように制
御させただけではインダクタＬ２の遅れ電流のために、
スイッチング素子の駆動トランスの励磁の関係で（兼合
で）、自励発振する可能性がある。
は、オンしているトランジスタをオフさせ、その後、全
てのトランジスタがそのオフ状態を保持すればよい。し
かし、コンバータＣＮＶ２においては、上記のように制
御させただけではインダクタＬ２の遅れ電流のために、
スイッチング素子の駆動トランスの励磁の関係で（兼合
で）、自励発振する可能性がある。
【００１１】たとえば、トランジスタＱ１、Ｑ３がオン
状態であるときに、全てのトランジスタＱ１〜Ｑ４をい
きなり停止させると、ダイオードＤ２、Ｄ４を介して、
インダクタＬ２の電流が電源（Ｃ０）に帰還されるが、
このときに、その電流の一部が、駆動トランスの巻線を
介して、トランジスタＱ２、Ｑ４のゲート・ドレインに
流れ、駆動トランスが過剰リセットされる。
状態であるときに、全てのトランジスタＱ１〜Ｑ４をい
きなり停止させると、ダイオードＤ２、Ｄ４を介して、
インダクタＬ２の電流が電源（Ｃ０）に帰還されるが、
このときに、その電流の一部が、駆動トランスの巻線を
介して、トランジスタＱ２、Ｑ４のゲート・ドレインに
流れ、駆動トランスが過剰リセットされる。
【００１２】このために、インダクタＬ２の電流が電源
に帰還され零になったとき、トランジスタＱ１〜Ｑ４の
全てには、オフするオフ信号が印加されているが、駆動
トランスが逆励磁された影響で、トランジスタＱ２、Ｑ
４が瞬間オンし、インダクタＬ２に電流が流れる。その
後、逆励磁がリセットされトランジスタＱ２、Ｑ４がオ
フすると、ダイオードＤ１、Ｄ３を介してインダクタＬ
２の電流が電源に帰還されるが、その電流の一部が駆動
トランスの巻線を介してＱ１、Ｑ３のゲート・ドレイン
に流れ、駆動トランスが過剰リセットされる。インダク
タＬ２の電流が零になったとき、Ｑ１、Ｑ３が瞬間オン
する。以後これらを繰り返し、主回路１０が自励発振す
るという問題がある。
に帰還され零になったとき、トランジスタＱ１〜Ｑ４の
全てには、オフするオフ信号が印加されているが、駆動
トランスが逆励磁された影響で、トランジスタＱ２、Ｑ
４が瞬間オンし、インダクタＬ２に電流が流れる。その
後、逆励磁がリセットされトランジスタＱ２、Ｑ４がオ
フすると、ダイオードＤ１、Ｄ３を介してインダクタＬ
２の電流が電源に帰還されるが、その電流の一部が駆動
トランスの巻線を介してＱ１、Ｑ３のゲート・ドレイン
に流れ、駆動トランスが過剰リセットされる。インダク
タＬ２の電流が零になったとき、Ｑ１、Ｑ３が瞬間オン
する。以後これらを繰り返し、主回路１０が自励発振す
るという問題がある。
【００１３】このために、ＤＣ／ＤＣコンバータの主回
路１０を再度動作させようとすると、タイミングにより
上下のトランジスタＱ１、Ｑ４またはＱ２、Ｑ３が同時
に導通し、入力電源短絡によって、トランジスタＱ１、
Ｑ４、Ｑ２、Ｑ３が破損する可能性がある。
路１０を再度動作させようとすると、タイミングにより
上下のトランジスタＱ１、Ｑ４またはＱ２、Ｑ３が同時
に導通し、入力電源短絡によって、トランジスタＱ１、
Ｑ４、Ｑ２、Ｑ３が破損する可能性がある。
【００１４】本発明は、ソフト・スイッチング化回路を
有するＤＣ／ＤＣコンバータにおいて、そのＤＣ／ＤＣ
コンバータの停止時に、ＤＣ／ＤＣコンバータの主回路
が自励発振することを防止し、コンバータを確実にオフ
させることができるＤＣ／ＤＣコンバータを提供するこ
とを目的とするものである。
有するＤＣ／ＤＣコンバータにおいて、そのＤＣ／ＤＣ
コンバータの停止時に、ＤＣ／ＤＣコンバータの主回路
が自励発振することを防止し、コンバータを確実にオフ
させることができるＤＣ／ＤＣコンバータを提供するこ
とを目的とするものである。
【００１５】
【課題を解決するための手段】本発明は、２つの固定幅
スイッチング素子のうちの１つのスイッチング素子と並
列に接続されている第５のスイッチング素子と、制御手
段とを有するものであり、上記制御手段は、ＤＣ／ＤＣ
コンバータの主回路の停止時に、可変幅スイッチング素
子を先にオフさせ、固定幅スイッチング素子は発振を持
続させるとともに、第５のスイッチング素子を連続して
オンさせ、メイントランスの一次側巻線に直列に接続さ
れているインダクタと、第５のスイッチング素子と、第
５のスイッチング素子が接続されていない固定幅スイッ
チング素子に逆並列に接続されているダイオードと、メ
イントランスの一次側巻線とに電流が流れることによっ
て、インダクタのエネルギーが消費された後に、第５の
スイッチング素子と２つの固定幅スイッチング素子とを
オフさせる手段である。
スイッチング素子のうちの１つのスイッチング素子と並
列に接続されている第５のスイッチング素子と、制御手
段とを有するものであり、上記制御手段は、ＤＣ／ＤＣ
コンバータの主回路の停止時に、可変幅スイッチング素
子を先にオフさせ、固定幅スイッチング素子は発振を持
続させるとともに、第５のスイッチング素子を連続して
オンさせ、メイントランスの一次側巻線に直列に接続さ
れているインダクタと、第５のスイッチング素子と、第
５のスイッチング素子が接続されていない固定幅スイッ
チング素子に逆並列に接続されているダイオードと、メ
イントランスの一次側巻線とに電流が流れることによっ
て、インダクタのエネルギーが消費された後に、第５の
スイッチング素子と２つの固定幅スイッチング素子とを
オフさせる手段である。
【００１６】
【発明の実施の形態および実施例】図１は、本発明の一
実施例であるＤＣ／ＤＣコンバータ１００を示す回路図
である。
実施例であるＤＣ／ＤＣコンバータ１００を示す回路図
である。
【００１７】ＤＣ／ＤＣコンバータ１００は、ＤＣ／Ｄ
Ｃコンバータの主回路が、ＡＶＲ幅（自動定電圧制御に
おいて出力電圧を一定の値に維持するために使用される
制御パルスの幅に対応する時間）で交互にスイッチング
する２つの可変幅トランジスタＱ１、Ｑ２と、約半周期
弱の固定幅のオン時間で交互にスイッチングする２つの
固定幅トランジスタＱ３、Ｑ４とを具備し、可変幅トラ
ンジスタＱ１、Ｑ２と固定幅トランジスタＱ３、Ｑ４と
に、電流駆動素子（たとえばＢ−ＳＩＴ バイポーラモ
ード静電誘導型トランジスタ）が使用され、ＤＣ／ＤＣ
変換するフルブリッジＺＶＳ（Zero Voltage Switchin
g）コンバータである。
Ｃコンバータの主回路が、ＡＶＲ幅（自動定電圧制御に
おいて出力電圧を一定の値に維持するために使用される
制御パルスの幅に対応する時間）で交互にスイッチング
する２つの可変幅トランジスタＱ１、Ｑ２と、約半周期
弱の固定幅のオン時間で交互にスイッチングする２つの
固定幅トランジスタＱ３、Ｑ４とを具備し、可変幅トラ
ンジスタＱ１、Ｑ２と固定幅トランジスタＱ３、Ｑ４と
に、電流駆動素子（たとえばＢ−ＳＩＴ バイポーラモ
ード静電誘導型トランジスタ）が使用され、ＤＣ／ＤＣ
変換するフルブリッジＺＶＳ（Zero Voltage Switchin
g）コンバータである。
【００１８】また、ＤＣ／ＤＣコンバータ１００は、第
５のスイッチング素子Ｑ５と、主回路１０の停止時に、
主回路１０の自励発振を防止する制御手段３０とを有す
るものである。
５のスイッチング素子Ｑ５と、主回路１０の停止時に、
主回路１０の自励発振を防止する制御手段３０とを有す
るものである。
【００１９】ＤＣ／ＤＣコンバータの主回路１０は、コ
ンデンサＣ０、Ｃ１、Ｃ２、Ｃ３、Ｃ４と、トランジス
タＱ１、Ｑ２、Ｑ３、Ｑ４と、ダイオードＤ１、Ｄ２、
Ｄ３、Ｄ４と、インダクタＬ２とを有する。また、ＤＣ
／ＤＣコンバータの主回路１０は、ＡＶＲ幅のオン時間
でスイッチングする２つの可変幅トランジスタＱ１、Ｑ
２と、固定幅のオン時間でスイッチングする２つの固定
幅トランジスタＱ３、Ｑ４とを具備する。
ンデンサＣ０、Ｃ１、Ｃ２、Ｃ３、Ｃ４と、トランジス
タＱ１、Ｑ２、Ｑ３、Ｑ４と、ダイオードＤ１、Ｄ２、
Ｄ３、Ｄ４と、インダクタＬ２とを有する。また、ＤＣ
／ＤＣコンバータの主回路１０は、ＡＶＲ幅のオン時間
でスイッチングする２つの可変幅トランジスタＱ１、Ｑ
２と、固定幅のオン時間でスイッチングする２つの固定
幅トランジスタＱ３、Ｑ４とを具備する。
【００２０】第５のスイッチング素子Ｑ５は、電圧駆動
素子であり、トランジスタＱ４と並列に接続されてい
る。なお、第５のスイッチング素子Ｑ５は、固定幅トラ
ンジスタＱ３、Ｑ４の１つと並列接続されていればよ
い。
素子であり、トランジスタＱ４と並列に接続されてい
る。なお、第５のスイッチング素子Ｑ５は、固定幅トラ
ンジスタＱ３、Ｑ４の１つと並列接続されていればよ
い。
【００２１】制御手段３０は、主回路１０の停止時に、
可変幅トランジスタＱ１、Ｑ２をオフさせ、固定幅トラ
ンジスタＱ３、Ｑ４を発振持続させるとともに、第５の
スイッチング素子Ｑ５を連続オンさせ、第５のスイッチ
ング素子Ｑ５とダイオードＤ３とメイントランスＴの一
次側巻線とに電流が流れることによってインダクタＬ２
のエネルギーが消費された後に、第５のスイッチング素
子Ｑ５と固定幅トランジスタＱ３、Ｑ４とをオフさせる
ことによって、フルブリッジコンバータの主回路１０の
動作を確実に停止させる手段である。
可変幅トランジスタＱ１、Ｑ２をオフさせ、固定幅トラ
ンジスタＱ３、Ｑ４を発振持続させるとともに、第５の
スイッチング素子Ｑ５を連続オンさせ、第５のスイッチ
ング素子Ｑ５とダイオードＤ３とメイントランスＴの一
次側巻線とに電流が流れることによってインダクタＬ２
のエネルギーが消費された後に、第５のスイッチング素
子Ｑ５と固定幅トランジスタＱ３、Ｑ４とをオフさせる
ことによって、フルブリッジコンバータの主回路１０の
動作を確実に停止させる手段である。
【００２２】次に、上記実施例であるＤＣ／ＤＣコンバ
ータ１００における動作の概要について説明する。
ータ１００における動作の概要について説明する。
【００２３】第２図は、上記実施例において、シーケン
ス信号がオフした時点（停止開始信号が生成された時
点）の前後における動作を示すタイムチャートである。
ス信号がオフした時点（停止開始信号が生成された時
点）の前後における動作を示すタイムチャートである。
【００２４】図３は、上記実施例において、インダクタ
Ｌ２のエネルギーが消費される前に再度所定時間内にシ
ーケンス信号がオンした時点（起動開始信号が生成され
た時点）の前後における動作を示すタイムチャートであ
る。
Ｌ２のエネルギーが消費される前に再度所定時間内にシ
ーケンス信号がオンした時点（起動開始信号が生成され
た時点）の前後における動作を示すタイムチャートであ
る。
【００２５】起動開始信号が生成された後に、トランジ
スタＱ４の最初のオフ信号に同期して、第５のスイッチ
ング素子Ｑ５がオフし、トランジスタＱ１、Ｑ３側から
再起動する。つまり、トランジスタＱ１、Ｑ３がオン
し、次にトランジスタＱ２、Ｑ４がオンし、これらの動
作を繰り返えし、ＤＣ／ＤＣコンバータとして正常に動
作する。
スタＱ４の最初のオフ信号に同期して、第５のスイッチ
ング素子Ｑ５がオフし、トランジスタＱ１、Ｑ３側から
再起動する。つまり、トランジスタＱ１、Ｑ３がオン
し、次にトランジスタＱ２、Ｑ４がオンし、これらの動
作を繰り返えし、ＤＣ／ＤＣコンバータとして正常に動
作する。
【００２６】次に、上記実施例における定常時の動作に
ついて説明する。
ついて説明する。
【００２７】図４、図５は、上記実施例における動作説
明図である。
明図である。
【００２８】トランジスタＱ１とＱ３とがオンし（図４
（１））、出力にエネルギーを送り、半周期ずれて、ト
ランジスタＱ２とＱ４とがオンし（図５（１））、上記
と同様に、出力にエネルギーを送る。定常時において、
サブトランジスタである第５のスイッチング素子Ｑ５
は、常時オフ状態である。
（１））、出力にエネルギーを送り、半周期ずれて、ト
ランジスタＱ２とＱ４とがオンし（図５（１））、上記
と同様に、出力にエネルギーを送る。定常時において、
サブトランジスタである第５のスイッチング素子Ｑ５
は、常時オフ状態である。
【００２９】また、出力パワーの制御方法として、固定
幅トランジスタＱ３とＱ４とは、動作的には互いに半周
期ずれているが、パルス幅がほぼＴ／２に固定されてオ
ンするトランジスタであり、可変幅トランジスタＱ１と
Ｑ２とは、ＡＶＲ信号（出力電圧を一定の値に維持する
ために使用される制御パルス）によってパルス幅制御さ
れるトランジスタである。
幅トランジスタＱ３とＱ４とは、動作的には互いに半周
期ずれているが、パルス幅がほぼＴ／２に固定されてオ
ンするトランジスタであり、可変幅トランジスタＱ１と
Ｑ２とは、ＡＶＲ信号（出力電圧を一定の値に維持する
ために使用される制御パルス）によってパルス幅制御さ
れるトランジスタである。
【００３０】トランジスタＱ１、Ｑ３がオン状態で、ダ
イオードＤ５が導通し、出力にエネルギーを供給してい
るものとする。各部の電流は、図４に示すように流れ
る。
イオードＤ５が導通し、出力にエネルギーを供給してい
るものとする。各部の電流は、図４に示すように流れ
る。
【００３１】上記ＡＶＲ信号によって、可変幅トランジ
スタＱ１がオフすると、図４（２）に示すように電流が
流れ、インダクタＬ２のエネルギーは保持される。この
ときに、二次側の電流ループは変わらない。
スタＱ１がオフすると、図４（２）に示すように電流が
流れ、インダクタＬ２のエネルギーは保持される。この
ときに、二次側の電流ループは変わらない。
【００３２】次に、固定幅トランジスタＱ３がオフする
と、図４（３）に示すように電流が流れ、トランジスタ
Ｑ２、Ｑ４の両端電圧がゼロ状態になる。この電流が流
れている間に、図５（１）に示すように、トランジスタ
Ｑ２、Ｑ４をオンさせる。以後、図５（２）、（３）に
示す動作を行い、上記動作を繰り返す。
と、図４（３）に示すように電流が流れ、トランジスタ
Ｑ２、Ｑ４の両端電圧がゼロ状態になる。この電流が流
れている間に、図５（１）に示すように、トランジスタ
Ｑ２、Ｑ４をオンさせる。以後、図５（２）、（３）に
示す動作を行い、上記動作を繰り返す。
【００３３】次に、上記実施例において、ＤＣ／ＤＣコ
ンバータ１００の動作を停止させる場合の動作について
説明する。
ンバータ１００の動作を停止させる場合の動作について
説明する。
【００３４】図６は、上記実施例においてその停止時に
おける動作を示す回路図である。
おける動作を示す回路図である。
【００３５】ＤＣ／ＤＣコンバータ１００の動作は、停
止命令が入り、トランジスタＱ１、Ｑ２がオフしてから
所定時間後に、インダクタＬ２のエネルギがゼロにな
り、その後、トランジスタＱ３、Ｑ４、Ｑ５にオフ信号
を与える。
止命令が入り、トランジスタＱ１、Ｑ２がオフしてから
所定時間後に、インダクタＬ２のエネルギがゼロにな
り、その後、トランジスタＱ３、Ｑ４、Ｑ５にオフ信号
を与える。
【００３６】つまり、ＤＣ／ＤＣコンバータ１００を停
止させようとするときに、固定幅トランジスタＱ３、Ｑ
４は発振を一定時間継続させるとともに、固定幅トラン
ジスタＱ４のオンに同期して、第５のスイッチング素子
Ｑ５にオン信号を与え、連続オン状態にする。インダク
タＬ２の電流は、トランジスタＱ３に逆並列に接続され
たダイオードＤ３の電圧降下、第５のスイッチング素子
Ｑ５の電圧降下によって、リセットされ「ゼロ」にな
り、その後に、トランジスタＱ３、Ｑ４、Ｑ５にオフ信
号を与え、自励発振を防止し確実に停止させている。
止させようとするときに、固定幅トランジスタＱ３、Ｑ
４は発振を一定時間継続させるとともに、固定幅トラン
ジスタＱ４のオンに同期して、第５のスイッチング素子
Ｑ５にオン信号を与え、連続オン状態にする。インダク
タＬ２の電流は、トランジスタＱ３に逆並列に接続され
たダイオードＤ３の電圧降下、第５のスイッチング素子
Ｑ５の電圧降下によって、リセットされ「ゼロ」にな
り、その後に、トランジスタＱ３、Ｑ４、Ｑ５にオフ信
号を与え、自励発振を防止し確実に停止させている。
【００３７】次に、上記実施例において、主回路１０が
停止してからインダクタＬ２の電流値が「ゼロ」にリセ
ットされる前に再起動する場合について説明する。
停止してからインダクタＬ２の電流値が「ゼロ」にリセ
ットされる前に再起動する場合について説明する。
【００３８】図７は、上記実施例において、主回路１０
が停止してから一定時間内に再起動する場合における動
作を示す回路図である。
が停止してから一定時間内に再起動する場合における動
作を示す回路図である。
【００３９】再起動の命令後、トランジスタＱ４のオフ
信号と同期して、第５のスイッチング素子Ｑ５もオフさ
せ、トランジスタＱ１、Ｑ３側から再起動させることに
よって、上下のトランジスタＱ１、Ｑ４、Ｑ２、Ｑ３が
同時に導通し電源が短絡することを防止している。
信号と同期して、第５のスイッチング素子Ｑ５もオフさ
せ、トランジスタＱ１、Ｑ３側から再起動させることに
よって、上下のトランジスタＱ１、Ｑ４、Ｑ２、Ｑ３が
同時に導通し電源が短絡することを防止している。
【００４０】上記実施例において、メイントランスＴの
１次側にインダクタＬ２を挿入し、動作シーケンスを工
夫し、主回路１０のトランジスタをソフトスイッチング
させることによって、損失を低減し、かつノイズも低減
するとともに、インダクタＬ２挿入による動作停止時に
おける主回路１０の自励発振を抑制している。
１次側にインダクタＬ２を挿入し、動作シーケンスを工
夫し、主回路１０のトランジスタをソフトスイッチング
させることによって、損失を低減し、かつノイズも低減
するとともに、インダクタＬ２挿入による動作停止時に
おける主回路１０の自励発振を抑制している。
【００４１】つまり、上記実施例は、ＤＣ／ＤＣコンバ
ータの主回路１０が、可変幅のオン時間でスイッチング
する２つの可変幅スイッチング素子Ｑ１、Ｑ２と、固定
幅のオン時間でスイッチングする２つの固定幅スイッチ
ング素子Ｑ３、Ｑ４とを具備し、可変幅スイッチング素
子Ｑ１、Ｑ２と固定幅スイッチング素子Ｑ３、Ｑ４とし
て電流駆動素子が使用され、ＤＣ／ＤＣ変換するフルブ
リッジコンバータにおいて、２つの固定幅スイッチング
素子Ｑ３、Ｑ４のうちの１つのスイッチング素子と並列
に第５のスイッチング素子Ｑ５と、制御手段３０とを設
け、制御手段３０は、フルブリッジコンバータの主回路
１０の停止時に、可変幅スイッチング素子Ｑ１、Ｑ２を
オフさせ、固定幅スイッチング素子Ｑ３、Ｑ４は発振を
持続させるとともに、第５のスイッチング素子Ｑ５を連
続オンさせ、メイントランスＴの一次側巻線に直列に接
続されているインダクタＬ２のエネルギーが、第５のス
イッチング素子Ｑ５と、第５のスイッチング素子Ｑ５が
接続されていない固定幅スイッチング素子に逆並列に接
続されているダイオードＤ３とメイントランスＴの一次
側巻線とに電流が流れることによって、インダクタＬ２
のエネルギーが消費され、インダクタＬ２の電流が「ゼ
ロ」になった後に、第５のスイッチング素子Ｑ５と、２
つの固定幅スイッチング素子Ｑ３、Ｑ４とをオフさせる
ことによって、フルブリッジコンバータの主回路１０の
動作を停止させる制御手段である。
ータの主回路１０が、可変幅のオン時間でスイッチング
する２つの可変幅スイッチング素子Ｑ１、Ｑ２と、固定
幅のオン時間でスイッチングする２つの固定幅スイッチ
ング素子Ｑ３、Ｑ４とを具備し、可変幅スイッチング素
子Ｑ１、Ｑ２と固定幅スイッチング素子Ｑ３、Ｑ４とし
て電流駆動素子が使用され、ＤＣ／ＤＣ変換するフルブ
リッジコンバータにおいて、２つの固定幅スイッチング
素子Ｑ３、Ｑ４のうちの１つのスイッチング素子と並列
に第５のスイッチング素子Ｑ５と、制御手段３０とを設
け、制御手段３０は、フルブリッジコンバータの主回路
１０の停止時に、可変幅スイッチング素子Ｑ１、Ｑ２を
オフさせ、固定幅スイッチング素子Ｑ３、Ｑ４は発振を
持続させるとともに、第５のスイッチング素子Ｑ５を連
続オンさせ、メイントランスＴの一次側巻線に直列に接
続されているインダクタＬ２のエネルギーが、第５のス
イッチング素子Ｑ５と、第５のスイッチング素子Ｑ５が
接続されていない固定幅スイッチング素子に逆並列に接
続されているダイオードＤ３とメイントランスＴの一次
側巻線とに電流が流れることによって、インダクタＬ２
のエネルギーが消費され、インダクタＬ２の電流が「ゼ
ロ」になった後に、第５のスイッチング素子Ｑ５と、２
つの固定幅スイッチング素子Ｑ３、Ｑ４とをオフさせる
ことによって、フルブリッジコンバータの主回路１０の
動作を停止させる制御手段である。
【００４２】
【発明の効果】本発明によれば、ソフト・スイッチング
化が可能なＤＣ／ＤＣコンバータにおいて、そのＤＣ／
ＤＣコンバータの停止時に、ＤＣ／ＤＣコンバータの主
回路が自励発振せず、ＤＣ／ＤＣコンバータの破損を防
止することができるという効果を奏する。
化が可能なＤＣ／ＤＣコンバータにおいて、そのＤＣ／
ＤＣコンバータの停止時に、ＤＣ／ＤＣコンバータの主
回路が自励発振せず、ＤＣ／ＤＣコンバータの破損を防
止することができるという効果を奏する。
【図１】本発明の一実施例であるＤＣ／ＤＣコンバータ
１００を示す回路図である。
１００を示す回路図である。
【図２】上記実施例において、シーケンス信号がオフし
た時点（停止開始信号が生成された時点）の前後におけ
る動作を示すタイムチャートである。
た時点（停止開始信号が生成された時点）の前後におけ
る動作を示すタイムチャートである。
【図３】上記実施例において、インダクタＬ２がリセッ
トされる前に再度シーケンス信号がオンした時点（起動
開始信号が生成された時点）の前後における動作を示す
タイムチャートである。
トされる前に再度シーケンス信号がオンした時点（起動
開始信号が生成された時点）の前後における動作を示す
タイムチャートである。
【図４】上記実施例における動作説明図である。
【図５】上記実施例における動作説明図である。
【図６】上記実施例において、その停止時における動作
を示す回路図である。
を示す回路図である。
【図７】上記実施例において、主回路１０が停止してか
ら一定時間内に再起動する場合における動作を示す回路
図である。
ら一定時間内に再起動する場合における動作を示す回路
図である。
【図８】従来のフルブリッジのＤＣ／ＤＣコンバータ回
路ＣＮＶ１を示す図である。
路ＣＮＶ１を示す図である。
【図９】ソフトスイッチング化を可能にしたメイントラ
ンスＴの一次側にインダクタＬ２を挿入したＤＣ／ＤＣ
コンバータＣＮＶ２を示す回路図である。
ンスＴの一次側にインダクタＬ２を挿入したＤＣ／ＤＣ
コンバータＣＮＶ２を示す回路図である。
１００…ＤＣ／ＤＣコンバータ、 １０…ＤＣ／ＤＣコンバータの主回路、 Ｑ１、Ｑ２…可変幅スイッチング素子としての可変幅ト
ランジスタ、 Ｑ３、Ｑ４…固定幅スイッチング素子としての固定幅ト
ランジスタ、 Ｑ５…第５のスイッチング素子としてのトランジスタ、 Ｌ２…インダクタ、 Ｔ…メイントランス、 ２０…整流出力フィルタ、 ３０…制御手段。
ランジスタ、 Ｑ３、Ｑ４…固定幅スイッチング素子としての固定幅ト
ランジスタ、 Ｑ５…第５のスイッチング素子としてのトランジスタ、 Ｌ２…インダクタ、 Ｔ…メイントランス、 ２０…整流出力フィルタ、 ３０…制御手段。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 関谷 和幸 東京都武蔵野市緑町三丁目９番11号 Ｎ ＴＴ武蔵野研究開発センタ内２−205Ａ (72)発明者 村瀬 正敏 東京都武蔵野市緑町三丁目９番11号 Ｎ ＴＴ武蔵野研究開発センタ内２−205Ａ (72)発明者 青木 忠一 東京都武蔵野市緑町三丁目９番11号 Ｎ ＴＴ武蔵野研究開発センタ内２−205Ａ (72)発明者 川越 祐司 東京都武蔵野市緑町三丁目９番11号 Ｎ ＴＴ武蔵野研究開発センタ内２−205Ａ (56)参考文献 特開 平７−107743（ＪＰ，Ａ) 特開 平２−87969（ＪＰ，Ａ) 特開 平１−276819（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H02M 3/335
Claims (1)
- 【請求項１】 ＤＣ／ＤＣコンバータの主回路が、可変
幅のオン時間でスイッチングする２つの可変幅スイッチ
ング素子と、固定幅のオン時間でスイッチングする２つ
の固定幅スイッチング素子と、上記各スイッチング素子
に並列に逆極性に接続されているダイオードとコンデン
サとを具備し、フルブリッジ型に構成され、メイントラ
ンスの一次側にインダクタンスが直列に接続され、上記
メイントランスの二次側に整流ダイオード、ＬＣフィル
タが接続されているＤＣ／ＤＣコンバータにおいて、 上記２つの固定幅スイッチング素子のうちの１つのスイ
ッチング素子と並列に接続されている第５のスイッチン
グ素子と；上記ＤＣ／ＤＣコンバータの主回路の停止時
に、上記可変幅スイッチング素子を先にオフさせ、上記
固定幅スイッチング素子は発振を持続させるとともに、
上記第５のスイッチング素子を連続してオンさせ、上記
メイントランスの一次側巻線に直列に接続されているイ
ンダクタと、上記第５のスイッチング素子と、上記第５
のスイッチング素子が接続されていない上記固定幅スイ
ッチング素子に逆並列に接続されているダイオードと、
上記メイントランスの一次側巻線とに電流が流れること
によって、上記インダクタのエネルギーが消費された後
に、上記第５のスイッチング素子と、上記２つの固定幅
スイッチング素子とをオフさせる制御手段と；を有する
ことを特徴とするＤＣ／ＤＣコンバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13765698A JP3340070B2 (ja) | 1998-05-01 | 1998-05-01 | Ｄｃ／ｄｃコンバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13765698A JP3340070B2 (ja) | 1998-05-01 | 1998-05-01 | Ｄｃ／ｄｃコンバータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11318081A JPH11318081A (ja) | 1999-11-16 |
| JP3340070B2 true JP3340070B2 (ja) | 2002-10-28 |
Family
ID=15203749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13765698A Expired - Fee Related JP3340070B2 (ja) | 1998-05-01 | 1998-05-01 | Ｄｃ／ｄｃコンバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3340070B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2809337C1 (ru) * | 2023-04-10 | 2023-12-11 | Общество С Ограниченной Ответственностью "Инпут Трансформейшн Аутпут Корпорейшн" | Преобразователь постоянного напряжения с активным клампированием |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5019819B2 (ja) * | 2006-08-03 | 2012-09-05 | 新電元工業株式会社 | スイッチング電源装置 |
-
1998
- 1998-05-01 JP JP13765698A patent/JP3340070B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2809337C1 (ru) * | 2023-04-10 | 2023-12-11 | Общество С Ограниченной Ответственностью "Инпут Трансформейшн Аутпут Корпорейшн" | Преобразователь постоянного напряжения с активным клампированием |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11318081A (ja) | 1999-11-16 |
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