JP3338548B2 - 基準電圧発生回路 - Google Patents
基準電圧発生回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、基準電圧発生回路に関
し、特に、素子の特性のばらつき、電源電圧の変動、温
度変動に対して安定な一定電圧を供給する基準電圧発生
回路に関する。
し、特に、素子の特性のばらつき、電源電圧の変動、温
度変動に対して安定な一定電圧を供給する基準電圧発生
回路に関する。
【０００２】
【従来の技術】従来、集積回路内で基準電圧を発生する
には、接地電位と電源電圧とを抵抗で分割する方法、ま
たは抵抗の代わりにｎチャネルＭＯＳトランジスタ（ｎ
ＭＯＳトランジスタ）とｐチャネルＭＯＳトランジスタ
（ｐＭＯＳトランジスタ）との直列回路により電圧を分
割する方法等が用いられていた。
には、接地電位と電源電圧とを抵抗で分割する方法、ま
たは抵抗の代わりにｎチャネルＭＯＳトランジスタ（ｎ
ＭＯＳトランジスタ）とｐチャネルＭＯＳトランジスタ
（ｐＭＯＳトランジスタ）との直列回路により電圧を分
割する方法等が用いられていた。
【０００３】
【発明が解決しようとする課題】上記従来例による基準
電圧発生回路では、回路に使用されている抵抗の値また
はＭＯＳトランジスタの特性のばらつき等により出力電
圧が設計値からずれる。また、電源電圧の変動、温度変
化等によっても出力電圧が大きく影響される。
電圧発生回路では、回路に使用されている抵抗の値また
はＭＯＳトランジスタの特性のばらつき等により出力電
圧が設計値からずれる。また、電源電圧の変動、温度変
化等によっても出力電圧が大きく影響される。
【０００４】本発明の目的は、素子特性のばらつき、電
源電圧の変動または温度変化によって出力電圧が影響さ
れにくい基準電圧発生回路を提供することである。
源電圧の変動または温度変化によって出力電圧が影響さ
れにくい基準電圧発生回路を提供することである。
【０００５】
【課題を解決するための手段】本発明の基準電圧発生回
路は、電流値を制御するための制御信号が入力される第
１の電流源（ＣＳ１）を有し、入力信号が与えられて電
流値を変化させる電流スイッチを含む２つの電流分岐回
路が並列に接続された回路であって前記第１の電流源に
直列に接続された電流スイッチ回路を含む増幅器（ＯＰ
１、ＣＳ１）と、前記増幅器の出力信号を基に、前記第
１の電流源の制御信号を発生する第１の帰還回路（ＢＣ
１）とを含み、前記第１の電流源（ＣＳ１）は、制御信
号がゲート電極に入力されるｎＭＯＳトランジスタ（Ｍ
Ｎ３）であり、前記増幅器の電流スイッチの各々は、入
力信号がゲート電極に与えられるｎＭＯＳトランジスタ
（ＭＮ１、ＭＮ２）であり、前記増幅器の２つの電流分
岐回路は、ともに前記電流スイッチとｐＭＯＳトランジ
スタ（ＭＰ１、ＭＰ２）との直列回路であり、前記増幅
器の２つの電流分岐回路のｐＭＯＳトランジスタ（ＭＰ
１、ＭＰ２）のゲート電極は相互に接続され、前記増幅
器の一方の電流分岐回路の電流スイッチとｐＭＯＳトラ
ンジスタとの相互接続点（Ｐ１）に接続されており、前
記増幅器の出力信号が、該増幅器の他方の電流分岐回路
の電流スイッチとｐＭＯＳトランジスタとの相互接続点
（Ｐ２）の電位に基づいて形成される。
路は、電流値を制御するための制御信号が入力される第
１の電流源（ＣＳ１）を有し、入力信号が与えられて電
流値を変化させる電流スイッチを含む２つの電流分岐回
路が並列に接続された回路であって前記第１の電流源に
直列に接続された電流スイッチ回路を含む増幅器（ＯＰ
１、ＣＳ１）と、前記増幅器の出力信号を基に、前記第
１の電流源の制御信号を発生する第１の帰還回路（ＢＣ
１）とを含み、前記第１の電流源（ＣＳ１）は、制御信
号がゲート電極に入力されるｎＭＯＳトランジスタ（Ｍ
Ｎ３）であり、前記増幅器の電流スイッチの各々は、入
力信号がゲート電極に与えられるｎＭＯＳトランジスタ
（ＭＮ１、ＭＮ２）であり、前記増幅器の２つの電流分
岐回路は、ともに前記電流スイッチとｐＭＯＳトランジ
スタ（ＭＰ１、ＭＰ２）との直列回路であり、前記増幅
器の２つの電流分岐回路のｐＭＯＳトランジスタ（ＭＰ
１、ＭＰ２）のゲート電極は相互に接続され、前記増幅
器の一方の電流分岐回路の電流スイッチとｐＭＯＳトラ
ンジスタとの相互接続点（Ｐ１）に接続されており、前
記増幅器の出力信号が、該増幅器の他方の電流分岐回路
の電流スイッチとｐＭＯＳトランジスタとの相互接続点
（Ｐ２）の電位に基づいて形成される。
【０００６】さらに、電流値を制御するための制御信号
が入力される第２の電流源を含み、前記増幅器の一方の
電流スイッチの入力信号を形成する入力信号形成回路
と、前記増幅器の出力信号を基に、前記第２の電流源の
制御信号を発生する第２の帰還回路とを含んでもよい。
が入力される第２の電流源を含み、前記増幅器の一方の
電流スイッチの入力信号を形成する入力信号形成回路
と、前記増幅器の出力信号を基に、前記第２の電流源の
制御信号を発生する第２の帰還回路とを含んでもよい。
【０００７】
【作用】増幅器の入力信号が変動し、電流スイッチ回路
を流れる電流が変化すると、出力信号が変動する。この
出力信号の変動分を電流スイッチ回路の電流を発生する
ための電流源にフィードバックすることにより、電流ス
イッチ回路を流れる電流の変動を抑制することができ
る。電流の変動が抑制されると、増幅器の出力信号の変
動も抑制され、入力信号の変動に対して安定な基準電圧
を得ることができる。
を流れる電流が変化すると、出力信号が変動する。この
出力信号の変動分を電流スイッチ回路の電流を発生する
ための電流源にフィードバックすることにより、電流ス
イッチ回路を流れる電流の変動を抑制することができ
る。電流の変動が抑制されると、増幅器の出力信号の変
動も抑制され、入力信号の変動に対して安定な基準電圧
を得ることができる。
【０００８】また、回路の素子特性のばらつきまたは温
度変化等により、回路内の各部の電圧が設計値からずれ
ると、増幅器の出力電圧も設計値からずれる。この出力
電圧の設計値からのずれを電流源にフィードバックする
ことにより、設計値からのずれを抑制することができ
る。従って、素子特性のばらつきまたは温度変化等に対
して安定な基準電圧を得ることができる。
度変化等により、回路内の各部の電圧が設計値からずれ
ると、増幅器の出力電圧も設計値からずれる。この出力
電圧の設計値からのずれを電流源にフィードバックする
ことにより、設計値からのずれを抑制することができ
る。従って、素子特性のばらつきまたは温度変化等に対
して安定な基準電圧を得ることができる。
【０００９】増幅器の一方の入力信号を、電流値を制御
可能な電流源を含む回路により発生することにより、出
力信号を入力側にフィードバックすることができる。こ
れにより、入力信号の変動に対して出力信号の変動をさ
らに抑制することが可能になる。
可能な電流源を含む回路により発生することにより、出
力信号を入力側にフィードバックすることができる。こ
れにより、入力信号の変動に対して出力信号の変動をさ
らに抑制することが可能になる。
【００１０】
【実施例】図１を参照して本発明の第１の実施例につい
て説明する。図１（Ａ）は、第１の実施例による基準電
圧発生回路の回路図を示す。オペアンプＯＰ１は、電流
スイッチを含む回路であり、オペアンプＯＰ１内の電流
スイッチには電流源ＣＳ１から一定の電流が供給されて
いる。オペアンプＯＰ１の非反転入力端子Ａ及び反転入
力端子Ｂには、所定の電圧が供給されている。
て説明する。図１（Ａ）は、第１の実施例による基準電
圧発生回路の回路図を示す。オペアンプＯＰ１は、電流
スイッチを含む回路であり、オペアンプＯＰ１内の電流
スイッチには電流源ＣＳ１から一定の電流が供給されて
いる。オペアンプＯＰ１の非反転入力端子Ａ及び反転入
力端子Ｂには、所定の電圧が供給されている。
【００１１】オペアンプＯＰ１は、出力電圧ＶOUT を形
成出力する。出力電圧ＶOUT は帰還回路ＢＣ１を介して
電流源ＣＳ１に与えられている。電流源ＣＳ１の電流は
出力電圧ＶOUT により制御される。帰還回路ＢＣ１は、
例えばインバータまたはレベルシフト回路等である。
成出力する。出力電圧ＶOUT は帰還回路ＢＣ１を介して
電流源ＣＳ１に与えられている。電流源ＣＳ１の電流は
出力電圧ＶOUT により制御される。帰還回路ＢＣ１は、
例えばインバータまたはレベルシフト回路等である。
【００１２】なお、通常の回路図では、オペアンプ内の
電流源はオペアンプに含めて記載するが、本明細書にお
いては、オペアンプ内の電流源を制御する方法を明示す
るためオペアンプ外に記載している。
電流源はオペアンプに含めて記載するが、本明細書にお
いては、オペアンプ内の電流源を制御する方法を明示す
るためオペアンプ外に記載している。
【００１３】図１（Ｂ）は、図１（Ａ）の基準電圧発生
回路をＭＯＳトランジスタで構成した例を示す。負荷用
ｐＭＯＳトランジスタＭＰ１と電流スイッチ用ｎＭＯＳ
トランジスタＭＮ１との直列回路、及び負荷用ｐＭＯＳ
トランジスタＭＰ２と電流スイッチ用ｎＭＯＳトランジ
スタＭＮ２との直列回路が並列接続され、電流スイッチ
回路を構成している。
回路をＭＯＳトランジスタで構成した例を示す。負荷用
ｐＭＯＳトランジスタＭＰ１と電流スイッチ用ｎＭＯＳ
トランジスタＭＮ１との直列回路、及び負荷用ｐＭＯＳ
トランジスタＭＰ２と電流スイッチ用ｎＭＯＳトランジ
スタＭＮ２との直列回路が並列接続され、電流スイッチ
回路を構成している。
【００１４】電流スイッチ回路のｐＭＯＳトランジスタ
ＭＰ１、ＭＰ２側端子は電源電圧Ｖ DDに接続されてい
る。また、他方のｎＭＯＳトランジスタＭＮ１、ＭＮ２
側端子は、電流源として働くｎＭＯＳトランジスタＭＮ
３を介して接地電位ＶSSに接続されている。
ＭＰ１、ＭＰ２側端子は電源電圧Ｖ DDに接続されてい
る。また、他方のｎＭＯＳトランジスタＭＮ１、ＭＮ２
側端子は、電流源として働くｎＭＯＳトランジスタＭＮ
３を介して接地電位ＶSSに接続されている。
【００１５】ｐＭＯＳトランジスタＭＰ１、ＭＰ２のゲ
ート電極は、共にｐＭＯＳトランジスタＭＰ１とｎＭＯ
ＳトランジスタＭＮ１との相互接続点Ｐ１に接続されて
おり、カレントミラー回路を構成している。ｎＭＯＳト
ランジスタＭＮ１のゲート電極は反転入力端子Ｂとな
り、ｎＭＯＳトランジスタＭＮ２のゲート電極は非反転
入力端子Ａとなる。非反転入力端子Ａ及び反転入力端子
Ｂには、それぞれ所定の入力電圧ＶA 、ＶB が与えられ
ている。
ート電極は、共にｐＭＯＳトランジスタＭＰ１とｎＭＯ
ＳトランジスタＭＮ１との相互接続点Ｐ１に接続されて
おり、カレントミラー回路を構成している。ｎＭＯＳト
ランジスタＭＮ１のゲート電極は反転入力端子Ｂとな
り、ｎＭＯＳトランジスタＭＮ２のゲート電極は非反転
入力端子Ａとなる。非反転入力端子Ａ及び反転入力端子
Ｂには、それぞれ所定の入力電圧ＶA 、ＶB が与えられ
ている。
【００１６】ｐＭＯＳトランジスタＭＰ３とｎＭＯＳト
ランジスタＭＮ４との直列回路のｐＭＯＳトランジスタ
ＭＰ３側端子が電源電圧ＶDDに、ｎＭＯＳトランジスタ
ＭＮ４側端子が接地電位ＶSSに接続されている。ｐＭＯ
ＳトランジスタＭＰ３のゲート電極は、ｐＭＯＳトラン
ジスタＭＰ２とｎＭＯＳトランジスタＭＮ２との相互接
続点Ｐ２に接続されている。
ランジスタＭＮ４との直列回路のｐＭＯＳトランジスタ
ＭＰ３側端子が電源電圧ＶDDに、ｎＭＯＳトランジスタ
ＭＮ４側端子が接地電位ＶSSに接続されている。ｐＭＯ
ＳトランジスタＭＰ３のゲート電極は、ｐＭＯＳトラン
ジスタＭＰ２とｎＭＯＳトランジスタＭＮ２との相互接
続点Ｐ２に接続されている。
【００１７】ｎＭＯＳトランジスタＭＮ４のゲート電極
は、ｐＭＯＳトランジスタＭＰ３とｎＭＯＳトランジス
タＭＮ４との相互接続点Ｐ３に接続されており、ｐＭＯ
ＳトランジスタＭＰ３の負荷として働く。相互接続点Ｐ
３は出力電圧ＶOUT を形成出力する。出力電圧Ｖ
OUT は、ｎＭＯＳトランジスタＭＮ３のゲート電極に与
えられており、電流スイッチ回路の電流源にフィードバ
ックされている。
は、ｐＭＯＳトランジスタＭＰ３とｎＭＯＳトランジス
タＭＮ４との相互接続点Ｐ３に接続されており、ｐＭＯ
ＳトランジスタＭＰ３の負荷として働く。相互接続点Ｐ
３は出力電圧ＶOUT を形成出力する。出力電圧Ｖ
OUT は、ｎＭＯＳトランジスタＭＮ３のゲート電極に与
えられており、電流スイッチ回路の電流源にフィードバ
ックされている。
【００１８】ｐＭＯＳトランジスタＭＰ１、ＭＰ２、Ｍ
Ｐ３のチャネル領域は電源電圧ＶDDに接続され、ｎＭＯ
ＳトランジスタＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４のチャ
ネル領域は接地電位ＶSSに接続されている。
Ｐ３のチャネル領域は電源電圧ＶDDに接続され、ｎＭＯ
ＳトランジスタＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４のチャ
ネル領域は接地電位ＶSSに接続されている。
【００１９】次に、図１（Ｂ）に示す基準電圧発生回路
の動作について説明する。電源電圧ＶDDを５Ｖ、入力電
圧ＶA 、ＶB を３Ｖとし、出力電圧ＶOUT に１．５Ｖを
出力するように設計されているとする。入力電圧ＶA 、
ＶB にばらつきが生じ、入力電圧ＶB が入力電圧ＶA よ
りも若干高くなったとする。ｎＭＯＳトランジスタＭＮ
１には、ｎＭＯＳトランジスタＭＮ２よりも多くの電流
が流れる。このため、負荷のｐＭＯＳトランジスタＭＰ
１により多くの電流が流れ、相互接続点Ｐ１の電位が下
がる。
の動作について説明する。電源電圧ＶDDを５Ｖ、入力電
圧ＶA 、ＶB を３Ｖとし、出力電圧ＶOUT に１．５Ｖを
出力するように設計されているとする。入力電圧ＶA 、
ＶB にばらつきが生じ、入力電圧ＶB が入力電圧ＶA よ
りも若干高くなったとする。ｎＭＯＳトランジスタＭＮ
１には、ｎＭＯＳトランジスタＭＮ２よりも多くの電流
が流れる。このため、負荷のｐＭＯＳトランジスタＭＰ
１により多くの電流が流れ、相互接続点Ｐ１の電位が下
がる。
【００２０】相互接続点Ｐ１の電位が下がると、ｐＭＯ
ＳトランジスタＭＰ２のゲート電極の電位も下がり、ｐ
ＭＯＳトランジスタＭＰ２のソース・ドレイン間電圧が
減少する。このため、相互接続点Ｐ２の電位が上昇す
る。
ＳトランジスタＭＰ２のゲート電極の電位も下がり、ｐ
ＭＯＳトランジスタＭＰ２のソース・ドレイン間電圧が
減少する。このため、相互接続点Ｐ２の電位が上昇す
る。
【００２１】相互接続点Ｐ２に接続されているｐＭＯＳ
トランジスタＭＰ３のゲート電極の電位も上昇するた
め、ｐＭＯＳトランジスタＭＰ３のソース・ドレイン間
電圧が大きくなり、出力電圧ＶOUT が下がる。すると、
ｎＭＯＳトランジスタＭＮ３のゲート電位が下がり、ｎ
ＭＯＳトランジスタＭＮ３のドレイン電流が減少する。
従って、ｎＭＯＳトランジスタＭＮ１を流れる電流が減
少する。
トランジスタＭＰ３のゲート電極の電位も上昇するた
め、ｐＭＯＳトランジスタＭＰ３のソース・ドレイン間
電圧が大きくなり、出力電圧ＶOUT が下がる。すると、
ｎＭＯＳトランジスタＭＮ３のゲート電位が下がり、ｎ
ＭＯＳトランジスタＭＮ３のドレイン電流が減少する。
従って、ｎＭＯＳトランジスタＭＮ１を流れる電流が減
少する。
【００２２】すなわち、出力電圧ＶOUT をフィードバッ
クして電流源となるｎＭＯＳトランジスタＭＮ３の電流
を制御することにより、ｎＭＯＳトランジスタＭＮ１を
流れる電流の増加を抑制することができる。このように
して、入力電圧ＶB が上昇しても出力電圧ＶOUT の低下
分を抑制することができる。
クして電流源となるｎＭＯＳトランジスタＭＮ３の電流
を制御することにより、ｎＭＯＳトランジスタＭＮ１を
流れる電流の増加を抑制することができる。このように
して、入力電圧ＶB が上昇しても出力電圧ＶOUT の低下
分を抑制することができる。
【００２３】次に、素子特性のばらつきによる影響につ
いて説明する。ｐＭＯＳトランジスタＭＰ３の閾値電圧
Ｖthが設計値よりも若干低くなったとする。ｐＭＯＳト
ランジスタＭＰ３のソース・ドレイン間電圧が減少し、
出力電圧ＶOUT が上昇する。出力電圧ＶOUT が上昇する
と、ｎＭＯＳトランジスタＭＮ３のゲート電位も上昇
し、ｎＭＯＳトランジスタＭＮ３のドレイン電流が増加
する。
いて説明する。ｐＭＯＳトランジスタＭＰ３の閾値電圧
Ｖthが設計値よりも若干低くなったとする。ｐＭＯＳト
ランジスタＭＰ３のソース・ドレイン間電圧が減少し、
出力電圧ＶOUT が上昇する。出力電圧ＶOUT が上昇する
と、ｎＭＯＳトランジスタＭＮ３のゲート電位も上昇
し、ｎＭＯＳトランジスタＭＮ３のドレイン電流が増加
する。
【００２４】このため、ｐＭＯＳトランジスタＭＰ１を
流れる電流も増加し、相互接続点Ｐ１の電位が低下す
る。相互接続点Ｐ１に接続されたｐＭＯＳトランジスタ
ＭＰ２のゲート電位も低下し、ｐＭＯＳトランジスタＭ
Ｐ２のソース・ドレイン間電圧が減少する。このため、
相互接続点Ｐ２の電位が上昇する。
流れる電流も増加し、相互接続点Ｐ１の電位が低下す
る。相互接続点Ｐ１に接続されたｐＭＯＳトランジスタ
ＭＰ２のゲート電位も低下し、ｐＭＯＳトランジスタＭ
Ｐ２のソース・ドレイン間電圧が減少する。このため、
相互接続点Ｐ２の電位が上昇する。
【００２５】相互接続点Ｐ２に接続されたｐＭＯＳトラ
ンジスタＭＰ３のゲート電位も上昇し、ｐＭＯＳトラン
ジスタＭＰ３のソース・ドレイン間電圧が大きくなる。
従って、出力電圧ＶOUT が低下する。
ンジスタＭＰ３のゲート電位も上昇し、ｐＭＯＳトラン
ジスタＭＰ３のソース・ドレイン間電圧が大きくなる。
従って、出力電圧ＶOUT が低下する。
【００２６】このように、出力電圧ＶOUT をフィードバ
ックして電流源となるｎＭＯＳトランジスタＭＮ３の電
流を制御することにより、出力電圧ＶOUT の上昇を抑制
することができる。
ックして電流源となるｎＭＯＳトランジスタＭＮ３の電
流を制御することにより、出力電圧ＶOUT の上昇を抑制
することができる。
【００２７】また、温度変化によって、ＭＯＳトランジ
スタの閾値電圧が変動した場合にも、出力電圧ＶOUT を
電流源を流れる電流にフィードバックすることにより、
出力電圧ＶOUT の変動を抑制することができる。
スタの閾値電圧が変動した場合にも、出力電圧ＶOUT を
電流源を流れる電流にフィードバックすることにより、
出力電圧ＶOUT の変動を抑制することができる。
【００２８】上記実施例では、ＭＯＳトランジスタを使
用した場合について説明したが、バイポーラトランジス
タを使用しても同様の回路を構成することができる。図
２は、図１（Ａ）の基準電圧発生回路をバイポーラトラ
ンジスタを使用して構成した例を示す。図１（Ｂ）のｐ
ＭＯＳトランジスタＭＰ１、ＭＰ２、ＭＰ３の代わりに
ｐｎｐバイポーラトランジスタＢＮ１、ＢＮ２、ＢＮ３
が使用され、ｎＭＯＳトランジスタＭＮ１、ＭＮ２、Ｍ
Ｎ３の代わりにｎｐｎバイポーラトランジスタＢＰ１、
ＢＰ２、ＢＰ３が使用され、ｎＭＯＳトランジスタＭＮ
４の代わりにダイオードＤ１と抵抗Ｒ１０との直列回路
が使用されている。
用した場合について説明したが、バイポーラトランジス
タを使用しても同様の回路を構成することができる。図
２は、図１（Ａ）の基準電圧発生回路をバイポーラトラ
ンジスタを使用して構成した例を示す。図１（Ｂ）のｐ
ＭＯＳトランジスタＭＰ１、ＭＰ２、ＭＰ３の代わりに
ｐｎｐバイポーラトランジスタＢＮ１、ＢＮ２、ＢＮ３
が使用され、ｎＭＯＳトランジスタＭＮ１、ＭＮ２、Ｍ
Ｎ３の代わりにｎｐｎバイポーラトランジスタＢＰ１、
ＢＰ２、ＢＰ３が使用され、ｎＭＯＳトランジスタＭＮ
４の代わりにダイオードＤ１と抵抗Ｒ１０との直列回路
が使用されている。
【００２９】ダイオードＤ１を接続したのは、ｎｐｎト
ランジスタＢＰ３のベース・エミッタ間電圧と同等の電
位差を発生させるためである。また、抵抗値を定めるこ
とによって所望の電流値を得るために、ｎｐｎトランジ
スタＢＰ３に直列に抵抗Ｒ１１が接続されている。
ランジスタＢＰ３のベース・エミッタ間電圧と同等の電
位差を発生させるためである。また、抵抗値を定めるこ
とによって所望の電流値を得るために、ｎｐｎトランジ
スタＢＰ３に直列に抵抗Ｒ１１が接続されている。
【００３０】例えばｎｐｎトランジスタＢＰ１のベース
電流が若干増加すれば、ｐｎｐトランジスタＢＮ１を流
れるコレクタ電流が増加し相互接続点Ｐ１の電位が低下
する。相互接続点Ｐ１に接続されているｐｎｐトランジ
スタＢＮ２のベース電位も下がり、ｐｎｐトランジスタ
ＢＮ２のコレクタ・エミッタ間電圧が減少する。このた
め、相互接続点Ｐ２の電位が上昇する。
電流が若干増加すれば、ｐｎｐトランジスタＢＮ１を流
れるコレクタ電流が増加し相互接続点Ｐ１の電位が低下
する。相互接続点Ｐ１に接続されているｐｎｐトランジ
スタＢＮ２のベース電位も下がり、ｐｎｐトランジスタ
ＢＮ２のコレクタ・エミッタ間電圧が減少する。このた
め、相互接続点Ｐ２の電位が上昇する。
【００３１】相互接続点Ｐ２に接続されているｐｎｐト
ランジスタＢＮ３のベース電位も上昇しコレクタ電流が
減少する。すると、抵抗Ｒ１０による電圧降下が減少し
出力電圧ＶOUT が低下する。出力電圧ＶOUT が与えられ
ているｎｐｎトランジスタＢＰ３のベース電位も低下し
コレクタ電流が減少する。従って、ｐｎｐトランジスタ
ＢＮ１を流れる電流も減少する。
ランジスタＢＮ３のベース電位も上昇しコレクタ電流が
減少する。すると、抵抗Ｒ１０による電圧降下が減少し
出力電圧ＶOUT が低下する。出力電圧ＶOUT が与えられ
ているｎｐｎトランジスタＢＰ３のベース電位も低下し
コレクタ電流が減少する。従って、ｐｎｐトランジスタ
ＢＮ１を流れる電流も減少する。
【００３２】このように、図１（Ｂ）の基準電圧発生回
路のＭＯＳトランジスタの代わりにバイポーラトランジ
スタを使用しても同様の効果を得ることができる。ま
た、ｎｐｎトランジスタＢＰ１、ＢＰ２、ＢＰ３のみを
バイポーラトランジスタで構成し、ｐｎｐトランジスタ
ＢＮ１、ＢＮ２、ＢＮ３の代わりにＭＯＳトランジスタ
を使用してたＢｉＣＭＯＳとしてもよい。バイポーラト
ランジスタは、ＭＯＳトランジスタに比べて素子特性の
ばらつきを小さくすることが容易であるため、特に素子
特性の均一性が必要とされる電流源及び電流スイッチ回
路の駆動用トランジスタにバイポーラトランジスタを使
用すると効果が大である。
路のＭＯＳトランジスタの代わりにバイポーラトランジ
スタを使用しても同様の効果を得ることができる。ま
た、ｎｐｎトランジスタＢＰ１、ＢＰ２、ＢＰ３のみを
バイポーラトランジスタで構成し、ｐｎｐトランジスタ
ＢＮ１、ＢＮ２、ＢＮ３の代わりにＭＯＳトランジスタ
を使用してたＢｉＣＭＯＳとしてもよい。バイポーラト
ランジスタは、ＭＯＳトランジスタに比べて素子特性の
ばらつきを小さくすることが容易であるため、特に素子
特性の均一性が必要とされる電流源及び電流スイッチ回
路の駆動用トランジスタにバイポーラトランジスタを使
用すると効果が大である。
【００３３】上記第１の実施例では、オペアンプＯＰ１
の電流源が、接地電位ＶSS側に設けられている場合につ
いて説明したが、電流源を電源電圧ＶDD側に設けてもよ
い。図３（Ａ）は、オペアンプＯＰ１の電流源を電源電
圧ＶDD側に設けた第１の実施例の変形例を示す。図１
（Ａ）に示す基準電圧発生回路とは、電流源ＣＳ１が電
源電圧ＶDD側に設けられている点が異なる。出力電圧Ｖ
OUT を帰還回路ＢＣ１を介して電流源ＣＳ１にフィード
バックする構成は図１（Ａ）に示す基準電圧発生回路と
同様である。
の電流源が、接地電位ＶSS側に設けられている場合につ
いて説明したが、電流源を電源電圧ＶDD側に設けてもよ
い。図３（Ａ）は、オペアンプＯＰ１の電流源を電源電
圧ＶDD側に設けた第１の実施例の変形例を示す。図１
（Ａ）に示す基準電圧発生回路とは、電流源ＣＳ１が電
源電圧ＶDD側に設けられている点が異なる。出力電圧Ｖ
OUT を帰還回路ＢＣ１を介して電流源ＣＳ１にフィード
バックする構成は図１（Ａ）に示す基準電圧発生回路と
同様である。
【００３４】図３（Ｂ）は、図３（Ａ）の基準電圧発生
回路をＭＯＳトランジスタで構成した例を示す。図１
（Ｂ）の電流スイッチ回路の電流スイッチ用ｎＭＯＳト
ランジスタＭＮ１、ＭＮ２の代わりに、ｐＭＯＳトラン
ジスタＭＰ４、ＭＰ５を使用し、負荷用ｐＭＯＳトラン
ジスタＭＰ１、ＭＰ２の代わりに、ｎＭＯＳトランジス
タＭＮ６、ＭＮ７を使用している。
回路をＭＯＳトランジスタで構成した例を示す。図１
（Ｂ）の電流スイッチ回路の電流スイッチ用ｎＭＯＳト
ランジスタＭＮ１、ＭＮ２の代わりに、ｐＭＯＳトラン
ジスタＭＰ４、ＭＰ５を使用し、負荷用ｐＭＯＳトラン
ジスタＭＰ１、ＭＰ２の代わりに、ｎＭＯＳトランジス
タＭＮ６、ＭＮ７を使用している。
【００３５】電流源としては、ｎＭＯＳトランジスタＭ
Ｎ３の代わりに、ｐＭＯＳトランジスタＭＰ６を使用し
ている。電流スイッチ回路のｎＭＯＳトランジスタＭＮ
６、ＭＮ７側端子が接地電位ＶSSに接続され、他方のｐ
ＭＯＳトランジスタＭＰ４、ＭＰ５側端子がｐＭＯＳト
ランジスタＭＰ６を介して電源電圧ＶDDに接続されてい
る。
Ｎ３の代わりに、ｐＭＯＳトランジスタＭＰ６を使用し
ている。電流スイッチ回路のｎＭＯＳトランジスタＭＮ
６、ＭＮ７側端子が接地電位ＶSSに接続され、他方のｐ
ＭＯＳトランジスタＭＰ４、ＭＰ５側端子がｐＭＯＳト
ランジスタＭＰ６を介して電源電圧ＶDDに接続されてい
る。
【００３６】出力段の駆動用ｐＭＯＳトランジスタＭＰ
３の代わりにｎＭＯＳトランジスタＭＮ８を使用し、負
荷用ｎＭＯＳトランジスタＭＮ４の代わりにｐＭＯＳト
ランジスタＭＰ７を使用している。このように、ｎＭＯ
ＳトランジスタとｐＭＯＳトランジスタとを相互に置き
換えて回路を構成することにより、電流源が電源電圧Ｖ
DD側に接続された基準電圧発生回路を構成することがで
きる。
３の代わりにｎＭＯＳトランジスタＭＮ８を使用し、負
荷用ｎＭＯＳトランジスタＭＮ４の代わりにｐＭＯＳト
ランジスタＭＰ７を使用している。このように、ｎＭＯ
ＳトランジスタとｐＭＯＳトランジスタとを相互に置き
換えて回路を構成することにより、電流源が電源電圧Ｖ
DD側に接続された基準電圧発生回路を構成することがで
きる。
【００３７】図３に示す第１の実施例の変形例によって
も、第１の実施例と同様の効果を得ることができる。次
に、図４を参照して第２の実施例について説明する。
も、第１の実施例と同様の効果を得ることができる。次
に、図４を参照して第２の実施例について説明する。
【００３８】図４（Ａ）は、第２の実施例による基準電
圧発生回路の回路図を示す。オペアンプＯＰ１、電流源
ＣＳ１、帰還回路ＢＣ１の構成は、図１（Ａ）の基準電
圧発生回路の構成と同様である。インピーダンスＺ１と
電流源ＣＳ２との直列回路が入力側に設けられ、インピ
ーダンスＺ１側端子が電源電圧ＶDDに、電流源ＣＳ２側
端子が接地電位ＶSSに接続されている。インピーダンス
Ｚ１と電流源ＣＳ２との相互接続点Ｐ４がオペアンプＯ
Ｐ１の非反転入力端子Ａに接続されており、オペアンプ
ＯＰ１の非反転入力端子Ａには、インピーダンスＺ１と
電流源ＣＳ２によって分圧された電圧が供給されてい
る。
圧発生回路の回路図を示す。オペアンプＯＰ１、電流源
ＣＳ１、帰還回路ＢＣ１の構成は、図１（Ａ）の基準電
圧発生回路の構成と同様である。インピーダンスＺ１と
電流源ＣＳ２との直列回路が入力側に設けられ、インピ
ーダンスＺ１側端子が電源電圧ＶDDに、電流源ＣＳ２側
端子が接地電位ＶSSに接続されている。インピーダンス
Ｚ１と電流源ＣＳ２との相互接続点Ｐ４がオペアンプＯ
Ｐ１の非反転入力端子Ａに接続されており、オペアンプ
ＯＰ１の非反転入力端子Ａには、インピーダンスＺ１と
電流源ＣＳ２によって分圧された電圧が供給されてい
る。
【００３９】電流源ＣＳ２の制御端子には、帰還回路Ｂ
Ｃ１の出力が供給されており、出力電圧ＶOUT によって
電流源ＣＳ２の電流が制御される。図４（Ｂ）は、図４
（Ａ）の基準電圧発生回路をＭＯＳトランジスタを使用
して構成した例を示す。ｐＭＯＳトランジスタＭＰ１、
ＭＰ２、ｎＭＯＳトランジスタＭＮ１、ＭＮ２からなる
電流スイッチ回路、電流源として動作するｎＭＯＳトラ
ンジスタＭＮ３、出力段の駆動用ｐＭＯＳトランジスタ
ＭＰ３及び負荷用ｎＭＯＳトランジスタＭＮ４の構成
は、図１（Ｂ）の基準電圧発生回路の構成と同様であ
る。
Ｃ１の出力が供給されており、出力電圧ＶOUT によって
電流源ＣＳ２の電流が制御される。図４（Ｂ）は、図４
（Ａ）の基準電圧発生回路をＭＯＳトランジスタを使用
して構成した例を示す。ｐＭＯＳトランジスタＭＰ１、
ＭＰ２、ｎＭＯＳトランジスタＭＮ１、ＭＮ２からなる
電流スイッチ回路、電流源として動作するｎＭＯＳトラ
ンジスタＭＮ３、出力段の駆動用ｐＭＯＳトランジスタ
ＭＰ３及び負荷用ｎＭＯＳトランジスタＭＮ４の構成
は、図１（Ｂ）の基準電圧発生回路の構成と同様であ
る。
【００４０】図４（Ａ）のインピーダンスＺ１は抵抗Ｒ
３で構成され、電流源ＣＳ２はｎＭＯＳトランジスタＭ
Ｎ５で構成されている。ｎＭＯＳトランジスタＭＮ５の
ゲート電極には出力電圧ＶOUT が与えられている。オペ
アンプの非反転入力端子ＡとなるｎＭＯＳトランジスタ
ＭＮ２のゲート電極には、抵抗Ｒ３とｎＭＯＳトランジ
スタＭＮ５との相互接続点Ｐ４の電位が与えられてい
る。
３で構成され、電流源ＣＳ２はｎＭＯＳトランジスタＭ
Ｎ５で構成されている。ｎＭＯＳトランジスタＭＮ５の
ゲート電極には出力電圧ＶOUT が与えられている。オペ
アンプの非反転入力端子ＡとなるｎＭＯＳトランジスタ
ＭＮ２のゲート電極には、抵抗Ｒ３とｎＭＯＳトランジ
スタＭＮ５との相互接続点Ｐ４の電位が与えられてい
る。
【００４１】また、オペアンプの反転入力端子Ｂとなる
ｎＭＯＳトランジスタＭＮ１のゲート電極には、電源電
圧ＶDDを抵抗Ｒ１、Ｒ２で分圧して所定の電圧が与えら
れている。
ｎＭＯＳトランジスタＭＮ１のゲート電極には、電源電
圧ＶDDを抵抗Ｒ１、Ｒ２で分圧して所定の電圧が与えら
れている。
【００４２】以下に、図４（Ｂ）の基準電圧発生回路の
動作について説明する。例えば、電源電圧ＶDDが５Ｖ、
入力電圧ＶA 、ＶB が３Ｖ、出力電圧ＶOUT が１．５Ｖ
になるように設計されている。抵抗Ｒ１、Ｒ２の抵抗値
のばらつきにより、入力電圧ＶB が入力電圧ＶA よりも
高くなったとする。図１（Ｂ）に示す第１の実施例で説
明したように、出力電圧ＶOUT が低下する。
動作について説明する。例えば、電源電圧ＶDDが５Ｖ、
入力電圧ＶA 、ＶB が３Ｖ、出力電圧ＶOUT が１．５Ｖ
になるように設計されている。抵抗Ｒ１、Ｒ２の抵抗値
のばらつきにより、入力電圧ＶB が入力電圧ＶA よりも
高くなったとする。図１（Ｂ）に示す第１の実施例で説
明したように、出力電圧ＶOUT が低下する。
【００４３】出力電圧ＶOUT が低下するとｎＭＯＳトラ
ンジスタＭＮ５のゲート電位も低下し、ｎＭＯＳトラン
ジスタＭＮ５を流れる電流が減少する。抵抗Ｒ３を流れ
る電流も減少し、相互接続点Ｐ４の電位が上昇する。
ンジスタＭＮ５のゲート電位も低下し、ｎＭＯＳトラン
ジスタＭＮ５を流れる電流が減少する。抵抗Ｒ３を流れ
る電流も減少し、相互接続点Ｐ４の電位が上昇する。
【００４４】このように、入力電圧ＶB が設計値よりも
若干上昇すると、入力電圧ＶA も上昇するようにフィー
ドバック機能が働く。従って、出力電圧ＶOUT の低下を
抑制することができる。
若干上昇すると、入力電圧ＶA も上昇するようにフィー
ドバック機能が働く。従って、出力電圧ＶOUT の低下を
抑制することができる。
【００４５】上記第２の実施例では、出力電圧Ｖ
OUT を、オペアンプＯＰ１の入力電圧ＶAにフィードバ
ックする例について説明したが、オペアンプＯＰ１の反
転入力端子Ｂに与えられる入力電圧ＶB にフィードバッ
クしてもよい。この場合には、インピーダンスＺ１と電
流源ＣＳ２の相互接続点をオペアンプＯＰ１の反転入力
端子Ｂに接続すればよい。
OUT を、オペアンプＯＰ１の入力電圧ＶAにフィードバ
ックする例について説明したが、オペアンプＯＰ１の反
転入力端子Ｂに与えられる入力電圧ＶB にフィードバッ
クしてもよい。この場合には、インピーダンスＺ１と電
流源ＣＳ２の相互接続点をオペアンプＯＰ１の反転入力
端子Ｂに接続すればよい。
【００４６】また、上記第２の実施例では、電流源が接
地電位ＶSS側に接続されている場合について説明した
が、電源電圧ＶDD側に接続してもよい。図５は、電流源
を電源電圧ＶDD側に接続した第２の実施例の変形例を示
す。
地電位ＶSS側に接続されている場合について説明した
が、電源電圧ＶDD側に接続してもよい。図５は、電流源
を電源電圧ＶDD側に接続した第２の実施例の変形例を示
す。
【００４７】図５（Ａ）に示すように、オペアンプＯＰ
１、電流源ＣＳ１及び帰還回路ＢＣ１で構成された回路
は、図３（Ａ）の基準電圧発生回路と同様の構成であ
る。また、図４（Ａ）と同様に、インピーダンスＺ１と
電流源ＣＳ２の直列回路の相互接続点Ｐ４がオペアンプ
ＯＰ１の非反転入力端子Ａに接続されている。図４
（Ａ）と異なるのは、電流源ＣＳ２側端子が電源電圧Ｖ
DDに接続され、インピーダンスＺ１側端子が接地電位Ｖ
SSに接続されている点である。
１、電流源ＣＳ１及び帰還回路ＢＣ１で構成された回路
は、図３（Ａ）の基準電圧発生回路と同様の構成であ
る。また、図４（Ａ）と同様に、インピーダンスＺ１と
電流源ＣＳ２の直列回路の相互接続点Ｐ４がオペアンプ
ＯＰ１の非反転入力端子Ａに接続されている。図４
（Ａ）と異なるのは、電流源ＣＳ２側端子が電源電圧Ｖ
DDに接続され、インピーダンスＺ１側端子が接地電位Ｖ
SSに接続されている点である。
【００４８】図５（Ｂ）は、図５（Ａ）の基準電圧発生
回路をＭＯＳトランジスタで構成した例を示す。電流ス
イッチ回路を構成するｐＭＯＳトランジスタＭＰ４、Ｍ
Ｐ５、ｎＭＯＳトランジスタＭＮ６、ＭＮ７、電流源と
して動作するｐＭＯＳトランジスタＭＰ６、出力段の直
列回路を構成するｐＭＯＳトランジスタＭＰ７、ｎＭＯ
ＳトランジスタＭＮ８は図３（Ｂ）に示す基準電圧発生
回路と同様の構成である。
回路をＭＯＳトランジスタで構成した例を示す。電流ス
イッチ回路を構成するｐＭＯＳトランジスタＭＰ４、Ｍ
Ｐ５、ｎＭＯＳトランジスタＭＮ６、ＭＮ７、電流源と
して動作するｐＭＯＳトランジスタＭＰ６、出力段の直
列回路を構成するｐＭＯＳトランジスタＭＰ７、ｎＭＯ
ＳトランジスタＭＮ８は図３（Ｂ）に示す基準電圧発生
回路と同様の構成である。
【００４９】図５（Ａ）のインピーダンスＺ１は抵抗Ｒ
４で構成され、電流源ＣＳ２はｐＭＯＳトランジスタＭ
Ｐ８で構成されている。ｐＭＯＳトランジスタＭＰ８の
ゲート電極には出力電圧ＶOUT が与えられている。オペ
アンプの非反転入力端子ＡとなるｐＭＯＳトランジスタ
ＭＰ５のゲート電極には、抵抗Ｒ４とｐＭＯＳトランジ
スタＭＰ８との相互接続点Ｐ４の電位が与えられてい
る。
４で構成され、電流源ＣＳ２はｐＭＯＳトランジスタＭ
Ｐ８で構成されている。ｐＭＯＳトランジスタＭＰ８の
ゲート電極には出力電圧ＶOUT が与えられている。オペ
アンプの非反転入力端子ＡとなるｐＭＯＳトランジスタ
ＭＰ５のゲート電極には、抵抗Ｒ４とｐＭＯＳトランジ
スタＭＰ８との相互接続点Ｐ４の電位が与えられてい
る。
【００５０】また、オペアンプの反転入力端子Ｂとなる
ｐＭＯＳトランジスタＭＰ４のゲート電極には、電源電
圧ＶDDを抵抗Ｒ５、Ｒ６で分圧した所定の電圧が与えら
れている。このように構成することにより、電流源を電
源電圧ＶDD側に接続しても図４（Ｂ）に示す第２の実施
例と同様の効果を得ることができる。
ｐＭＯＳトランジスタＭＰ４のゲート電極には、電源電
圧ＶDDを抵抗Ｒ５、Ｒ６で分圧した所定の電圧が与えら
れている。このように構成することにより、電流源を電
源電圧ＶDD側に接続しても図４（Ｂ）に示す第２の実施
例と同様の効果を得ることができる。
【００５１】次に、上記第１〜第２の実施例による基準
電圧発生回路を２段直列に接続する例について説明す
る。図６（Ａ）は、第１の実施例による基準電圧発生回
路を２段直列に接続した例を示す。オペアンプＯＰ１
ａ、電流源ＣＳ１ａ、帰還回路ＢＣ１ａからなる第１段
目の基準電圧発生回路、及びオペアンプＯＰ１ｂ、電流
源ＣＳ１ｂ、帰還回路ＢＣ１ｂからなる第２段目の基準
電圧発生回路は、図１（Ａ）の基準電圧発生回路と同様
の構成である。第１段目の出力電圧ＶOUT ａが第２段目
のオペアンプＯＰ１ｂの反転入力端子Ｂｂに接続されて
いる。
電圧発生回路を２段直列に接続する例について説明す
る。図６（Ａ）は、第１の実施例による基準電圧発生回
路を２段直列に接続した例を示す。オペアンプＯＰ１
ａ、電流源ＣＳ１ａ、帰還回路ＢＣ１ａからなる第１段
目の基準電圧発生回路、及びオペアンプＯＰ１ｂ、電流
源ＣＳ１ｂ、帰還回路ＢＣ１ｂからなる第２段目の基準
電圧発生回路は、図１（Ａ）の基準電圧発生回路と同様
の構成である。第１段目の出力電圧ＶOUT ａが第２段目
のオペアンプＯＰ１ｂの反転入力端子Ｂｂに接続されて
いる。
【００５２】図６（Ｂ）は、第１段目の出力電圧ＶOUT
を第２段目のオペアンプＯＰ１ｂの非反転入力端子Ａｂ
に接続した場合を示す。図７は、図３（Ａ）に示す第１
の実施例の変形例による基準電圧発生回路を２段直列に
接続した例を示す。図７（Ａ）は、第１段目の出力電圧
ＶOUT ａを第２段目のオペアンプＯＰ１ｂの反転入力端
子Ｂｂに入力する場合、図７（Ｂ）は、非反転入力端子
Ａｂに入力する場合を示す。
を第２段目のオペアンプＯＰ１ｂの非反転入力端子Ａｂ
に接続した場合を示す。図７は、図３（Ａ）に示す第１
の実施例の変形例による基準電圧発生回路を２段直列に
接続した例を示す。図７（Ａ）は、第１段目の出力電圧
ＶOUT ａを第２段目のオペアンプＯＰ１ｂの反転入力端
子Ｂｂに入力する場合、図７（Ｂ）は、非反転入力端子
Ａｂに入力する場合を示す。
【００５３】図８は、図４（Ａ）に示す第２の実施例に
よる基準電圧発生回路を２段直列に接続した例を示す。
図８（Ａ）は、第１段目の出力電圧ＶOUT ａを第２段目
のオペアンプＯＰ１ｂの反転入力端子Ｂｂに入力する場
合、図８（Ｂ）は、非反転入力端子Ａｂに入力する場合
を示す。
よる基準電圧発生回路を２段直列に接続した例を示す。
図８（Ａ）は、第１段目の出力電圧ＶOUT ａを第２段目
のオペアンプＯＰ１ｂの反転入力端子Ｂｂに入力する場
合、図８（Ｂ）は、非反転入力端子Ａｂに入力する場合
を示す。
【００５４】図９は、図５（Ａ）に示す第２の実施例の
変形例による基準電圧発生回路を２段直列に接続した例
を示す。図９（Ａ）は、第１段目の出力電圧ＶOUT ａを
第２段目のオペアンプＯＰ１ｂの反転入力端子Ｂｂに入
力する場合、図９（Ｂ）は、非反転入力端子Ａｂに入力
する場合を示す。
変形例による基準電圧発生回路を２段直列に接続した例
を示す。図９（Ａ）は、第１段目の出力電圧ＶOUT ａを
第２段目のオペアンプＯＰ１ｂの反転入力端子Ｂｂに入
力する場合、図９（Ｂ）は、非反転入力端子Ａｂに入力
する場合を示す。
【００５５】図１０は、図８（Ａ）に示す基準電圧発生
回路をＭＯＳトランジスタを使用して構成した例を示
す。図１０の第１段目の基準電圧発生回路は、図４
（Ｂ）の基準電圧発生回路とほぼ同様の構成である。対
応する回路部品には図４（Ｂ）中の符号にａを付して示
している。
回路をＭＯＳトランジスタを使用して構成した例を示
す。図１０の第１段目の基準電圧発生回路は、図４
（Ｂ）の基準電圧発生回路とほぼ同様の構成である。対
応する回路部品には図４（Ｂ）中の符号にａを付して示
している。
【００５６】図１０の構成が図４（Ａ）の構成と異なる
のは、第１段目の出力電圧ＶOUT ａが直接ｎＭＯＳトラ
ンジスタＭＮ３ａ、ＭＮ５ａに供給されているのではな
く、インピーダンスＺ２ａを介して電圧降下されて供給
されている点である。このように、出力電圧をレベルシ
フトさせて電流源にフィードバックすることにより、出
力電圧変動抑制の効果が最適になるように調整すること
ができる。
のは、第１段目の出力電圧ＶOUT ａが直接ｎＭＯＳトラ
ンジスタＭＮ３ａ、ＭＮ５ａに供給されているのではな
く、インピーダンスＺ２ａを介して電圧降下されて供給
されている点である。このように、出力電圧をレベルシ
フトさせて電流源にフィードバックすることにより、出
力電圧変動抑制の効果が最適になるように調整すること
ができる。
【００５７】図１０の第２段目の基準電圧発生回路は、
図４（Ｂ）のｎＭＯＳトランジスタＭＮ１のゲート電極
に抵抗Ｒ１、Ｒ２で分圧された電圧を与える代わりに、
第１段目の基準電圧発生回路の出力電圧ＶOUT ａを与え
ている点、及び出力電圧ＶOU T ｂをインピーダンスＺ２
ｂを介して電圧降下させてフィードバックしている点が
異なり、その他の構成は図４（Ｂ）の基準電圧発生回路
と同様の構成である。対応する回路部品には図４（Ｂ）
中の符号にｂを付して示している。
図４（Ｂ）のｎＭＯＳトランジスタＭＮ１のゲート電極
に抵抗Ｒ１、Ｒ２で分圧された電圧を与える代わりに、
第１段目の基準電圧発生回路の出力電圧ＶOUT ａを与え
ている点、及び出力電圧ＶOU T ｂをインピーダンスＺ２
ｂを介して電圧降下させてフィードバックしている点が
異なり、その他の構成は図４（Ｂ）の基準電圧発生回路
と同様の構成である。対応する回路部品には図４（Ｂ）
中の符号にｂを付して示している。
【００５８】図６〜図１０に示すように、第１〜第２の
実施例による基準電圧発生回路を２段直列に接続するこ
とにより、第１段目の入力電圧が変動しても第２段目の
入力電圧を安定化させることができる。このため、第１
段目の入力電圧の変動等に対して出力電圧ＶOUT をさら
に安定化させることができる。
実施例による基準電圧発生回路を２段直列に接続するこ
とにより、第１段目の入力電圧が変動しても第２段目の
入力電圧を安定化させることができる。このため、第１
段目の入力電圧の変動等に対して出力電圧ＶOUT をさら
に安定化させることができる。
【００５９】上記実施例では、ＭＯＳトランジスタまた
はバイポーラトランジスタを使用して基準電圧発生回路
を構成した場合について説明したが、ＧａＡｓＭＥＳＦ
ＥＴ、ジョセフソン素子等を使用してもよい。
はバイポーラトランジスタを使用して基準電圧発生回路
を構成した場合について説明したが、ＧａＡｓＭＥＳＦ
ＥＴ、ジョセフソン素子等を使用してもよい。
【００６０】上記第１及び第２の実施例では、入力電圧
の変動に対して出力電圧の変動を抑えることができる点
に着目して効果を説明したが、出力電圧のわずかな変動
を積極的に利用してもよい。以下に、出力電圧の変動を
積極的に利用した例について説明する。
の変動に対して出力電圧の変動を抑えることができる点
に着目して効果を説明したが、出力電圧のわずかな変動
を積極的に利用してもよい。以下に、出力電圧の変動を
積極的に利用した例について説明する。
【００６１】図１１は、図４（Ａ）の基準電圧発生回路
を使用したＤ／Ａコンバータを示す。オペアンプＯＰ
１、電流源ＣＳ１、ＣＳ２、抵抗Ｒ１２は図４の基準電
圧発生回路と同様の構成である。ここで、インピーダン
スＺ１の代わりに抵抗Ｒ１２を使用し、帰還回路ＢＣ１
は、出力電圧ＶOUT ａを直接電流源ＣＳ１、ＣＳ２に帰
還している。
を使用したＤ／Ａコンバータを示す。オペアンプＯＰ
１、電流源ＣＳ１、ＣＳ２、抵抗Ｒ１２は図４の基準電
圧発生回路と同様の構成である。ここで、インピーダン
スＺ１の代わりに抵抗Ｒ１２を使用し、帰還回路ＢＣ１
は、出力電圧ＶOUT ａを直接電流源ＣＳ１、ＣＳ２に帰
還している。
【００６２】所定の一定電流を流す電流源Ｉ1 〜Ｉm が
それぞれスイッチＳＷ1 〜ＳＷm と直列に接続されてい
る。これらｍ個の直列回路が並列に接続された電流発生
回路Ｉと抵抗Ｒ１３が直列に接続され、抵抗Ｒ１３側の
端子が電源電圧ＶDDに、電流発生回路Ｉ側の端子が接地
電位ＶSSに接続されている。抵抗Ｒ１３と電流発生回路
Ｉとの相互接続点Ｐ５の電位がオペアンプＯＰ１の反転
入力端子に与えられている。
それぞれスイッチＳＷ1 〜ＳＷm と直列に接続されてい
る。これらｍ個の直列回路が並列に接続された電流発生
回路Ｉと抵抗Ｒ１３が直列に接続され、抵抗Ｒ１３側の
端子が電源電圧ＶDDに、電流発生回路Ｉ側の端子が接地
電位ＶSSに接続されている。抵抗Ｒ１３と電流発生回路
Ｉとの相互接続点Ｐ５の電位がオペアンプＯＰ１の反転
入力端子に与えられている。
【００６３】抵抗Ｒ１４とｎＭＯＳトランジスタＭＮ９
との直列回路の抵抗Ｒ１４側の端子が電源電圧ＶDDに、
ｎＭＯＳトランジスタＭＮ９側の端子が接地電位ＶSSに
接続され、増幅回路を構成している。ｎＭＯＳトランジ
スタＭＮ９のゲート電極には、オペアンプＯＰ１の出力
電圧ＶOUT ａが与えられている。抵抗Ｒ１４とｎＭＯＳ
トランジスタＭＮ９との相互接続点Ｐ６は出力電圧Ｖ
OUT を形成出力する。
との直列回路の抵抗Ｒ１４側の端子が電源電圧ＶDDに、
ｎＭＯＳトランジスタＭＮ９側の端子が接地電位ＶSSに
接続され、増幅回路を構成している。ｎＭＯＳトランジ
スタＭＮ９のゲート電極には、オペアンプＯＰ１の出力
電圧ＶOUT ａが与えられている。抵抗Ｒ１４とｎＭＯＳ
トランジスタＭＮ９との相互接続点Ｐ６は出力電圧Ｖ
OUT を形成出力する。
【００６４】電流発生回路ＩのスイッチＳＷ１〜ＳＷm
の所望のスイッチを閉成すると、閉成されたスイッチに
対応する電流が流れる。この電流により抵抗Ｒ１３の両
端に電圧降下が生じ、オペアンプＯＰ１の反転入力端子
に閉成したスイッチに対応する電圧が印加される。
の所望のスイッチを閉成すると、閉成されたスイッチに
対応する電流が流れる。この電流により抵抗Ｒ１３の両
端に電圧降下が生じ、オペアンプＯＰ１の反転入力端子
に閉成したスイッチに対応する電圧が印加される。
【００６５】図４（Ａ）の第２の実施例で説明したよう
に、オペアンプＯＰ１の反転入力端子の電圧が所定量変
化すると、非反転入力端子の電圧もある程度それに追随
して変化し、出力電圧ＶOUT ａの変化が抑制される。出
力電圧ＶOUT ａの変化量は、入力電圧の変化量に対して
わずかである。すなわち、入力電圧の比較的大きな変化
を、所定の割合の微小な電圧変化として取り出すことが
できる。
に、オペアンプＯＰ１の反転入力端子の電圧が所定量変
化すると、非反転入力端子の電圧もある程度それに追随
して変化し、出力電圧ＶOUT ａの変化が抑制される。出
力電圧ＶOUT ａの変化量は、入力電圧の変化量に対して
わずかである。すなわち、入力電圧の比較的大きな変化
を、所定の割合の微小な電圧変化として取り出すことが
できる。
【００６６】出力電圧ＶOUT ａの変化量を電流源ＣＳ
１、ＣＳ２の電流変化量に帰還する割合を適当に設定す
ることにより、出力電圧ＶOUT ａの変化量を所望の電圧
幅に収めることができる。出力電圧ＶOUT ａの微小な電
圧変化は、抵抗Ｒ１４とｎＭＯＳトランジスタＭＮ９で
構成された増幅回路により増幅され、所望の変化量の出
力電圧ＶOUT を得ることができる。
１、ＣＳ２の電流変化量に帰還する割合を適当に設定す
ることにより、出力電圧ＶOUT ａの変化量を所望の電圧
幅に収めることができる。出力電圧ＶOUT ａの微小な電
圧変化は、抵抗Ｒ１４とｎＭＯＳトランジスタＭＮ９で
構成された増幅回路により増幅され、所望の変化量の出
力電圧ＶOUT を得ることができる。
【００６７】このように、図１１に示すＤ／Ａコンバー
タにより、閉成されたスイッチに対応した安定な出力電
圧を得ることができる。なお、上記実施例では、図４
（Ａ）の基準電圧発生回路を使用した場合について説明
したが、図５（Ａ）、図８及び図９の基準電圧発生回路
を使用してもよい。また、スイッチＳＷ1 〜ＳＷm には
ＭＯＳトランジスタ等の能動素子を使用してもよい。
タにより、閉成されたスイッチに対応した安定な出力電
圧を得ることができる。なお、上記実施例では、図４
（Ａ）の基準電圧発生回路を使用した場合について説明
したが、図５（Ａ）、図８及び図９の基準電圧発生回路
を使用してもよい。また、スイッチＳＷ1 〜ＳＷm には
ＭＯＳトランジスタ等の能動素子を使用してもよい。
【００６８】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
【００６９】
【発明の効果】以上説明したように、本発明の基準電圧
発生回路によれば、素子特性のばらつき、温度変化及び
入力電圧、電源電圧の変動に対して安定な基準電圧を発
生することができる。
発生回路によれば、素子特性のばらつき、温度変化及び
入力電圧、電源電圧の変動に対して安定な基準電圧を発
生することができる。
【図１】本発明の第１の実施例による基準電圧発生回路
の回路図である。
の回路図である。
【図２】本発明の第１の実施例による基準電圧発生回路
の回路図である。
の回路図である。
【図３】本発明の第１の実施例の変形例による基準電圧
発生回路の回路図である。
発生回路の回路図である。
【図４】本発明の第２の実施例による基準電圧発生回路
の回路図である。
の回路図である。
【図５】本発明の第２の実施例の変形例による基準電圧
発生回路の回路図である。
発生回路の回路図である。
【図６】図１に示す基準電圧発生回路を２段直列に接続
した基準電圧発生回路の回路図である。
した基準電圧発生回路の回路図である。
【図７】図２に示す基準電圧発生回路を２段直列に接続
した基準電圧発生回路の回路図である。
した基準電圧発生回路の回路図である。
【図８】図４に示す基準電圧発生回路を２段直列に接続
した基準電圧発生回路の回路図である。
した基準電圧発生回路の回路図である。
【図９】図４に示す基準電圧発生回路を２段直列に接続
した基準電圧発生回路の回路図である。
した基準電圧発生回路の回路図である。
【図１０】図８に示す基準電圧発生回路をＭＯＳトラン
ジスタで構成した場合の回路図である。
ジスタで構成した場合の回路図である。
【図１１】図４（Ａ）の基準電圧発生回路を使用したＤ
／Ａコンバータの回路図である。
／Ａコンバータの回路図である。
ＯＰ オペアンプ ＭＰ ｐＭＯＳトランジスタ ＭＮ ｎＭＯＳトランジスタ ＢＮ ｐｎｐトランジスタ ＢＰ ｎｐｎトランジスタ ＣＳ 電流源 ＢＣ 帰還回路 Ｄ ダイオード Ｚ インピーダンス Ｒ 抵抗 Ｉ 電流発生回路 ＳＷ スイッチ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−101824（ＪＰ，Ａ) 特開 平３−116309（ＪＰ，Ａ) 実開 昭60−61842（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) G05F 3/24
Claims (15)
- 【請求項１】 電流値を制御するための制御信号が入力
される第１の電流源（ＣＳ１）を有し、入力信号が与え
られて電流値を変化させる電流スイッチを含む２つの電
流分岐回路が並列に接続された回路であって前記第１の
電流源に直列に接続された電流スイッチ回路を含む増幅
器（ＯＰ１、ＣＳ１）と、 前記増幅器の出力信号を基に、前記第１の電流源の制御
信号を発生する第１の帰還回路（ＢＣ１）とを含み、 前記第１の電流源（ＣＳ１）は、制御信号がゲート電極
に入力されるｎＭＯＳトランジスタ（ＭＮ３）であり、 前記増幅器の電流スイッチの各々は、入力信号がゲート
電極に与えられるｎＭＯＳトランジスタ（ＭＮ１、ＭＮ
２）であり、 前記増幅器の２つの電流分岐回路は、ともに前記電流ス
イッチとｐＭＯＳトランジスタ（ＭＰ１、ＭＰ２）との
直列回路であり、 前記増幅器の２つの電流分岐回路のｐＭＯＳトランジス
タ（ＭＰ１、ＭＰ２）のゲート電極は相互に接続され、
前記増幅器の一方の電流分岐回路の電流スイッチとｐＭ
ＯＳトランジスタとの相互接続点（Ｐ１）に接続されて
おり、 前記増幅器の出力信号が、該増幅器の他方の電流分岐回
路の電流スイッチとｐＭＯＳトランジスタとの相互接続
点（Ｐ２）の電位に基づいて形成される基準電圧発生回
路。 - 【請求項２】 前記増幅器は、さらに、前記電流スイッ
チ回路の他方の電流分岐回路の電流スイッチとｐＭＯＳ
トランジスタとの相互接続点（Ｐ２）の電位により制御
される他のｐＭＯＳトランジスタ（ＭＰ３）と負荷（Ｍ
Ｎ４）との直列回路を含み、 前記他のｐＭＯＳトランジスタと前記負荷との相互接続
点（Ｐ３）の電圧を出力信号とする請求項１記載の基準
電圧発生回路。 - 【請求項３】 記第１の帰還回路は、前記他のｐＭＯＳ
トランジスタと前記負荷との相互接続点（Ｐ３）と前記
第１の電流源を構成するｎＭＯＳトランジスタ（ＭＮ
３）のゲート電極とを接続する配線である請求項２記載
の基準電圧発生回路。 - 【請求項４】 電流値を制御するための制御信号が入力
される第１の電流源（ＣＳ１）を有し、入力信号が与え
られて電流値を変化させる電流スイッチを含む２つの電
流分岐回路が並列に接続された回路であって前記第１の
電流源に直列に接続された電流スイッチ回路を含む増幅
器（ＯＰ１、ＣＳ１）と、 前記増幅器の出力信号を基に、前記第１の電流源の制御
信号を発生する第１の帰還回路（ＢＣ１）とを含み、 前記第１の電流源は、制御信号がゲート電極に入力され
るｐＭＯＳトランジスタ（ＭＰ６）であり、 前記増幅器の電流スイッチの各々は、入力信号がゲート
電極に与えられるｐＭＯＳトランジスタ（ＭＰ４、ＭＰ
５）であり、 前記増幅器の２つの電流分岐回路は、ともに前記電流ス
イッチとｎＭＯＳトランジスタ（ＭＮ６、ＭＮ７）との
直列回路であり、 前記増幅器の２つの電流分岐回路のｎＭＯＳトランジス
タ（ＭＮ６、ＭＮ７）のゲート電極は相互に接続され、
前記増幅器の一方の電流分岐回路の電流スイッチとｎＭ
ＯＳトランジスタとの相互接続点（Ｐ１）に接続されて
おり、 前記増幅器の出力信号が、該増幅器の他方の電流分岐回
路の電流スイッチとｎＭＯＳトランジスタとの相互接続
点（Ｐ２）の電位に基づいて形成される基準電圧発生回
路。 - 【請求項５】 前記増幅器は、さらに、前記電流スイッ
チ回路の他方の電流分岐回路の電流スイッチとｎＭＯＳ
トランジスタとの相互接続点（Ｐ２）の電位により制御
される他のｎＭＯＳトランジスタ（ＭＮ８）と負荷（Ｍ
Ｐ７）との直列回路を含み、 前記他のｎＭＯＳトランジスタと前記負荷との相互接続
点（Ｐ３）の電圧を出力信号とする請求項４記載の基準
電圧発生回路。 - 【請求項６】 前記第１の帰還回路は、前記他のｎＭＯ
Ｓトランジスタと前記負荷との相互接続点（Ｐ３）と前
記第１の電流源を構成するｐＭＯＳトランジスタ（ＭＰ
６）のゲート電極とを接続する配線である請求項５記載
の基準電圧発生回路。 - 【請求項７】 さらに、電流値を制御するための制御信
号が入力される第２の電流源（ＣＳ２）を含み、前記増
幅器の一方の電流スイッチの入力信号を形成する入力信
号形成回路（ＣＳ２、Ｚ１）と、 前記増幅器の出力信号を基に、前記第２の電流源の制御
信号を発生する第２の帰還回路とを含む請求項１〜６の
いずれかに記載の基準電圧発生回路。 - 【請求項８】 前記入力信号形成回路は、前記第２の電
流源（ＣＳ２）と負荷インピーダンス（Ｚ１）との直列
回路であり、 前記第２の電流源と負荷インピーダンスとの相互接続点
（Ｐ４）の電位が前記増幅器の一方の電流スイッチの入
力信号を形成する請求項７記載の基準電圧発生回路。 - 【請求項９】 前記第２の電流源はＭＯＳトランジスタ
であり、 前記第２の帰還回路は前記増幅器の出力信号を該ＭＯＳ
トランジスタのゲート電極に与える配線である請求項８
記載の基準電圧発生回路。 - 【請求項１０】 さらに、電流値を制御するための制御
信号が入力される第３の電流源（ＣＳ１ｂ）を有し、入
力信号が与えられて電流値を変化させる電流スイッチを
含む２つの電流分岐回路が並列に接続された回路であっ
て前記第３の電流源に直列に接続された電流スイッチ回
路を含む他の増幅器（ＯＰ１ｂ、ＣＳ１ｂ）と、 前記他の増幅器の出力信号を基に、前記第３の電流源の
制御信号を発生する第３の帰還回路（ＢＣ１ｂ）とを含
み、 前記第３の電流源は、制御信号がゲート電極に入力され
るｎＭＯＳトランジスタであり、 前記他の増幅器の電流スイッチの各々は、入力信号がゲ
ート電極に与えられるｎＭＯＳトランジスタであり、 前記他の増幅器の２つの電流分岐回路は、ともに電流ス
イッチとｐＭＯＳトランジスタとの直列回路であり、 前記他の増幅器の２つの電流分岐回路のｐＭＯＳトラン
ジスタのゲート電極は相互に接続され、前記他の増幅器
の一方の電流分岐回路の電流スイッチとｐＭＯＳトラン
ジスタとの相互接続点に接続されており、 前記増幅器の出力信号が前記他の増幅器の一方の電流ス
イッチの入力信号として入力される請求項３記載の基準
電圧発生回路。 - 【請求項１１】 さらに、電流値を制御するための制御
信号が入力される第２の電流源（ＣＳ２ａ）を含み、前
記増幅器の一方の電流スイッチの入力信号を形成する入
力信号形成回路（ＣＳ２ａ、Ｚ１ａ）と、前記増幅器の
出力信号を基に、前記第２の電流源の制御信号を発生す
る第２の帰還回路（ＢＣ１ａ）と、 電流値を制御するための制御信号が入力される第４の電
流源（ＣＳ２ｂ）を含み、前記他の増幅器の他方の電流
スイッチの入力信号を形成する他の入力信号形成回路
（ＣＳ２ｂ、Ｚ１ｂ）と、前記他の増幅器の出力信号を
基に、前記第４の電流源の制御信号を発生する第４の帰
還回路（ＢＣ１ｂ）とを含む請求項１０記載の基準電圧
発生回路。 - 【請求項１２】 さらに、電流値を制御するための制御
信号が入力される第３の電流源（ＣＳ１ｂ）を有し、入
力信号が与えられて電流値を変化させる電流スイッチを
含む２つの電流分岐回路が並列に接続された回路であっ
て前記第３の電流源に直列に接続された電流スイッチ回
路を含む他の増幅器（ＯＰ１ｂ、ＣＳ１ｂ）と、 前記他の増幅器の出力信号を基に、前記第３の電流源の
制御信号を発生する第３の帰還回路（ＢＣ１ｂ）とを含
み、 前記第３の電流源は、制御信号がゲート電極に入力され
るｐＭＯＳトランジスタであり、 前記他の増幅器の電流スイッチの各々は、入力信号がゲ
ート電極に与えられるｐＭＯＳトランジスタであり、 前記他の増幅器の２つの電流分岐回路は、ともに電流ス
イッチとｎＭＯＳトランジスタとの直列回路であり、 前記他の増幅器の２つの電流分岐回路のｎＭＯＳトラン
ジスタのゲート電極は相互に接続され、前記他の増幅器
の一方の電流分岐回路の電流スイッチとｎＭＯＳトラン
ジスタとの相互接続点に接続されており、 前記増幅器の出力信号が前記他の増幅器の一方の電流ス
イッチの入力信号として入力される請求項４記載の基準
電圧発生回路。 - 【請求項１３】 さらに、電流値を制御するための制御
信号が入力される第２の電流源（ＣＳ２ａ）を含み、前
記増幅器の一方の電流スイッチの入力信号を形成する入
力信号形成回路（ＣＳ２ａ、Ｚ１ａ）と、前記増幅器の
出力信号を基に、前記第２の電流源の制御信号を発生す
る第２の帰還回路（ＢＣ１ａ）と、 電流値を制御するための制御信号が入力される第４の電
流源（ＣＳ２ｂ）を含み、前記他の増幅器の他方の電流
スイッチの入力信号を形成する他の入力信号形成回路
（ＣＳ２ｂ、Ｚ１ｂ）と、前記他の増幅器の出力信号を
基に、前記第４の電流源の制御信号を発生する第４の帰
還回路（ＢＣ１ｂ）とを含む請求項１２記載の基準電圧
発生回路。 - 【請求項１４】さらに、複数のスイッチ手段（ＳＷ）を
有し、該スイッチ手段を制御して所望の電圧を発生する
ための入力信号発生手段（Ｉ、Ｒ１３）を含み、 該入力信号発生手段により発生した電圧が、前記増幅器
の他方の電流スイッチの入力信号として与えられる請求
項７、８、９、１１、または１３のいずれかに記載の基
準電圧発生回路。 - 【請求項１５】 前記入力信号発生手段は、前記複数の
スイッチ手段にそれぞれ定電流源が直列に接続された複
数の直列回路が並列に接続された電流発生回路（Ｉ）を
含む請求項１４記載の基準電圧発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04131294A JP3338548B2 (ja) | 1994-03-11 | 1994-03-11 | 基準電圧発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04131294A JP3338548B2 (ja) | 1994-03-11 | 1994-03-11 | 基準電圧発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07248837A JPH07248837A (ja) | 1995-09-26 |
| JP3338548B2 true JP3338548B2 (ja) | 2002-10-28 |
Family
ID=12604995
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04131294A Expired - Fee Related JP3338548B2 (ja) | 1994-03-11 | 1994-03-11 | 基準電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3338548B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100338103B1 (ko) * | 1999-06-23 | 2002-05-24 | 박종섭 | 펌핑 전압 레귤레이션 회로 |
| JP4694942B2 (ja) * | 2005-10-14 | 2011-06-08 | 新日本無線株式会社 | 定電流回路 |
| CN110622403B (zh) * | 2017-05-09 | 2023-01-10 | 索尼半导体解决方案公司 | 电源电路 |
-
1994
- 1994-03-11 JP JP04131294A patent/JP3338548B2/ja not_active Expired - Fee Related
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| JPH07248837A (ja) | 1995-09-26 |
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