JP3336073B2 - メモリ、データ書き込み方法、データ読み出し方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はメモリに関するもので
ある。

【０００２】

【従来の技術】図４７は、例えば、カタログ「’９１三
菱半導体データブック（メモリ ＲＯＭ編）に示された
読み出し専用メモリ（ＲＯＭ）のブロック図であり、図
において１５１は、１６ビットのアドレス入力端子、１
５２は行アドレスのデコーダ、１５３は列アドレスのデ
コーダ、１５４は出力バッファ、１５５は８ビットのデ
ータ入出力端子、１５６は５１２行×６４列×８ビット
の記憶素子から構成されるデータ記憶部、１５７は出力
制御信号入力端子、１５８は書き込み制御信号入力端
子、１５９は書き込み電圧入力端子である。

【０００３】次に動作について５１２×６４バイトのデ
ータを取り扱う場合について説明する。まず、書き込み
の際には、書き込み電圧を書き込み電圧入力端子１５９
に、書き込みを行う領域を示すアドレスをアドレス入力
端子１５１に、当該位置に書き込むデータをデータ入出
力端子１５５に、それぞれ設定した状態で、書き込み制
御信号１５８をアサートする。行アドレスデコーダ１５
２、列アドレスデコーダ１５３が入力したアドレスをデ
コードし、所望の位置にある記憶素子のみを励起するこ
とにより、当該位置にある素子に対する書き込み制御信
号だけが有効となり、その結果、当該データが当該位置
に書き込まれる。これを５１２×６４回繰り返すことに
より、５１２×６４バイトのデータを書き込むことがで
きる。

【０００４】読み出しを行う場合には、所望の領域を示
すアドレスを設定し、出力制御信号１５７をアサートす
れば、行アドレスデコーダ１５２、列アドレスデコーダ
１５３が入力したアドレスをデコードし、所望の位置に
ある素子のみを励起することにより、当該位置にある記
憶素子に記憶されたデータがデータ入出力端子１５５よ
り出力される。

【０００５】

【発明が解決しようとする課題】従来のメモリは以上の
ように構成されていたので、蓄積しようとするデータと
同容量のメモリ素子が必要であるなどの問題点があっ
た。

【０００６】この発明は上記のような問題点を解消する
ためになされたもので、メモリの持つメモリ素子の容量
よりも大きな容量をもつデータを仮想的に格納できるメ
モリを得ることを目的とする。

【０００７】

【課題を解決するための手段】この発明の第１の発明に
係るメモリは、以下の要素を有するものである。 （ａ）データを各アドレスの示す領域に記憶格納するデ
ータ記憶手段、（ｂ）複数の論理アドレスを共通の変換
アドレスに変換して、上記データ記憶手段のデータをア
クセスするアドレス変換手段。

【０００８】また、この発明の第２の発明に係るメモリ
は、上記第１の発明に係るメモリに対して、上記データ
記憶手段は、他のデータと内容の等しいデータを同等デ
ータとして当該他のデータと共通の変換アドレスの示す
領域に記憶するとともに、上記アドレス変換手段は、上
記同等データの論理アドレスを当該他のデータの変換ア
ドレスに変換する機能を有するものである。

【０００９】また、この発明の第３の発明に係るメモリ
は、上記第１の発明に係るメモリに対して、上記データ
記憶手段は、内容の等しい複数のデータを参照データと
して、ひとつの変換アドレスの示す領域に記憶し、上記
メモリは、さらに、各論理アドレスに対応して、参照デ
ータか否かを示すフラグを記憶するフラグ格納手段を有
し、上記アドレス変換手段は、上記フラグに基づいて、
論理アドレスを変換アドレスに変換する機能を有するも
のである。

【００１０】また、この発明の第４の発明に係るメモリ
は、上記第１、又は、第２の発明に係るメモリに対し
て、上記アドレス変換手段は、上記データに対して所定
の加工を行った結果、他のデータと内容が等しくなるデ
ータを同等データとして、この同等データの論理アドレ
スを当該他のデータの変換アドレスに変換して、同等デ
ータに対するアクセスを当該他のデータへのアクセスに
変換するとともに、上記メモリは、さらに、アクセスさ
れる論理アドレスに対応して、データが同等データであ
るかどうかを示す属性を格納する属性格納手段と、上記
アドレス変換手段によりアクセスされた当該他のデータ
に対して、上記所定の加工を行う加工手段と、上記属性
格納手段により格納された属性に基づき、加工手段によ
り加工したデータと上記アドレス変換手段によりアクセ
スされた当該他のデータのどちらか一方を選択して出力
する選択手段を有するものである。

【００１１】また、この発明の第５の発明に係るメモリ
は、上記第４の発明に係るメモリに対して、上記加工手
段は、少なくとも単項入力演算と多項入力演算のいずれ
かを用いるものである。

【００１２】また、この発明の第６の発明に係るメモリ
は、上記第４、又は、第５の発明に係るメモリに対し
て、上記加工手段は、多項入力演算を用いる場合、演算
の特性を定めるデータを特性データとして、この特性デ
ータを格納する特性データ格納手段を有するものであ
る。

【００１３】また、この発明の第７の発明に係るメモリ
は、上記第１、第２、第３、第４、第５、又は、第６の
発明に係るメモリに対して、上記アドレス変換手段は、
格納対象となるデータを複数のブロックに分割し、ブロ
ックを単位としてアドレス変換を行う機能を有するもの
である。

【００１４】また、この発明の第８の発明に係るメモリ
は、上記第７の発明に係るメモリに対して、上記アドレ
ス変換手段は、ブロックのサイズをデータ記憶手段に格
納されるデータの特徴に基づいて変更する機能を有する
ものである。

【００１５】また、この発明の第９の発明に係るメモリ
は、上記第７の発明に係るメモリに対して、上記メモリ
は、さらに、行アドレスと列アドレスを生成するアドレ
スデコーダを有し、上記データ記憶手段は、行アドレス
と列アドレスによりアクセスされ、上記アドレス変換手
段は、ブロックのサイズを上記アドレスデコーダの行ア
ドレスと列アドレスのサイズに基づいて決定する機能を
有するものである。

【００１６】また、この発明の第１０の発明に係るメモ
リは、上記第７の発明に係るメモリに対して、上記アド
レス変換手段は、格納の対象となるデータから所定のサ
イズのデータを除いた残りのデータを、複数のブロック
に分割する機能を有するものである。

【００１７】さらに、この発明の第１１の発明に係るメ
モリは、上記第１、第２、第３、第４、第５、第６、第
７、第８、又は、第９の発明に係るメモリに対して、上
記メモリは、さらに、アドレス変換手段から出力される
アドレスと、外部から入力するアドレスのいずれかを選
択するアドレス選択手段を有するものである。

【００１８】

【作用】この発明の第１の発明におけるメモリは、デー
タ記憶手段により記憶されたデータをアクセスする場
合、複数の論理アドレスを共通の変換アドレスに変換す
るアドレス変換手段を有しているので、同じデータであ
るが論理アドレスが異なるような場合、異なる論理アド
レスを与え、アドレス変換手段により得られる変換アド
レスは１つであり、変換アドレスと論理アドレスを必ず
しも同一としないことを可能にしている。

【００１９】また、この発明の第２の発明におけるメモ
リは上記第１の発明において、上記データ記憶手段は、
格納しようとしているデータが他のデータと等しい場
合、当該データは格納せずに他のデータのみを格納する
ので、等しいデータが多く存在するような場合は、デー
タを格納するためのメモリ容量が小さくなる。また、上
記のように当該データが他のデータと等しいために、上
記データ記憶手段によって実際に記憶されていない場合
に、記憶されていないデータの論理アドレスを与えられ
た場合でも、上記アドレス変換手段はデータが等しい他
のデータに対する変換アドレスを当該論理アドレスの変
換アドレスとして変換するので、アクセスしたいデータ
の変換アドレスを確実に得ることができる。

【００２０】また、この発明の第３の発明におけるメモ
リは、上記第１の発明において、上記データ記憶手段は
予め複数のデータを参照データとして１つの変換アドレ
スの示す領域に記憶し、格納しようとしているデータが
上記参照データと等しいか否かを示すフラグを記憶する
フラグ格納手段を上記メモリが有しているので、格納し
ようとしているデータが参照データと等しい場合は、当
該データは上記データ記憶手段によって記憶されずに、
上記フラグ格納手段によって参照データと等しいことを
示すフラグを記憶し、格納しようとするデータが参照デ
ータと等しくない場合のみ上記データ記憶手段によって
当該データを記憶すれば良くなり、データを記憶する記
憶容量が小さくなる。また、上記データ記憶手段により
記憶されたデータを取り出す場合、上記アドレス変換手
段は与えられた論理アドレスに対する上記フラグを参照
し、該当する変換アドレスに変換するので、論理アドレ
スと変換アドレスの関係が１対１でなくても、取り出し
たいデータの変換アドレスを確実に得ることができる。

【００２１】また、この発明の第４の発明におけるメモ
リは、上記第１または、第２の発明において格納しよう
とするデータに対して所定の加工を行った結果、他のデ
ータと内容が等しくなる場合、上記アドレス変換手段は
当該データの論理アドレスに対する変換アドレスを他の
データの変換アドレスに変換し、同時に属性格納手段が
当該データの論理アドレスに対して加工を行った結果、
他のデータと内容が等しいことを示す属性を格納するの
で、格納しようとしているデータが他のデータと等しい
だけでなく、所定の加工を行った結果が他のデータと等
しい場合でも、当該データは上記データ記憶手段によっ
て記憶されないので、データ記憶容量が小さくなる。ま
た、データを取り出す場合は、上記アドレス変換手段に
よって与えられた論理アドレスに対する変換アドレスが
得られ、更に上記属性格納手段により格納された当該論
理アドレスに対する属性を参照し、選択手段により、上
記加工手段によって加工したデータと得られた変換アド
レスに対するデータより該当するデータが選択されるの
で、取り出したいデータを確実に得ることができる。

【００２２】また、この発明の第５の発明におけるメモ
リは、上記第４の発明において、上記加工手段は少なく
とも単項入力演算と多項入力演算のいずれかを用いるの
で、予め格納しようとするデータの特徴が解っている場
合には、データに対して有効となる単項入力演算や多項
入力演算を設定することによって、上記第４の発明より
も、さらにデータ記憶容量を小さくすることができる。

【００２３】また、この発明の第６の発明におけるメモ
リは、上記第４の発明または、第５の発明において、上
記加工手段が多項入力演算を用いる場合、演算の特性を
定めるデータを特性データとしてこの特性データを格納
する特性データ格納手段を有しているので、特性データ
を複数設定することにより１つの演算手段で複数の特性
を得ることが可能になる。

【００２４】また、この発明の第７の発明におけるメモ
リは、上記第１、２、３、４、５、または、６の発明に
おいて、上記アドレス変換手段は格納対象となるデータ
を複数のブロックに分割し、ブロックを単位としてアド
レス変換を行うので、記憶するデータの単位や上記第３
の発明における参照データとの比較単位や上記第４、
５、６におけるデータの加工単位もブロック単位とな
り、アドレス変換を容易に実現する。

【００２５】また、この発明の第８の発明におけるメモ
リは、上記第７の発明において、上記アドレス変換手段
はブロックのサイズをデータ記憶手段に格納されるデー
タの特徴に基づいて変更する事が可能であるので、格納
するデータの並びによって最適なブロックサイズを設定
することが可能になり、上記第７の発明よりも、さらに
データを記憶する記憶容量を小さくすることが可能にな
る。

【００２６】また、この発明の第９の発明におけるメモ
リは、上記第７の発明において、格納しようとするデー
タに対する論理アドレスを行アドレスと列アドレスで構
成し、上記データ記憶手段がこの行アドレスと列アドレ
スによりアクセスされ、更に上記アドレス変換手段はブ
ロックのサイズを上記行アドレスと列アドレスのサイズ
に基づいて決定するので、上記アドレス変換手段を行ア
ドレス用のみに限定することができる。

【００２７】また、この発明の第１０の発明におけるメ
モリは、上記第７の発明において、上記アドレス変換手
段は格納しようとするデータから所定のサイズのデータ
を除いた残りのデータを複数のブロックに分割すること
を可能としているので、格納するデータの並びの中に、
あるデータが存在するためにブロック化がうまく行えな
いような場合は、そのあるデータを取り除き、残りのデ
ータをブロック化する事によって効率の良いアドレス変
換が行え、データを記憶する記憶容量を小さくすること
が可能になる。

【００２８】更に、この発明の第１１の発明におけるメ
モリは、上記第１〜第９までの発明においてデータを格
納したり、格納したデータを呼び出す場合にアドレス変
換手段から出力されるアドレスと外部から入力するアド
レスのいずれかを変換するアドレス変換手段を有するこ
とにより、上記第１〜第９の発明のように論理アドレス
を与えることによって変換アドレスを得る方法の他に、
直接データを記憶する変換アドレスを指定したり、直接
データを呼び出す変換アドレスを指定したりすることが
可能になる。

【００２９】

【実施例】

実施例１．この実施例では、データを格納するデータ記
憶部を備え、該データ記憶部内の領域を直接指定する変
換アドレスと、記憶されたデータをアクセスするために
外部より与えられる論理アドレスとを、必ずしも同一と
しないことを特徴とするメモリについて説明を行なう。
この実施例のメモリ格納制御手法は、格納の対象となる
データを指定する論理アドレスと、実際にデータが格納
されるデータ記憶部内の領域を指し示す変換アドレス
が、必ずしも同一とならないように、データの格納を制
御し、アドレス変換手段は、上記メモリに記憶されたデ
ータを読み出すために外部より与えられる論理アドレス
を実際にデータが記憶されているメモリ内の領域を示す
特定の変換アドレスに変換することを特徴としている。
尚、この実施例はＲＯＭに適用した発明について説明し
ている。以下の実施例についても、特に明記されていな
い限り、ＲＯＭに適用した発明である。以下に詳細な説
明を行う。

【００３０】図１は、この実施例におけるＲＯＭの一実
施例を示すブロック図であり、図１において、１１は入
力論理アドレス、１２はアドレス変換手段であり、１３
は変換アドレス、１６はアドレスデコーダ、１７は選択
信号、１８はデータ記憶部、１９はデータ記憶部１８に
より出力された出力データである。図２は、メモリへの
データ格納手法を示す概念図であり、図３は、図２のデ
ータ格納手法におけるアドレス変換の一例を示す図であ
る。

【００３１】まず、本実施例に基づくメモリ格納制御手
法について説明する。なお、ここでは、説明の簡易化の
ため書き込みの対象となるデータの容量を６バイトの場
合について記載する。図２にあるように、書き込みの対
象となるデータは１６進数表現で｛００，００，０１，
１０，ＦＦ，００｝の６バイトとし、これらデータが順
にメモリに書き込まれる場合を考える。

【００３２】図２にある書き込み対象データの論理アド
レス‘０’に対応するデータをデータ記憶部１８の変換
アドレス‘０’に格納すると、論理アドレス‘０’と論
理アドレス‘１’と論理アドレス‘５’のそれぞれに対
応するデータは等しいデータであるので、論理アドレス
‘１’、‘５’に対応するデータもデータ記憶部１８の
変換アドレス‘０’に格納される。論理アドレス‘２’
と論理アドレス‘３’と論理アドレス‘４’に対応する
データは他に等しいデータが存在しないので、それぞれ
データ記憶部１８の変換アドレス‘１’、変換アドレス
‘２’、変換アドレス‘３’に格納される。

【００３３】図１におけるデータ記憶部１８には、以上
のような手順により、データが書き込まれているものと
する。また、アドレス変換手段１２は、図３に示す特性
をもつものとする。すなわち、論理アドレス‘０’、
‘１’、‘５’は、変換アドレス‘０’に、論理アドレ
ス‘２’を変換アドレス‘１’に変換するものとする。

【００３４】次にメモリ読み出しの動作について説明す
る。まず、入力された入力論理アドレス１１はアドレス
変換手段１２により変換され、変換アドレス１３を得
る。変換アドレス１３はアドレスデコーダ１６によりデ
コードされ、データ記憶部１８内の特定領域を選択する
選択信号１７を得る。その結果、データ記憶部１８内の
変換アドレス１３に対応する領域が励起され、データ１
９が出力される。

【００３５】例えば、アドレス‘５’を入力した場合、
入力されたアドレス‘５’はアドレス変換手段１２によ
り図３に基づき変換され、変換アドレス‘０’を得る。
変換アドレス‘０’はアドレスデコーダ１６によりデコ
ードされ、その結果、データ記憶部１８内の変換アドレ
ス‘０’に対応する領域が励起され、データ‘００’が
出力される。

【００３６】実施例２． この実施例では、上記実施例１に示すメモリにおいて、
該データ記憶部にデータ格納する際に、参照データと当
該データとが等しい場合はデータを格納せず、等しいこ
とを示すフラグのみを格納し、等しくない場合について
は、等しくないことを示すフラグとデータの双方を格納
するデータ格納手法に基づいてデータを格納するメモリ
である。さらにこのメモリは、各データの属性を示す当
該フラグを格納するフラグ格納手段と、該参照データを
格納する参照データ格納手段とを備え、データを読むべ
くして入力したアドレスを、該フラグに基づいて対応す
るデータが実際に格納されているアドレスあるいは、参
照データ格納手段を指し示すアドレスに変換するアドレ
ス変換手段とを備えたことを特徴とするメモリである。
以下に詳細な説明を行う。

【００３７】図４は、この実施例におけるＲＯＭの一実
施例を示すブロック図であり、図４において１１１はフ
ラグ格納手段、１１２はフラグ列であり、それ以外は上
記実施例１の図１と同様とする。図５はメモリへのデー
タ格納手法を示す概念図である。

【００３８】まず、本実施例に基づくメモリ格納制御手
法について説明する。なお、ここでも上記実施例１と同
様に説明の簡易化の為、書き込みの対象となるデータの
容量を１０バイトの場合について記載する。図５にある
ように書き込みの対象となるデータは１６進数表現で
｛１０，１１，１１，２１，２５，１１，１１，２０，
１１，１０｝の１０バイトとし、これらデータが順にメ
モリに書き込まれる場合を考える。

【００３９】図５にある参照データ’１１’を本実施例
における参照データとして参照データ格納手段により、
予めデータ記憶部１８に、アドレス‘０’の位置に予め
書き込むものとする。入力論理アドレス１１により、図
５にある論理アドレス‘０’〜‘９’を順にアドレス変
換手段１２に入力する。アドレス変換手段１２では、書
き込み対象となるデータを参照データ‘１１’と比較す
る。アドレス‘１’、‘２’、‘５’、‘６’、‘８’
に対応するデータが‘１１’と等しいため、これらに対
応するフラグは‘０’とし、他は‘１’とする。なお、
ここでは等／不等を１ビットで表現し、等しい場合は
‘０’、不等は‘１’で表現するものとする。即ちフラ
グ格納手段１１１には図５にあるように１０ビットの２
進数‘１０１００１１００１’が書き込まれる。さら
に、参照データ‘１１’と他のこれに等しくないデータ
のみをデータ記憶部１８に、図５のデータ記憶部内デー
タにあるように格納する。

【００４０】次に、メモリ読み出しの動作について説明
する。図６は、データ読み出しにおけるアドレス変換手
段の一例を示すブロック図である。図６における１３１
はフラグ列１１２の最下位ビットより上位ビットに向け
てアドレス１１により指定されるビット数分の加算を行
うビット加算器、１３２はビット加算出力、１３３はア
ドレス１１に基づきフラグ列１１２より所望のデータに
対応するフラグを選択する第１の選択手段、１３４は選
択されたフラグ、１３５は参照データの書き込まれてい
る領域を示すアドレスであり、本実施例では図５にある
ように参照データアドレス１３５はアドレス‘００’と
する。１３６はフラグ１３４に基づきビット加算出力１
３２と参照アドレス１３５のいずれかを選択する第２の
選択手段である。この他の符号については上記実施例１
における図１の符号と同様とする。

【００４１】まず、入力された入力論理アドレス１１は
アドレス変換手段１２に入力される。ビット加算器１３
１はフラグ格納手段１１１に格納されたフラグ列１１２
の最下位ビットよりアドレス１１により指定されるビッ
ト数分の加算を行い、ビット加算出力１３２を得る。ま
た、第１の選択手段１３３はアドレス１１に基づきフラ
グ列１１２より所望のアドレスに対応するフラグを選択
しフラグ１３４を得る。第２の選択手段１３６はフラグ
１３４に基づきビット加算出力１３２と参照データアド
レス１３５のいずれかを選択し変換アドレス１３を得
る。なお、第２の選択手段１３６は入力したフラグが
‘１’の場合はビット加算出力１３２を選択し、フラグ
が‘０’の場合は参照データアドレス１３５を選択する
ものとする。変換アドレス１３はアドレスデコーダ１６
によりデコードされデータ記憶部１８内の特定領域を選
択する選択信号１７を得る。その結果データ記憶部１８
内の変換アドレス１３に対応する領域が励起され、デー
タ１９が出力される。

【００４２】例えば、図５によるとアドレス‘７’を入
力した場合、入力されたアドレス‘７’はアドレス変換
手段１２により変換される。この場合、フラグ列‘１０
１００１１００１’の下位８ビット分の加算によりフラ
グ‘１’が４ビットあるため、ビット加算出力‘４’を
得る。また、当該アドレスに対応するフラグは‘１’と
なっているため、第２の選択手段は、変換アドレスとし
てビット加算出力‘４’を選択し、結果として、データ
記憶部内のアドレス‘４’に書き込まれたデータ‘２
０’が読み出される。

【００４３】同様に、アドレス‘８’を入力した場合、
入力されたアドレス‘８’はアドレス変換手段１１３に
より変換される。この場合、フラグ列‘１０１００１１
００１’の下位９ビット分の加算によりフラグ‘１’が
４ビットあるため、ビット加算出力‘４’を得る。ま
た、当該アドレスに対応するフラグは‘０’となってい
るため、第２の選択手段は、変換アドレスとして参照デ
ータアドレス‘０’を選択し、結果として、データ記憶
部内のアドレス‘０’に書き込まれたデータ‘１１’が
読み出される。

【００４４】以上のように上記実施例２では、予め参照
データの値をメモリに格納し、この参照データと格納対
象とするデータを比較する事により、等しくない場合の
みデータを格納しているので、頻煩に発生するデータの
値を参照データとしておけばメモリ容量は少なくてす
む。

【００４５】実施例３．また、上記実施例２ではビット
加算手段を用いて、アドレス変換を行ったが、これを、
ビット加算手段の出力に、予め定めた特定の値（以下オ
フセット値）を加算するように構成すれば、上記実施例
２以上の効果を奏する。以下、この実施例を図７につい
て説明する。図７は図６におけるビット加算器において
ビット加算手段の出力に、予め定めた特定の値を加算す
ることを特徴とし、図７において、１４０は１０ビット
のフラグ列１１２中の上位５ビット、１４１は１０ビッ
トのフラグ列１１２中の下位５ビット、１４２は第１の
ビット加算器、１４３は第２のビット加算器、１４４は
オフセット値、１４５は加算器、１４６は選択手段であ
る。その他の符号については図１、及び、図６と同様と
する。

【００４６】次に動作について説明する。なお、ここで
はオフセット値を、下位５ビットの加算結果である
‘３’（フラグ‘１’のビット数が３であるため）とし
た。アドレス１１が‘４’以下の場合は、１０ビットの
フラグ列１１２の下位５ビット１４１はビット加算器１
４３によりビット０からアドレス１１で指定されたビッ
ト分加算される。一方、アドレス１１が‘５’以上の場
合は、ビット加算器１４２によって上位５ビット１４０
のビット５からアドレス１１により指定されるビット位
置まで加算され、加算結果は、オフセット値１４４とと
もに加算器１４５に入力され、全ビット分の加算結果が
得られる。選択手段１４６は加算器１４５の出力と、ビ
ット加算器１４３の出力のいずれかをアドレス１１が
‘５’以上か‘４’以下かに基づき選択する。

【００４７】例えば、図５によるとアドレス‘３’を入
力した場合は、ビット加算器１４３により、フラグ列１
１２のビット０からビット３までが加算され、フラグ
‘１’のビット数が２であるため加算出力‘２’を得
る。選択手段１４６はビット加算器１４３からの入力で
あるためビット加算器１３２を加算結果‘２’として出
力する。これ以降の処理は上記実施例２の選択手段１３
６の処理へ続く。一方、アドレス‘８’を入力した場合
は、ビット加算器１４２により、フラグ列１１２のビッ
ト５からビット８までが加算され、フラグ‘１’のビッ
ト数が１であるため加算出力‘１’を得、これは加算器
１４５によりオフセット値‘３’と加算され、結果とし
て、ビット０からビット８までのビット加算結果‘４’
を得ることができる。選択手段１４６は加算器１４５か
らの入力であるため、ビット加算出力１３２を加算結果
‘４’として出力する。これ以降の処理は上記実施例２
の選択手段１３６の処理へ続く。

【００４８】実施例４．この実施例では、上記実施例１
に示すメモリにおいてデータ記憶部へ格納対象とするデ
ータに対して単項入力演算を施した結果と全く等しいデ
ータが存在した場合、データを格納せずに、該単項演算
結果に等しいことを示すデータ属性情報のみを格納する
メモリ格納制御手法を用いてデータの書き込みを行うメ
モリで、１つ以上の単項演算処理手段と、データの属性
を格納する属性格納手段とを備え、該単項演算結果と等
しいデータを読み出すべく入力されたアドレスを該単項
論理演算の入力に相当するデータが格納されている領域
のアドレスに変換し、これにより読み出されたデータを
対応する属性情報に基づいて、該単項演算手段により単
項演算を施してから出力することを特徴としたメモリで
ある。なお、本実施例では、単項入力演算として論理演
算を用いている。以下に詳細な説明を行う。

【００４９】図８は、本実施例をＲＯＭに適用した一例
を示すブロック図である。図８において、１１はメモリ
に入力される入力論理アドレス、１２はアドレス変換手
段、１３はデータ記憶部内の領域を直接指定する変換ア
ドレス、１４は属性格納手段、１５はデータの属性、１
６はアドレスデコーダ、１７は選択信号、１８はデータ
記憶部、１９はデータ、２０は論理負演算手段、２１は
論理負演算出力データ、２２はデータ選択手段、２３は
出力データである。図９は本実施例におけるメモリへの
データ格納手法を示す概念図であり、図１０は、図９の
データ格納手法におけるアドレス変換の一例を示す図で
ある。

【００５０】まず、本実施例に基づくメモリ格納制御手
法について説明する。なお、ここでは、説明の簡易化の
ため書き込みの対象となるデータの容量を６バイトの場
合について記載する。図９にあるように、書き込みの対
象となるデータは１６進数表現で｛００，００，０１，
１０，ＦＦ，００｝の６バイトとし、これらデータが順
にメモリに書き込まれる場合を考える。

【００５１】図９による書き込み対象データの論理アド
レス‘０’から論理アドレス‘５’までの内部データを
比較すると、論理アドレス‘０’と‘１’と‘５’は対
応するデータがそれぞれ等しく、また、論理アドレス
‘０’に対応するデータに論理負演算を施した結果は論
理アドレス４の内部データと等しい。論理アドレス
‘２’と‘３’に対応するデータに等しいデータは存在
しない。

【００５２】そこで、論理アドレス‘０’、論理アドレ
ス‘２’及び論理アドレス‘３’に対応するデータつい
てはデータ記憶部１８内の変換アドレス‘０’、
‘１’、‘２’にそれぞれ格納する。また、論理アドレ
ス‘４’については属性格納手段１４に、属性‘１’を
格納し、その他のアドレスについては‘０’を格納して
おく。なお、ここでは、属性‘０’は当該アドレスに対
応するデータが論理負演算出力に等しくないことを示
し、‘１’は論理負演算出力に等しいことを示すものと
して説明を進める。

【００５３】図８におけるデータ記憶部１８には、以上
のような手順により、データが書き込まれているものと
する。また、アドレス変換手段１２は、図１０に示す特
性を持つものとする。すなわち、論理アドレス‘０’、
‘１’、‘４’、‘５’は変換アドレス‘０’に、論理
アドレス‘２’を変換アドレス‘１’に、論理アドレス
‘３’を変換アドレス‘２’に変換するものとする。

【００５４】次にメモリ読み出しの動作について説明す
る。まず、入力された入力論理アドレス１１はアドレス
変換手段１２により変換され、変換アドレス１３を得
る。変換アドレス１３はアドレスデコーダ１６によりデ
コードされ、データ記憶部１８内の特定領域を選択する
選択信号１７を得る。その結果、データ記憶部１８内の
変換アドレス１３に対応する領域が励起され、データ１
９が出力される。データ１９は同時に論理負演算手段２
０に入力され、論理負演算出力データ２１を得る。ま
た、入力された論理アドレス１１は同時に属性格納手段
１４にも入力され、対応する属性１５を得る。この属性
１５に基づき、選択手段２２により、データ１９または
論理負演算出力データ２１のいずれかが選択され、出力
データ２３を得る。なお、選択手段２２は入力した属性
が’１’の場合は論理負演算出力データ２１を、‘０’
の場合はデータ１９を選択するものとする。

【００５５】例えば、アドレス‘４’を入力した場合、
入力されたアドレス‘４’はアドレス変換手段１２によ
り図１０に基づき変換され、変換アドレス‘０’を得
る。変換アドレス‘０’はアドレスデコーダ１６により
デコードされ、その結果、データ記憶部１８内の変換ア
ドレス‘０’に対応する領域が励起され、データ‘０
０’が出力される。データ‘００’は同時に論理負演算
手段２０にも入力され、論理負演算出力‘ＦＦ’を得
る。また、入力された論理アドレス‘４’は同時に属性
格納手段１４にも入力され、対応する属性‘１’を得
る。この属性に基づき論理負演算出力‘ＦＦ’が選択さ
れ、出力データ‘ＦＦ’を得る。

【００５６】以上のように、上記実施例４によるメモリ
格納制御手法は、ある論理アドレスＮの内部データが、
他の論理アドレスＭ（ただし、Ｍ≠Ｎ）の内部データあ
るいはこれに各種演算処理を施した結果生じるデータと
等しい場合には、論理アドレスＮのデータのみを該デー
タ記憶部に格納し、論理アドレスＭについてはデータを
格納せず、論理アドレスが他の論理アドレスＮ（ただ
し、Ｍ≠Ｎ）の内部データあるいはこれに各種演算処理
を施した結果生じるデータと等しいことを示す属性情報
のみを該属性格納手段に格納するので、同じデータが重
複してメモリに格納されることなく、メモリ容量を効率
よく使用できる。

【００５７】実施例５．なお、上記実施例４では単項演
算手段として、論理負演算手段を用いたものを示した
が、例えば、ビット間の論理和演算等の他の単項演算で
もよい。但し、論理アドレスの示す領域に格納されたデ
ータは昇順に入力されるものとする。以下に詳細な説明
を行う。

【００５８】図１１は本実施例をＲＯＭに適用した一例
を示すブロック図である。図１１において１９ａは論理
和入力データであり本実施例では‘０１’（１６進数表
現）固定とし、２０ａは論理和演算手段であり、２１ａ
は論理和演算手段２０ａで演算された論理和演算出力デ
ータである。これ以外の符号については上記実施例４の
図８と同様とする。図１２は本実施例におけるメモリへ
のデータ格納手法を示す概念図であり、図１３は図１２
のデータ格納手法におけるアドレス変換の一例を示す図
である。

【００５９】まず本実施例に基づくメモリ格納制御手法
について説明する。なお、ここでは説明の簡易化の為、
書き込みの対象となるデータの容量を６バイトの場合に
ついて記載する。使用するデータについては、上記実施
例４と同様に図１２にあるように書き込みの対象となる
データは１６進数表現で｛００，００，０１，１０，Ｆ
Ｆ，００｝の６バイトとし、これらデータが順にメモリ
に書き込まれる場合を考える。

【００６０】データをデータ記憶部１８に格納する手順
は上記実施例４とほぼ同様であるが、この実施例では単
項演算手段として論理和演算手段２０ａを用いているの
で、実際にデータ記憶部に格納されるデータの内容と変
換アドレスの内容は上記実施例４とは異なる。論理アド
レス‘０’から‘５’までのデータを順に入力する場
合、論理アドレス‘２’に対応するデータは論理アドレ
ス‘０’に対応するデータに対して、論理和入力データ
１９ａと論理和演算手段２０ａの演算を行った結果と同
じになるため、論理アドレス‘２’に対応するデータは
論理アドレス‘０’に対応するデータが格納されている
データ記憶部内データの変換アドレス‘０’に対応する
ようになる。また、この論理アドレス‘２’については
属性格納手段１４に属性‘１’を格納し、その他のアド
レスについては‘０’を格納しておく。なお、ここでは
属性‘０’及び属性‘１’は、上記実施例４と同様の意
味をもつものとする。

【００６１】図１１におけるデータ記憶部１８には以上
のような手順によりデータが書き込まれているものとす
る。また、アドレス変換手段１２は図１３に示す特性を
持つものとする。即ち論理アドレス‘０’、‘１’、
‘２’、‘５’は変換アドレス‘０’に、論理アドレス
‘３’を変換アドレス‘１’に、論理アドレス‘４’を
変換アドレス‘２’に変換するものとする。

【００６２】次に、メモリ読み出しの動作について説明
する。このメモリ読み出し動作も上記実施例４とほぼ同
様の動作とするが、データ選択手段２２に入力される２
つのデータのうち、１つを論理和演算を行った出力デー
タを用いているため、データ記憶部１８より励起された
データ１９は論理負演算手段２０ａに入力され、論理和
入力データ１９ａとの論理和が求められ論理和演算出力
データ２１ａを得る。同時に属性格納手段にも入力論理
アドレス１１が入力され対応する属性１５を得る。この
属性１５に基づきデータ選択手段２２によりデータ１９
または、論理和演算出力データ２１ａのいずれかが選択
され出力データ２３を得る。なお、選択手段２２の動作
については上記実施例４と同様のものとする。

【００６３】例えば、アドレス‘２’を入力した場合、
入力されたアドレス‘２’はアドレス変換手段１２によ
り図１３に基づき変換され、変換アドレス‘０’を得
る。変換アドレス’０’はアドレスデコーダ１６により
デコードされ、その結果データ記憶部１８内のアドレス
変換アドレス‘０’に対応する領域が励起され、データ
‘００’が取りだされる。データ‘００’は同時に論理
和演算手段２０ａにも入力され、論理和入力データ１９
ａ‘０１’との論理和が求められ、論理和演算出力‘０
１’を得る。また、入力された論理アドレス‘２’は同
時に属性格納手段１４にも入力され対応する属性‘１’
を得る。この属性に基づき論理和演算出力‘０１’が選
択され、出力データ‘０１’を得る。

【００６４】実施例６．また、上記実施例４〜５では、
単項演算手段を１つだけ用いたが、これを複数用い、デ
ータを入力とした各演算手段の出力と、データをそれぞ
れ比較し、一致するものについてはまた別の属性を割当
て、区別するようにしても良い。以下に詳細な説明を行
う。

【００６５】図１４は、この実施例における複数の単項
演算手段を用いたブロック図であり、図１４において２
０ｂは論理負演算手段１であり、２０ｃは論理和演算手
段２であり、一方の入力を‘０Ｆ’と設定し、２０ｄは
論理和演算手段３であり、一方の入力を‘０１’と設定
する。２１ｂから２１ｄまではそれぞれ２０ｂから２０
ｄの演算手段により出力されたデータであり、データ選
択手段２２及び出力データ２３は上記実施例１の図１と
同様とする。また、図１４の他の構成要素は、実施例５
の図１１と同様とする。図１５はメモリへのデータ格納
手法を示す概念図であり、図１６は図１５のデータ格納
手法におけるアドレス変換の一例を示す図である。

【００６６】まず、本実施例に基づくメモリ格納制御手
法について説明する。なお、ここでは説明の簡易化の為
書き込みの対象となるデータの容量を６バイトの場合に
ついて記載する。図１５にあるように書き込みの対象と
なるデータは１６進数表現で｛００，１０，１１，０
０，１Ｆ，ＦＦ｝の６バイトとし、これらデータが順に
メモリに書き込まれる場合を考える。

【００６７】図１５にある書き込み対象データの論理ア
ドレス‘０’から‘５’に格納されているデータを順に
格納する手順は、上記実施例６と同じような手順で書き
込まれるが、この実施例では単項演算手段が３つあり、
論理アドレス‘１’の格納データに対して論理和演算手
段３の演算を施すと、論理アドレス‘２’の格納データ
と同じ値になり、論理アドレス‘１’に格納されている
データに対して論理和演算手段２の演算を施すと、論理
アドレス‘４’に格納されているデータと同じ値にな
り、論理アドレス‘０’に格納されているデータに対し
て論理負演算手段１の演算を施すと、論理アドレス
‘５’に格納されているデータと同様の値になる。

【００６８】そこで論理アドレス‘０’、論理アドレス
‘１’については、対応するデータをデータ記憶部１８
内の変換アドレス‘０’、‘１’にそれぞれ格納する。
また、論理アドレス‘２’については属性格納手段１４
に属性‘３’を格納し、論理アドレス‘４’については
属性格納手段１４に属性‘２’を格納し、論理アドレス
‘５’については属性格納手段１４に属性‘１’を格納
し、その他のアドレスについては‘０’を格納してお
く。なお、ここでは属性‘０’は当該アドレスに対応す
るデータが論理演算出力に等しくないことを示し、
‘１’は論理負演算１出力に等しいことを示し、‘２’
は論理和演算２出力に等しいことを示すものとし、
‘３’は論理和演算３出力に等しいことを示すものとし
て説明を進める。

【００６９】図１４におけるデータ記憶部１８には以上
のような手順によりデータが書き込まれているものとす
る。また、アドレス変換手段１２は、図１６に示す特性
を持つものとする。即ち論理アドレス‘０’、‘３’、
‘５’を変換アドレス‘０’に、論理アドレス‘１’、
‘２’、‘４’変換アドレス‘１’に変換するものとす
る。

【００７０】次に、メモリ読み出しの動作について説明
する。読み出し手順は上記実施例６とほぼ同様である
が、この実施例では単項演算手段が３つあるので、属性
格納手段１４には‘０’、‘１’、‘２’、‘３’の３
種類の属性が格納されている。このためデータ選択手段
２２にはアドレス変換手段１２によって得られた変換ア
ドレス１３よりデータ記憶部１８内の特定領域が励起さ
れ、得られたデータ１９とデータ１９に対して論理負演
算手段１２０ｂ、及び、論理和演算手段２２０ｃ、及
び、論理和演算手段３２０ｄの演算が、それぞれ施され
た演算出力データがデータ選択手段２２に入力され、さ
らに属性格納手段１４より各論理アドレスに対する属性
１５が入力される。データ選択手段２２では属性１５の
値によってデータ１９、論理負演算１出力データ２１
ｂ、論理和演算２出力データ２１ｃ、論理和演算３出力
データ２１ｄよりデータ属性に対する出力データ２３が
選択され出力される。

【００７１】例えば、アドレス‘４’を入力した場合、
入力されたアドレス‘４’はアドレス変換手段１２によ
り図１６に基づき変換され、変換アドレス‘１’を得
る。この変換アドレス‘１’はアドレスデコーダ１６に
よりデコードされ、その結果データ記憶部１８内の変換
アドレス‘１’に対する領域が励起され、データ‘１
０’が出力される。データ‘１０’は同時に論理負演算
手段１、論理和演算手段２、論理和演算手段３の２０ｂ
から２０ｄまでの演算手段にも入力され、それぞれ‘Ｅ
Ｆ’、‘１Ｆ’、‘１１’を演算出力データとしてデー
タ選択手段２２に入力され、属性１５はこの時‘２’に
なっているので、論理和２演算出力データ２１ｃの演算
結果である‘１Ｆ’を入力データ２３として選択する。

【００７２】実施例７．上記実施例５〜６では加工手段
に単項入力演算として論理和演算を用い、データと論理
和固有の固定データで論理和を行っていたので固定デー
タの個数分、論理和演算手段を必要としていた。この実
施例は、データと多項入力演算の特性を定めるに足る他
のデータ（以降、特性データと呼ぶ）とを入力とする１
つ以上の多項入力演算の結果のいずれかと等しいデータ
が存在した場合、該データを格納せずに、該データが該
多項演算手段のいずれを用いた結果と等しいか等を示す
属性情報と、該多項演算手段の特性を定める特性データ
あるいはこれを指し示すインデックスのみを格納するメ
モリ格納制御手法を用いてデータの書き込みを行ったメ
モリで、１つ以上の多項演算手段と、該データの属性を
格納する属性格納手段及び、該特性データを１つ以上格
納する特性データ格納手段を備え、入力したアドレスが
該多項演算出力結果と等しいデータに対応するものであ
る場合は、これを該多項演算の入力に相当するデータが
格納されている領域のアドレスに変換し、これにより読
み出されたデータの論理アドレスに対応する属性情報に
基づいて選択された該多項演算手段により、対応する特
性データ、あるいはこれを指し示すインデックスにより
特性の定まる多項演算を施してから出力することを特徴
としたメモリを使用し、該多項演算手段は、メモリ書き
込みの対象となるデータと該多項演算の特性を定めるに
足る任意のデータを入力とした多項演算結果を算出する
ものであり、該特性データ格納手段は、多項演算の特性
を定めるに足る特性データを格納するものである。

【００７３】図１７は本実施例をＲＯＭに適用した一実
施例を示すブロック図である。なお、本実施例では、多
項演算として２項論理和演算を用いている。図１７にお
いて、４１は２項論理和演算手段、４２は該論理和演算
の出力を制御する任意特性データであり、この実施例で
は‘ＦＦ’と‘１３’とする。４３は２項論理和出力、
４４は該特性データを格納する特性データ格納手段であ
る。なお、その他については図１に記載したものと同一
のため説明を省略する。

【００７４】まず、本実施例に基づくメモリ格納制御手
法について説明する。なお、ここでは説明の簡易化のた
め書き込みの対象となるデータの容量を５バイトとして
いる。図１８において、書き込みの対象となるデータは
１６進数で｛００，０１，００，１３，ＦＦ｝の５バイ
トとし、これらデータが順にメモリに書き込まれる場合
を考える。各論理アドレスの格納データを比較すると、
論理アドレス‘０’に対応するデータと論理アドレス
‘２’に対応するデータは等しく、論理アドレス‘０’
に対応するデータと１６進数‘ＦＦ’との論理和演算結
果は論理アドレス‘４’に対応するデータと等しい。ま
た、論理アドレス‘１’に対応するデータと１６進数
‘１３’との論理和演算結果は論理アドレス‘３’に対
応するデータと等しい。

【００７５】そこで、論理アドレス‘０’、及び論理ア
ドレス‘１’については対応するデータをデータ記憶部
１８内の変換アドレス‘０’、‘１’、にそれぞれ格納
する。また、論理アドレス‘３’、‘４’については属
性格納手段１４に、２項論理和演算出力に等しいことを
示す属性‘１’を格納し、その他のアドレスについては
‘０’を格納しておく。また、論理アドレス‘３’、
‘４’については、２項論理和演算手段のもう１方の入
力である、‘１３’と‘ＦＦ’をそれぞれ特性データ格
納手段４４に格納する。

【００７６】図１７におけるデータ記憶部１８には、以
上のような手順によりデータが書き込まれているものと
する。また、アドレス変換手段１２は、図１９に示す特
性を持つものとする。すなわち、論理アドレス‘０’、
‘２’、‘４’は変換アドレス‘０’に、論理アドレス
‘１’、‘３’を変換アドレス‘１’に変換するものと
する。

【００７７】次にメモリ読み出しの動作について説明す
る。まず、入力された入力論理アドレス１１はアドレス
変換手段１２により変換され、変換アドレス１３を得
る。変換アドレス１３はアドレスデコーダ１６によりデ
コードされ、データ記憶部１８内の特定領域を選択する
選択信号１７を得る。その結果、データ記憶部１８内の
変換アドレス１３に対応する領域が励起され、データ１
９が出力される。また、入力された入力論理アドレス１
１は同時に、特性データ格納手段４４に入力し、対応す
る特性データ４２を得る。データ１９と特性データ４２
は、２項論理和手段４１に入力し、２項論理和出力４３
を得る。さらに、入力された入力論理アドレス１１は同
時に属性格納手段１４に入力され、対応する属性１５を
得る。この属性に基づき、データ選択手段２２により、
データ１９または２項論理和演算出力４３のいずれかが
選択され、出力データ２３を得る。なお、データ選択手
段２２は入力した属性が‘１’の場合は２項論理和演算
出力４３を、‘０’の場合はデータ１９を選択するもの
とする。

【００７８】例えば、アドレス‘３’を入力した場合、
入力されたアドレス‘３’はアドレス変換手段１２によ
り図１９に基づき変換され、変換アドレス‘１’を得
る。変換アドレス‘１’はアドレスデコーダ１６により
デコードされ、その結果、データ記憶部１８内の変換ア
ドレス‘１’に対応する領域が励起され、データ‘０
１’が出力される。アドレス‘３’は同時に特性データ
格納手段４４に入力し、該アドレスに対応する特性デー
タ‘１３’を得る。データ‘０１’及び特性データ‘１
３’は、２項論理和演算手段４１にも入力され、演算出
力‘１３’を得る。また、入力された論理アドレス
‘３’は同時に属性格納手段１４にも入力され、対応す
る属性‘１’を得る。この属性に基づき論理演算出力
‘１３’が選択され、出力データ‘１３’を得る。

【００７９】以上のように、上記実施例７では特性デー
タ格納手段を設けたので、１つの論理和演算手段よりい
くつもの演算結果を得ることができ、データ記憶部の記
憶容量が少なくなる。

【００８０】実施例８．なお、上記実施例７では多項入
力演算手段として、２項論理和を用いたものを示した
が、論理積等の他の多項演算でもよい。また、特性デー
タを１バイトのデータとした場合について説明したが、
これは１バイトに限定されるものではなく他の大きさで
あっても、上記実施例７と同様の効果を奏する。

【００８１】実施例９．この実施例のメモリは、格納の
対象となるデータを複数のブロックに分割し、各ブロッ
クを各々互いに比較した結果、内部のデータが互いに全
く等しい場合は、そのうち１ブロック分のデータのみを
データ記憶部に格納し、等しいブロックが存在しないブ
ロックについてはデータを全て格納するメモリ格納制御
手法を用いてデータの書き込みを行い、メモリ内に格納
されたデータを読み出すべくして入力するアドレスを、
実際に対応するデータの格納されたデータ記憶部内の領
域を指し示すアドレスに変換するためのアドレス変換手
段を備えたことを特徴としたメモリである。以下に詳細
な説明を行う。

【００８２】図２０は、この実施例におけるＲＯＭの一
実施例を示すブロック図であり、図１のブロック図の構
成と同じである。図２１はメモリへのデータ格納手法を
示す概念図であり、図２２は図２１のデータ格納手法に
おけるアドレス変換の一例を示す図である。

【００８３】まず、本実施例に基づくメモリ格納制御手
法について説明する。なお、ここでは、説明の簡易化の
ため書き込みの対象となるデータの容量を１０バイトの
場合について記載する。図２１において、書き込みの対
象となるデータは１６進数表現で｛００，００，０１，
１０，００，００，１３，１３，ＦＦ，ＦＦ｝の１０バ
イトとし、これらデータが順にメモリに書き込まれる場
合を考える。

【００８４】本実施例の手順に基づき、書き込み対象と
なるデータを、例えば２バイトの容量をもつブロックに
分割すると、図２１に示すようにブロック０からブロッ
ク４の５つのブロックに分割される。ここでは説明の都
合上、書き込み対象となるデータを分割したブロックを
論理ブロック、データ記憶部内の領域を分割したブロッ
クを物理ブロックと呼ぶ。図２１中の波線は各論理ブロ
ックあるいは物理ブロックの境界を示す。各論理ブロッ
クを比較すると、論理ブロック０と論理ブロック２は等
しく、論理ブロック１と論理ブロック３及び論理ブロッ
ク４に等しい論理ブロックは存在しない。

【００８５】そこで、論理ブロック０、論理ブロック
１、論理ブロック３、及び、論理ブロック４については
その内部のデータをデータ記憶部１８内の物理ブロック
０、１、２、３にそれぞれ格納する。

【００８６】図２０におけるデータ記憶部１８には、以
上のような手順によりデータが書き込まれているものと
する。また、アドレス変換手段１２は、図２２に示す特
性を持つものとする。すなわち、論理ブロック０、２に
対するアドレスは物理ブロック０に対するアドレスに、
論理ブロック１に対するアドレスは物理ブロック１に対
するアドレスに、論理ブロック３に対するアドレスは物
理ブロック２に対するアドレスに、論理ブロック４に対
するアドレスは物理ブロック３に対するアドレスに変換
するものとする。

【００８７】次にメモリ読み出しの動作について説明す
る。まず、入力された入力論理アドレス１１はアドレス
変換手段１２により変換され、変換アドレス１３を得
る。変換アドレス１３はアドレスデコーダ１６によりデ
コードされ、データ記憶部１８内の特定領域を選択する
選択信号１７を得る。その結果、データ記憶部１８内の
変換アドレス１３に対応する領域が励起され、データ１
９が出力される。

【００８８】以上のように、上記実施例９では、書き込
み対象データをブロックに分割し、このブロック単位に
データ記憶部に格納するので、等しい内部データを持つ
論理ブロックが存在する場合は、１ブロック分のデータ
のみをデータ記憶部に格納するので、メモリの容量が少
なくなる。

【００８９】実施例１０．この実施例では、上記実施例
２で使用したメモリにおいて、さらに、格納の対象とな
るデータを１つ以上のブロックに分割し、データ記憶部
にデータを格納するようにした。例えば、参照データと
等しいデータであるデータｎを読み出すべく入力された
論理アドレスは、ブロック内アドレス変換手段により、
参照データが格納された領域を指し示すアドレスに変換
され、参照データが読み出される。また、データｎを読
み出すべく入力された論理アドレスは、フラグ格納手段
に格納されたフラグに基づいて、ブロック内アドレス変
換手段により、所望の領域を指し示すアドレスに変換さ
れ、所望のデータｎを得る。以下に詳細な説明を行う。

【００９０】図２３は、本実施例におけるＲＯＭの一実
施例を示す図であり、図２３において、１１３はブロッ
ク内アドレス変換手段であり、他の要素は、上記実施例
２の図４と同様とする。図２４は、メモリへのデータ格
納手段を示す概念図である。

【００９１】まず、本実施例に基づくメモリ格納手法に
ついて説明する。ここでは、説明の簡易化のため書き込
みの対象となるデータの１ブロック分の書き込みを想定
している。図２４において、書き込みの対象となるデー
タは１６進数表現で｛１０，１１，１１，２１，２５，
１１，１１，２０，１１，１０｝の１０バイトとし、こ
れらデータが順にメモリに書き込まれる場合を考える。
この実施例では、上記実施例２と同様に参照データを
‘１１’として、書き込み対象となるデータを、参照デ
ータ‘１１’と比較する。アドレス‘１’、‘２’、
‘５’、‘６’、‘８’に対応するデータが、‘１１’
と等しいため、これらに対応するフラグは、‘０’と
し、他は‘１’とする。なお、ここでは等／不等を１ビ
ットで表現し、等は‘０’、不等は‘１’で表現するも
のとする。すなわち、この場合、フラグ格納手段１１１
には、１０ビットの２進数‘１０１００１１００１’が
書き込まれる。さらに、参照データ‘１１’と、他のこ
れに等しくないデータのみをデータ記憶部１８に格納す
る。なお、ここでは、参照データ‘１１’を、メモリ上
のアドレス‘０’の位置に書き込むものとする。

【００９２】ブロック内アドレス変換手段１１３の構成
例は図６と同様とする。図６において１３１は、フラグ
列１１２の最下位ビットより（図２４において示したフ
ラグの上から下に向かって）、入力論理アドレス１１に
より指定されるビット数分の加算を行うビット加算器、
１３２はビット加算出力、１３３は入力論理アドレス１
１に基づき、フラグ列１１２より、所望のデータに対応
するフラグを選択する第１の選択手段、１３４は選択さ
れたフラグ、１３５は参照データの書き込まれている領
域を示すアドレス、１３６はフラグ１３４に基づき、ビ
ット加算出力１３２と参照データアドレス１３５のいず
れかを選択する第２の選択手段である。

【００９３】実際の動作について説明する。まず、入力
された入力論理アドレス１１はブロック内アドレス変換
手段１１３に入力される。ビット加算器１３１は、フラ
グ格納手段１１１に格納されたフラグ列１１２の最下位
ビットより、入力論理アドレス１１により指定されるビ
ット数分の加算を行い、ビット加算出力１３２を得る。
また、第１の選択手段１３３は入力論理アドレス１１に
基づき、フラグ列１１２より、所望のアドレスに対応す
るフラグを選択し、フラグ１３４を得る。第２の選択手
段１３６はフラグ１３４に基づき、ビット加算出力１３
２と参照データアドレス１３５のいずれかを選択し、変
換アドレス１３を得る。なお、第２の選択手段１３６は
入力したフラグが‘１’の場合はビット加算出力１３２
を、フラグが‘０’の場合は参照データアドレス１３５
を選択するものとする。変換アドレス１３はアドレスデ
コーダ１６によりデコードされ、データ記憶部１８内の
特定領域を選択する選択信号１７を得る。その結果、デ
ータ記憶部１８内の変換アドレス１３に対応する領域が
励起され、データ１９が出力される。

【００９４】例えば、アドレス‘７’を入力した場合、
入力されたアドレス‘７’はブロック内アドレス変換手
段１１３により変換される。この場合、フラグ列‘１０
１００１１００１’の下位８ビット分の加算によりビッ
ト加算出力‘４’を得る。また、当該アドレスに対応す
るフラグは‘１’となっているため、第２の選択手段
は、変換アドレスとしてビット加算出力‘４’を選択
し、結果として、データ記憶部内のアドレス‘４’に書
き込まれたデータ‘２０’が読み出される。

【００９５】同様に、アドレス‘８’を入力した場合、
入力されたアドレス‘８’はブロック内アドレス変換手
段１１３により変換される。この場合、フラグ列‘１０
１００１１００１’の下位９ビット分の加算によりビッ
ト加算出力‘４’を得る。また、当該アドレスに対応す
るフラグは‘０’となっているため、第２の選択手段
は、変換アドレスとして参照データアドレス‘０’を選
択し、結果として、データ記憶部内の‘アドレス０’に
書き込まれたデータ‘１１’が読み出される。

【００９６】実施例１１．上記実施例１０では、ビット
加算手段を用いて、アドレス変換を行ったが、上記実施
例３と同様に、ビット加算手段の出力に、予め定めた特
定の値（オフセット値）を加算するように構成してもよ
い。大切なことは、格納の対象となるデータを複数のブ
ロックに分けて、ブロック内アドレス変換手段が、入力
したアドレスをブロック内のデータが実際に格納されて
いる領域を指し示すアドレスに変換することである。

【００９７】実施例１２．この実施例では、各ブロック
内のデータをさらに小さなサブブロックに分割し、デー
タ記憶部にデータ格納する際に、各ブロック毎に定まる
参照データとサブブロック内のデータとが等しい場合は
データを格納せず、等しいことを示すフラグのみを格納
し、等しくない場合については、等しくないことを示す
フラグとデータの双方を格納するブロック内データ格納
手法に基づいてデータが格納されたメモリで、当該フラ
グを格納するフラグ格納手段と、参照データを格納する
参照データ格納手段とを備え、データを読むべくして入
力したブロック内のアドレスを、フラグに基づいて対応
するデータが実際に格納されているブロック内のアドレ
スあるいは、参照データ格納手段を指し示すアドレスに
変換するブロック内アドレス変換手段とを備えたことを
特徴とするメモリを備え、上記実施例１０ではサブブロ
ックの大きさを１バイトにしたが、これは１バイトに限
定されるものではなく、他の大きさであっても、上記実
施例１０と同様の効果を奏する。以下に詳細な説明を行
なう。

【００９８】図２５は本実施例におけるメモリへのデー
タ格納手法を示す概念図である。尚、ＲＯＭのブロック
図は上記実施例１０の図２３と同様とする。

【００９９】まず、本実施例に基づくメモリ格納手法に
ついて説明する。ここでは、説明の簡易化のため書き込
みの対象となるデータを１ブロック分の書き込みを想定
し、さらに１ブロックを２バイトずつ４つのサブブロッ
クに分割している。図２５において、書き込みの対象と
なるデータは、１６進数表現で｛１１，１１，２１，２
５，１１，１１，２０，１１｝の８バイトとし、これら
のデータが順にメモリに書き込まれる場合を考える。ま
た、この実施例では参照データを２バイトの‘１１，１
１’としてメモリ上のアドレス‘０’の位置に書き込む
ものとする。このため、フラグ格納手段１１１には１０
ビットの２進数‘１０１０’が書き込まれる。さらに、
参照データ‘１１，１１’と、他のこれに等しくないデ
ータのみをデータ記憶部１８に格納する。データの書き
込み動作、及び、メモリからのデータ読み出し動作につ
いては、上記実施例１０と同様である。但し入力された
論理入力アドレス１１はブロック内アドレス変換手段１
１３によってサブブロックのアドレスに変換される。例
えばアドレス‘４’を入力した場合、入力されたアドレ
ス‘４’はブロック内アドレス変換手段１１３により変
換される。この場合、ビット加算出力‘１’を得る。当
該アドレスに対応するフラグは‘０’となっているため
第２の選択手段１３６は、変換アドレスとして参照デー
タアドレス‘０’を選択し、結果としてデータ記憶部内
のアドレス‘０’に書き込まれたデータ‘１１’が読み
出される。

【０１００】以上のように、上記実施例１０〜１２で
は、予め出現頻度の高いデータを参照データとしておく
ことによって、データを記憶するメモリが少なくてす
む。

【０１０１】実施例１３．また、上記実施例１０〜１２
では、データの格納、フラグの格納、及び、アドレスの
変換等の処理を、格納の対象となるデータが参照データ
に等しいか否かに基づいて行ったが、この実施例では、
１つ以上の単項演算手段、あるいは多項演算手段を設
け、格納の対象となるデータを入力とした単項演算、あ
るいは多項演算結果に基づいてこれらの処理をおこなう
よう構成すれば、上記実施例１０〜１２以上の効果を奏
することになる。以下に詳細な説明を行なう。

【０１０２】図２６は、本実施例におけるＲＯＭの一実
施例を示すブロック図であり、図２６において、１１は
入力論理アドレスであり、８ビッで構成され、８ビット
内のビット０〜ビット２までの３ビットをブロック内ア
ドレスとして使用し、ビット３〜ビット７までの５ビッ
トをブロックアドレスとして使用する。１６はアドレス
デコーダ、１７は選択信号、１８はデータ記憶部、１９
はデータ、１４ｂはサブブロック毎にデータの属性を格
納するサブブロック属性格納手段、１５ｂはサブブロッ
ク属性、１１１はサブブロック毎にフラグを格納するフ
ラグ格納手段、１１２はフラグ列、１１３はブロック内
アドレス変換手段、２０は論理負演算手段、４１は２項
論理和演算手段、２１は論理負演算出力データ、４３は
２項論理和出力、２２はデータ選択手段、２３は出力デ
ータである。図２７は本実施例におけるメモリへのデー
タ格納手法を示す概念図であり、図２８は、アドレス変
換の一例を示す変換図である。

【０１０３】まず、本実施例に基づくメモリ格納制御手
法について説明する。なお、ここでは説明の簡易化のた
め書き込みの対象となるデータの１ブロック分の書き込
みを想定している。また、サブブロックのサイズは１バ
イトとした。図２７において書き込みの対象となるデー
タは１６進数表現で｛１０，１１，１１，００，ＦＦ，
１１，１３，３０，１０，１１｝の１０バイトとし、こ
れらデータが順にメモリに書き込まれる場合を考える。
この実施例では参照データを‘１１’とし、格納対象と
する各データと比較を行う。比較を行った結果、ブロッ
ク内アドレス１、２、５、９は参照データと等しいため
これらに対応するフラグは‘０’とし、他は‘１’とす
る。なお、ここでは等／不等を１ビットで表現し、等は
‘０’、不等は‘１’で表現するものとする。即ちこの
場合、フラグ格納手段１１１には１０ビットの２進数
‘０１１１０１１００１’が書き込まれる。さらに参照
データ‘１１’と、他のこれに等しくないデータのみを
データ記憶部に格納する。なお、ここでは参照データ
‘１１’をメモリ上のアドレス‘０’の位置に書き込む
ものとする。

【０１０４】また、この実施例での特性データを２進数
で‘１２’と‘２０’にするとブロック内アドレス
‘６’のデータは参照データ‘１１’に対して特性デー
タ‘１２’との論理和と等しくなり、ブロック内アドレ
ス‘７’のデータはブロック内アドレス０のデータと特
性データ‘２０’との論理和と等しくなる。このため、
ブロック内アドレス‘６’、及び、‘７’のサブブロッ
ク属性は‘２’としてサブブロック属性格納手段１４ｂ
に格納される。また、特性データ格納手段４４のブロッ
ク内アドレス６には‘１２’が格納され、ブロック内ア
ドレス‘７’には‘２０’が格納される。さらにブロッ
ク内アドレス‘４’に対応するデータはブロック内アド
レス‘３’に対応するデータに対して論理負を行った値
と等しいため、ブロック内アドレス‘４’のサブブロッ
ク属性は‘１’として、サブブロック属性格納手段１４
ｂに格納される。このことによりサブブロック属性格納
手段１４ｂにはブロック内アドレス‘４’、‘６’、
‘７’以外は‘０’として格納され、特性データ格納手
段４４にはブロック内アドレス‘４’、‘６’、‘７’
以外は‘０’と格納され、フラグ格納手段１１１には
‘０１１１０１１００１’と格納され、データ記憶内デ
ータは｛１１，１０，００｝と格納される。以上のよう
にデータ記憶手段１８にはデータが格納される。また、
ブロック内アドレス変換手段１１３は図２８に示す特性
をもつものとする。

【０１０５】次に、メモリ読み出しの動作について説明
する。まず、入力された入力論理アドレス１１はブロッ
ク内アドレス変換手段１１３によりブロック内アドレス
を参照し、図２８のアドレス変換表に従って変換アドレ
ス１３に変換される。変換アドレス１３と入力論理アド
レス１１内のブロックアドレスがアドレスデコーダ１６
に入力され、データ記憶部１８内の特定領域を選択する
選択信号１７を得る。その結果、データ記憶部１８内の
変換アドレス１３に対応する領域が励起され、データ１
９が出力される。データ１９は同時に論理負演算手段２
０に入力され、論理負演算出力データ２１を得る。ま
た、入力された入力論理アドレス１１（ブロック内アド
レス）は同時にサブブロック属性格納手段１４ｂにも入
力され、対応するサブブロック属性１５ｂを得る。ま
た、データ１９は２項論理和演算手段４１にも入力さ
れ、特性データ４２と２項論理和演算手段４１との演算
結果である２項論理和出力４３を得る。さらに、入力論
理アドレス１１はフラグ格納手段１１１にも入力されフ
ラグ列１１２を得る。データ１９、論理負演算出力デー
タ２１、２項論理和出力４３、フラグ列１１２、サブブ
ロック属性１５ｂが選択手段２２に入力され、選択手段
２２ではサブブロック属性が‘１’である場合は、論理
負演算出力２１を出力データとして選択し、サブブロッ
ク属性が‘２’である場合は２項論理和出力４３を選択
し、出力データ２３とする。また、フラグ列１１２が選
択手段２２に入力され、上記実施例１０と同様にビット
加算手段によりビット加算出力を得、第１の選択手段以
降の処理を行うものとする。

【０１０６】例えば、入力論理アドレス‘７’を入力し
た場合、入力された入力論理アドレス‘７’は図示しな
いブロック内アドレス変換手段により、図２８のアドレ
ス変換表に基づいて変換アドレス‘１’に変換される。
また、入力論理アドレス‘７’に対するサブブロック属
性は‘２’であり、特性データは‘２０’であるので、
２項論理和演算手段４１により２項論理和出力４３の値
を‘３０’と得る。選択手段２２において、入力論理ア
ドレス‘７’に対応するサブブロック属性が‘２’であ
るため出力データ２３にはこの‘３０’が出力されるこ
とになる。

【０１０７】実施例１４．また、上記実施例１３では、
格納対象とするデータをサブブロックを１バイトとして
１ブロック＝１０サブブロックとしていたが、サブブロ
ックを２バイトとして図２９のように１ブロック＝５サ
ブブロックとしてもよい。この場合、参照データも２バ
イトのデータとし、フラグを１サブブロックに１つのフ
ラグが対応するようにする。また、サブブロック属性格
納領域、及び、特性データ格納領域も、サブブロック毎
に属性または、特性データを格納し、特性データも２バ
イトになる。

【０１０８】実施例１５． 上記実施例１３では、参照データを予め設定し、参照デ
ータと格納対象データを比較した結果を格納するフラグ
格納手段を設けたが、単項演算手段、多項演算手段を使
用してデータ格納を行うことにより、より一層データ記
憶容量は小さくなる。

【０１０９】この実施例におけるメモリは、あるブロッ
クを構成するデータに対して単項入力演算を施した結果
と全く等しいデータを含むブロックが存在した場合、該
ブロックについてはその内部データを格納せずに、該単
項演算結果に等しいことを示すブロック属性情報のみを
格納するメモリ格納制御手段を用いてデータの書き込み
を行ったメモリであり、１つ以上の単項演算処理手段
と、当該ブロック属性を格納するブロック属性格納手段
とを備え、該単項演算結果と等しいデータを含むブロッ
クを読み出すべく入力されたアドレスを、当該ブロック
に対する該単項論理演算の入力に相当するデータが格納
されている領域のアドレスに変換し、これにより読み出
されたデータを対応するブロック属性情報に基づいて、
該単項演算手段により単項演算を施してから出力するこ
とを特徴としたメモリとする。以下に詳細な説明を行な
う。

【０１１０】図３０は本実施例におけるＲＯＭの一実施
例を示すブロック図であり、上記実施例５と同様の構成
である。但し、図中の１４ａはブロック毎の属性を格納
するブロック属性格納手段であり、１５ａはブロック属
性である。図３１は、本実施例におけるメモリへのデー
タ格納手法を示す概念図であり、図３２は、アドレス変
換の一例を示す変換図である。

【０１１１】まず、本実施例に基づくメモリ格納制御手
法について説明する。なお、ここでは、説明の簡易化の
ため書き込みの対象となるデータの容量を１０バイトの
場合について記載する。図３１において、書き込みの対
象となるデータは１６進数表現で｛００，００，０１，
１０，００，００，１３，１３，ＦＦ，ＦＦ｝の１０バ
イトとし、これらデータが順にメモリに書き込まれる場
合を考える。

【０１１２】書き込み対象となるデータを、例えば２バ
イトの容量をもつブロックに分割すると、図３１に示す
ようにブロック０からブロック４の５つのブロックに分
割される。ここでは説明の都合上、書き込み対象となる
データを分割したブロックを論理ブロック、データ記憶
部内の領域を分割したブロックを物理ブロックと呼ぶ。
図中の波線は各論理ブロックあるいは物理ブロックの境
界を示す。各論理ブロックを比較すると、論理ブロック
０と論理ブロック２は等しく、また、論理ブロック０内
のデータに論理負演算を施した結果は論理ブロック４と
等しい。論理ブロック１と論理ブロック３に等しい論理
ブロックは存在しない。

【０１１３】そこで、論理ブロック０、論理ブロック１
及び論理ブロック３についてはその内部のデータをデー
タ記憶部１８内の物理ブロック０、１、２にそれぞれ格
納する。また、論理ブロック４についてはブロック属性
格納手段１４ａに、ブロック属性‘１’を格納し、その
他のブロックについては‘０’を格納しておく。なお、
ここでは、ブロック属性‘０’は当該ブロックが論理負
演算出力に等しくないことを示し、‘１’は論理負演算
出力に等しいことを示すものとして説明を進める。

【０１１４】図３０におけるデータ記憶部１８には、以
上のような手順によりデータが書き込まれているものと
する。また、アドレス変換手段１２は、図３２に示す特
性を持つものとする。すなわち、論理ブロック０、２、
４に対するアドレスは物理ブロック０に対するアドレス
に、論理ブロック１に対するアドレスを物理ブロック１
に対するアドレスに、論理ブロック３に対するアドレス
を物理ブロック２に対するアドレスに変換するものとす
る。

【０１１５】次にメモリ読み出しの動作について説明す
る。まず、入力された入力論理アドレス１１はアドレス
変換手段１２により変換され、変換アドレス１３を得
る。変換アドレス１３はアドレスデコーダ１６によりデ
コードされ、データ記憶部１８内の特定領域を選択する
選択信号１７を得る。その結果、データ記憶部１８内の
変換アドレス１３に対応する領域が励起され、データ１
９が出力される。データ１９は同時に論理負演算手段２
０に入力され、論理負演算出力データ２１を得る。ま
た、入力された入力論理アドレス１１は同時にブロック
属性格納手段１４ａにも入力され、対応するブロック属
性１５ａを得る。このブロック属性に基づき、選択手段
２２により、データ１９または論理負演算出力データ２
１のいずれかが選択され、出力データ２３を得る。な
お、選択手段２２は入力したブロック属性が‘１’の場
合は論理負演算出力データ２１を、‘０’の場合はデー
タ１９を選択するものとする。

【０１１６】例えば、アドレス‘８’を入力した場合、
入力されたアドレス‘８’はアドレス変換手段１２によ
り図３２に基づき変換され、変換アドレス‘０’を得
る。変換アドレス‘０’はアドレスデコーダ１６により
デコードされ、その結果、データ記憶部１８内の変換ア
ドレス‘０’に対応する領域が励起され、データ‘０
０’が出力される。データ‘００’は同時に論理負演算
手段２０にも入力され、論理負演算出力‘ＦＦ’を得
る。また、入力された論理アドレス‘８’は同時にブロ
ック属性格納手段１４ａにも入力され、対応するブロッ
ク属性‘１’を得る。このブロック属性に基づき論理負
演算出力‘ＦＦ’が選択され、出力データ‘ＦＦ’を得
る。

【０１１７】実施例１６．また、上記実施例１５では単
項演算手段として、論理負演算手段を用いたものを示し
たが、例えば、ビット間の論理和演算等の他の単項演算
でもよい。以下に詳細な説明を行なう。

【０１１８】図３３は、本実施例におけるメモリへのデ
ータ格納手法を示す概念図である。なお、本実施例にお
ける論理和演算は、上記実施例５における論理和演算手
段２０ａを用い、メモリの構成も、図１１と同様とす
る。但し、論理和演算手段２０ａの演算は１６進数‘１
３’との論理和とする。属性は上記実施例１５と同様に
ブロック毎に格納する。

【０１１９】まず、メモリ格納制御手法について説明す
る。この実施例では書き込みの対象となるデータを上記
実施例１５と同様とし、２バイトの容量を持つブロック
に分割する。図３３において、論理ブロック３の内部デ
ータは論理ブロック０の内部データに対して論理和演算
を施した結果と同様になる。このためブロック属性格納
手段１４ａに格納される値は、論理ブロック３に対する
ブロック属性が‘１’になり、その他の論理ブロック
０、１、２、４に対するブロック属性は‘０’になる。
データ記憶部１８に記憶されるデータは図３３のよう
に、論理ブロック０、２、３が物理ブロック０に対する
アドレスに変換され、論理ブロック１に対するアドレス
が物理ブロック１に対するアドレスに変換され、論理ブ
ロック４に対するアドレスが物理ブロック２に対するア
ドレスに変換され記憶される。

【０１２０】次に、メモリ読み出しの動作について説明
する。データ記憶部１８より出力されるデータ１９を得
るまでの手順は上記実施例１５と同様であるが、データ
１９は論理和演算手段２０ａに入力され、論理和演算出
力データ２１ａを得る。同時にブロック属性格納手段１
４ａにもデータ１９が入力され、対応するブロック属性
１５ａを得る。この後の手順は上記実施例１５と同様な
手順をふまえることにより、選択手段２２はブロック属
性が‘１’の場合は論理和演算出力データ２１ａを、
‘０’の場合はデータ１９を選択するものとする。

【０１２１】例えば、アドレス‘６’を入力した場合、
入力されたアドレス‘６’はアドレス変換手段１２によ
り変換アドレス‘０’に変換され、データ記憶部内の変
換アドレス‘０’に対する領域が励起され、データ‘０
０’が出力される。データ‘００’は同時に論理和演算
手段２０ａにも入力され、論理和演算出力データ‘１
３’を得る。また、入力された論理アドレス‘６’は同
時にブロック属性格納手段１４ａにも入力され、対応す
るブロック属性‘１’を得る。このブロック属性に基づ
き論理和演算出力‘１３’が選択され、出力データ‘１
３’を得ることになる。

【０１２２】実施例１７．また、上記実施例１５〜１６
では単項演算手段を１つだけ用いたが、これを複数用
い、分割したブロック内のデータを入力とした各演算手
段の出力と、ブロック内のデータをそれぞれ比較し、一
致するものについてはまた別のブロック属性を割当て、
区別するようにしても良い。以下に詳細な説明を行な
う。

【０１２３】図３４は本実施例におけるＲＯＭの一実施
例を示すブロック図であり、ブロックを構成する要素は
上記実施例１５の図３０と同様とするが、この実施例は
単項演算手段を複数用いているため、論理負演算手段２
０と論理和演算手段２０ａの２つの演算手段が存在す
る。また、それぞれの演算手段からの出力を論理負演算
出力データ２１、及び、論理和演算出力データ２１ａと
している。さらに論理和演算手段では、１６進数‘１
３’との論理和を求める。図３５は本実施例におけるメ
モリへのデータ格納手法を示す概念図である。

【０１２４】まず、メモリ格納制御手法について説明す
る。この実施例では、上記実施例１７と同様の書き込み
対象データを使用するものとする。なお、ブロック属性
の値は、論理負演算手段２０を用いた結果と同様になる
場合は属性‘１’とし、論理和演算手段２０ａを用いた
結果と同じになる場合は属性‘２’とする。論理ブロッ
ク４に格納されているデータは論理ブロック０内のデー
タに対して論理負演算手段２０を施した結果と同様にな
る。このため論理ブロック４に対するブロック属性を
‘１’とする。また、論理ブロック３に格納されている
データは論理ブロック０内のデータに対して論理和演算
手段２０ａを施した結果と同じになるため、論理ブロッ
ク３に対するブロック属性は属性‘２’になる。また、
データ記憶部１８には論理ブロック０、論理ブロック
２、論理ブロック３、論理ブロック４は物理ブロック０
に対応し、論理ブロック１は物理ブロック１に対応して
格納される。アドレス変換についても同様の対応とな
る。

【０１２５】次に、メモリ読み出しの動作について説明
する。データ１９が得られるまでの手順、動作について
は、上記実施例１５と同様とするが、この実施例では論
理負演算手段２０と論理和演算手段２０ａの２つの手段
があるため、データ１９はそれぞれこの２つの演算手段
にも入力され、それぞれの演算出力データを得る。選択
手段２２にはデータ１９と、２つの演算結果の演算出力
データと、ブロック属性が入力される。ブロック属性が
‘０’であるときはデータ１９を出力データ２３とし、
ブロック属性が‘１’であるときは論理負演算出力デー
タ２１を出力データ２３として選択し、ブロック属性が
‘２’であるときは論理和演算出力データ２１ａを出力
データ２３として選択する。

【０１２６】実施例１８． 上記実施例１５〜１７では、単項入力演算を用いてデー
タの加工を行っていたが、この実施例では、多項入力演
算として２項入力論理和演算手段を用いてデータの加工
を行うことを特徴とし、この発明によるメモリ格納制御
手法は、格納の対象となるデータを複数のブロックに分
割し、あるブロックＮの内部データが、他のブロックＭ
（ただし、Ｍ≠Ｎ）の内部データあるいはこれに各種演
算処理を施した結果生じるデータと等しい場合には、ブ
ロックＮのデータのみを該データ記憶部に格納し、ブロ
ックＭについてはデータを格納せず、該ブロックが他の
ブロックＮ（ただし、Ｍ≠Ｎ）の内部データあるいはこ
れに各種演算処理を施した結果生じるデータと等しいこ
とを示す属性情報と該２項入力論理和演算の特性を定む
るに足る特性データのみを該ブロック属性格納手段、特
性データ格納手段にそれぞれ格納する。以下に詳細な説
明を行う。

【０１２７】図３６は本実施例におけるメモリへのデー
タ格納手法を示す概念図であり、図３７は本実施例にお
けるアドレス変換の一例を示す変換図である。尚、本実
施例では上記実施例７の図１７に示すブロック図と同様
のメモリ構成とするが、属性格納手段は、ブロック属性
格納手段となり、属性はブロック属性となる。

【０１２８】まず、メモリ格納制御手法について説明す
る。なお、ここでは、説明の簡易化のため書き込みの対
象となるデータの容量を１０バイトとしている。図３６
において、書き込みの対象となるデータは１６進数で
｛００，００，０１，１０，００，００，１３，１３，
ＦＦ，ＦＦ｝の１０バイトとし、これらデータが順にメ
モリに書き込まれる場合を考える。書き込み対象となる
データを、２バイトの容量をもつ論理ブロックに分割す
る。各論理ブロックを比較すると、論理ブロック０と論
理ブロック２は等しく、論理ブロック０内のデータと１
６進数‘ＦＦ’との論理和演算結果は論理ブロック４と
等しい。また、論理ブロック１内のデータと１６進数
‘１３’との論理和演算結果は論理ブロック３と等し
い。

【０１２９】そこで、論理ブロック０、及び論理ブロッ
ク１についてはその内部のデータをデータ記憶部１８内
の物理ブロック０、１にそれぞれ格納する。また、論理
ブロック３、４についてはブロック属性格納手段１４ａ
に、２項入力論理和演算出力に等しいことを示すブロッ
ク属性‘１’を格納し、その他のブロックについては
‘０’を格納しておく。また、論理ブロック３、４につ
いては、２項入力論理和演算手段のもう１方の入力であ
る、‘ＦＦ’と‘１３’をそれぞれ特性データ格納手段
４４に格納する。

【０１３０】図１７におけるデータ記憶部１８には、以
上のような手順によりデータが書き込まれているものと
する。また、アドレス変換手段１２は、図３７に示す特
性を持つものとする。すなわち、論理ブロック０、２、
４に対するアドレスは物理ブロック０に対するアドレス
に、論理ブロック１、３に対するアドレスを物理ブロッ
ク１に対するアドレスに変換するものとする。

【０１３１】次に、メモリ読み出しの動作について説明
する。まず、入力された入力論理アドレス１１はアドレ
ス変換手段１２により変換され、変換アドレス１３を得
る。変換アドレス１３はアドレスデコーダ１６によりデ
コードされ、データ記憶部１８内の特定領域を選択する
選択信号１７を得る。その結果、データ記憶部１８内の
変換アドレス１３に対応する領域が励起され、データ１
９が出力される。また、入力された入力論理アドレス１
１は同時に、特性データ格納手段４４に入力し、対応す
る特性データ４２を得る。データ１９と特性データ４２
は、２項入力論理和手段４１に入力し、２項入力論理和
演算結果４３を得る。さらに、入力された入力論理アド
レス１１は同時にブロック属性格納手段１４ａにも入力
され、対応するブロック属性１５ａを得る。このブロッ
ク属性に基づき、データ選択手段２２により、データ１
９または２項入力論理和演算出力４３のいずれかが選択
され、出力データ２３を得る。なお、データ選択手段２
２は入力したブロック属性が‘１’の場合は２項論理和
演算出力４３を、‘０’の場合はデータ１９を選択する
ものとする。

【０１３２】例えば、アドレス‘７’を入力した場合、
入力されたアドレス‘７’はアドレス変換手段１２によ
り図３７に基づき変換され、変換アドレス‘３’を得
る。変換アドレス‘３’はアドレスデコーダ１６により
デコードされ、その結果、データ記憶部１８内の変換ア
ドレス‘３’に対応する領域が励起され、データ‘１
０’が出力される。アドレス‘７’は同時に特性データ
格納手段４４に入力し、該アドレスを含む論理ブロック
に対応する特性データ‘１３’を得る。データ‘１０’
及び特性データ‘１３’は、論理和演算手段４１にも入
力され、演算出力‘１３’を得る。また、入力された論
理アドレス‘７’は同時にブロック属性格納手段１４ａ
にも入力され、対応する属性‘１’を得る。このブロッ
ク属性に基づき論理演算出力‘１３’が選択され、出力
データ‘１３’を得る。

【０１３３】実施例１９．また、上記実施例１５〜１８
ではブロックの大きさを２バイトとした場合について説
明したが、これは２バイトに限定されるものではなく、
他の大きさであっても、上記実施例１５〜１８と同様の
効果を奏する。また、格納の対象となるデータの特徴に
基づいて、その大きさを定めて良い。

【０１３４】例えば、図３８のようにデータが並んでい
る場合、データを２バイト毎にブロック化するよりも３
バイト毎にブロック化を行った方が、類似データが多く
なるため、データ記憶部のメモリ容量を効率的に使用す
ることが可能になる。

【０１３５】実施例２０．また、上記実施例１８では多
項演算手段として、２項入力論理和を用いたものを示し
たが、論理積等の他の多項演算でもよい。また、特性デ
ータを１バイトのデータとした場合について説明した
が、これは１バイトに限定されるものではなく他の大き
さであっても、上記実施例１８と同様の効果を奏する。

【０１３６】以上のように、上記実施例１５〜２０で
は、データを格納対象となるデータをブロック化し、ブ
ロック毎に、ブロック属性及び、特性データを格納した
ので、格納するデータの並びによっては、論理アドレス
毎にデータ記憶部にデータを格納するよりも、メモリ容
量が少なくてすむようになる。

【０１３７】実施例２１．この実施例ではデータ記憶部
にデータを格納する際、論理アドレスが行アドレスと列
アドレスより構成されていると考え、データ記憶部内の
格納アドレスをこの行アドレスと列アドレスのサイズよ
り決定することを特徴としている。以下に詳細な説明を
行う。

【０１３８】図３９、及び、図４０は、本実施例におけ
るメモリへのデータ格納手法を示す概念図であり、図３
９の（Ａ）において、論理アドレスは２ビットの行アド
レスと２ビットの列アドレスより構成されているものと
する。図４０の（Ａ）において、論理アドレスは３ビッ
トの行アドレスと３ビットの列アドレスより構成されて
いるものとする。

【０１３９】図３９（Ａ）では、列アドレスが２ビット
であり、２ビットで表現できるアドレスは‘００’、
‘０１’、‘１０’、‘１１’の４種類であるため、１
ブロックを４バイトとして、図３９（Ｂ）のようにデー
タ記憶部の縦方向に行アドレスを、横方向に列アドレス
を入力し、１行に１ブロック分のデータを格納し、行と
列のアドレスで格納場所を決定している。

【０１４０】図４０（Ａ）では列アドレスが３ビットで
あり、３ビットで表現できるアドレスは‘０００’、
‘００１’、‘０１０’、‘０１１’、‘１００’、
‘１０１’、‘１１０’、‘１１１’の８種類であるた
め、１ブロックを８バイトとして図４０（Ｂ）のように
データ記憶部の縦方向に行アドレスを、横方向に列アド
レスを入力し、１行に１ブロック分の８バイトのデータ
を格納し、行と列のアドレスで格納場所を決定してい
る。

【０１４１】以上のように、上記実施例２１では、論理
アドレスを行アドレス用の行ビットと列アドレス用の列
ビットの２種類のアドレスを表わすビットで構成し、デ
ータ記憶部も縦方向に行を、横方向に列を表わし、行と
列でアドレスを決定しているので、アドレス変換手段は
行アドレスと列アドレスのサイズによってデータをブロ
ック化すればよく、データの並びが行アドレスと列アド
レスのサイズに従い、規則性を持った並びである場合に
は、データ記憶部のメモリ容量が小さくなる。また、ア
ドレス変換についても行アドレスのみについて行えばよ
く、アドレス変換手段を小型化できる。

【０１４２】実施例２２．また、上記実施例１〜２１で
はアドレス変換の特性を固定としたが、記憶されたデー
タを読み出すために与えられたアドレスを変換するアド
レス変換手段の特性を変更可能としたことを特徴とした
メモリとして、アドレス変換手段にＲＡＭ等を用いて、
特性を任意に変更できるようにしても良い。例えば、フ
ラッシュメモリ等を用いても良い。

【０１４３】実施例２３． この実施例では、格納の対象となるデータの先頭からあ
る一定サイズのデータを取り除き、これをデータ記憶部
内の特定の領域に格納し、他の残りのデータを新たにブ
ロックに分割する。以下に詳細な説明を行う。

【０１４４】図４１は本実施例における、メモリへのデ
ータ格納手法を示す概念図であり、図４２は本実施例に
おけるアドレス変換の一例を示す変換図である。図４３
は、本実施例におけるＲＯＭの一実施例を示すブロック
図であり、図４３において、構成要素は上記実施例１５
における図３０と同様とする。図４４は本実施例におけ
るデータのブロッキング手法を示す概念図である。以下
に詳細な説明を行なう。

【０１４５】まず、メモリ格納制御手法について説明す
る。図４１において、書き込みの対象となるデータは１
６進数で｛１１，００，００，０１，１０，００，０
０，１３，１３，ＦＦ｝の１０バイトとし、これらデー
タが順にメモリに書き込まれる場合を考える。書き込み
対象となるデータを、図４４（Ａ）に示すように、例え
ば２バイトの容量をもつ論理ブロックに分割する。各論
理ブロックを比較すると、内部データの等しいブロック
は存在しない。そこで、図４４（Ｂ）に示すように、書
き込み対象となるデータの先頭１バイトを取り除き、再
度、ブロックに分割する。すると、論理ブロック０と論
理ブロック２は等しく、論理ブロック０内のデータに論
理負演算を施した結果は論理ブロック４と等しい。ま
た、論理ブロック１と論理ブロック３に等しい論理ブロ
ックは存在しない。なお、図４４中のＸは不定を示し、
データが何でも良いことを意味するものとする。

【０１４６】以降、図４１に示すように、上記実施例１
５に示したのと同様の手順により、論理ブロック０、論
理ブロック１及び論理ブロック３についてはその内部の
データをデータ記憶部内の物理ブロック０、１、２にそ
れぞれ格納する。先頭の１バイトについては、物理ブロ
ック２の次に格納する。また、論理ブロック４について
はブロック属性格納手段に、論理負演算出力に等しいこ
とを示すブロック属性を‘１’とし、その他のブロック
については‘０’にしておく。なお、先頭１バイトに対
応するブロック属性は存在しない。

【０１４７】図４３におけるデータ記憶部１８及びブロ
ック属性格納手段１４ａには、以上のような手順によ
り、データが書き込まれているものとする。また、アド
レス変換手段１８は、図４２に示す特性を持つものとす
る。

【０１４８】次に、メモリ読み出しの動作について説明
する。まず、入力された入力論理アドレス１１はアドレ
ス変換手段１２により、変換アドレス１３を得る。変換
アドレス１３はアドレスデコーダ１６によりデコードさ
れ、データ記憶部１８内の特定領域を選択する選択信号
１７を得る。その結果、データ記憶部１８内の変換アド
レス１３に対応する領域が励起され、データ１９が出力
される。データ１９は同時に論理負演算手段２０に入力
され、論理負演算出力２１を得る。また、入力された入
力論理アドレス１１は同時にブロック属性格納手段１４
ａにも入力され、対応するブロック属性１５ａを得る。
このブロック属性に基づいて、選択手段２２により、デ
ータ１９または論理負演算出力２１のいずれかが選択さ
れ、出力データ２３を得る。なお、選択手段２２は入力
したブロック属性が‘１’の場合は論理負演算出力２１
を、‘０’の場合はデータ１９を選択するものとする。

【０１４９】例えば、アドレス‘９’を入力した場合、
入力されたアドレス‘９’はアドレス変換手段１２によ
り図４２に基づき変換され、変換アドレス‘０’を得
る。変換アドレス‘０’はアドレスデコーダ１６により
デコードされ、その結果、データ記憶部１８内の変換ア
ドレス‘０’に対応する領域が励起され、データ‘０
０’が出力される。データ‘００’は同時に論理負演算
手段２０にも入力され、論理負演算出力‘ＦＦ’を得
る。また、入力された論理アドレス‘９’は同時にブロ
ック属性格納手段１４ａにも入力され、該アドレスに対
応する論理ブロックのブロック属性‘１’を得る。この
ブロック属性に基づき論理負演算出力‘ＦＦ’が選択さ
れ、出力データ‘ＦＦ’を得る。

【０１５０】実施例２４．また、上記実施例２３では所
定の論理ブロックを構成するため、先頭から１バイトの
データを取り除いた場合について説明したが、これは１
バイトに限定されるものではなく、格納の対象となるデ
ータの特徴に基づき、他の大きさとしても、上記実施例
２３と同様の効果を奏する。

【０１５１】実施例２５．また、上記実施例２３では所
定の論理ブロックを構成するため、先頭からデータを取
り除いた場合について説明したが、これは先頭に限定さ
れるものではなく他の最後でない任意の位置であって
も、上記実施例２３と同様の効果を奏する。

【０１５２】以上のように、上記実施例２３〜２５では
格納の対象となるデータの特徴に基づき、データの一部
を除いた残りのデータをブロック化しているので、デー
タの一部に他のデータの並びとは異なったデータが含ま
れている場合でも、データ記憶部にデータを格納する
時、メモリ容量を効率よく使用することが可能になる。

【０１５３】実施例２６．アドレスデコーダにはアドレ
ス変換手段の出力である変換アドレスのみを入力するよ
うに構成したが、記憶領域内のデータをアクセスするた
めに与えられるアドレスと、これを当該アドレス変換手
段により変換した変換アドレスとを選択して、そのいず
れかをデータ記憶部に与えるアドレス選択手段を設けた
ことを特徴とするメモリを用いてデータを直接アクセス
するために与えられるアドレスと、該変換アドレスとを
選択して、そのいずれかを与えるようにしても良い。以
下に詳細な説明を行う。

【０１５４】図４５は、本実施例において直接アドレス
と変換アドレスよりデータをアクセスするブロック図で
あり、図４５において１１６はアドレス切り替え信号で
あり、１１７はアドレス、１１８はメモリ、１１９はＬ
ＳＩでありＬＳＩ１１９はアドレス変換１２と選択手段
２２とメモリ１１８で構成されている。図４６は図４５
におけるアドレス選択手段によるデータアクセス方法を
示す概念図である。

【０１５５】動作について説明を行う。尚、この実施例
では、アドレス切り替え信号が‘０’である場合は選択
手段２２において変換アドレスを選択し、アドレス切り
替え信号が‘１’である場合は、選択手段２２において
直接アドレスを選択するものとする。

【０１５６】アドレスの選択の基準は、例えば、物理ブ
ロックに書き込む場合は、直接アドレスを選択し、これ
を読み出す場合は変換アドレスを選択する。変換アドレ
スは、メモリ上の記憶素子の位置を直接指し示す。した
がって、メモリ素子数分のアドレス空間を持つ。これに
対し、論理アドレスは、この実施例では一般に変換アド
レスより大きな空間を示す。例えば、論理的には、図４
６の論理空間にある図柄がメモリに書き込まれているよ
うに見えればよいが、この内論理ブロック２と論理ブロ
ック３は同一データであるため、実際のメモリ上には図
４６の物理空間にあるような図柄を書き込む。従って、
書き込む場合は、必ずアドレス切り替え信号１１６に
‘１’を指定し、直接アドレス（変換アドレスと同意）
を選択しこのアドレスでメモリに書き込む。

【０１５７】反対に読み出しの場合は、アドレス切り替
え信号１１６に‘０’を指定し、変換アドレスを選択す
る。メモリ読み出しの時に、論理ブロック２や３をアク
セスすべく入力したアドレス‘２００’や‘３００’
は、上記実施例１〜２５に記載した要領で変換され、変
換アドレス‘２００’となる。すなわち、この場合、論
理空間は５００のアドレスを持つが、物理的に必要なメ
モリ素子は４００素子でよい。

【０１５８】以上のように、上記実施例２６では、デー
タを格納する場合は直接アドレスを選択し、データを読
み出す場合は変換アドレスを選択することにより、デー
タを記憶する物理空間は論理空間よりも小さなアドレス
空間でよくなる。

【０１５９】

【発明の効果】以上のように、第１の発明によれば、ア
ドレス変換手段が複数の論理アドレスを共通の変換アド
レスに変換して、データ記憶手段のデータをアクセスす
るので、例えば複数の論理アドレスに対して等しいデー
タが割り当てられ、当該データに対する変換アドレスが
１つであるような場合でも、確実に該当するデータをア
クセスできる効果がある。

【０１６０】また、第２の発明によれば、上記データ記
憶手段が他のデータと等しいデータを同等データとし
て、当該他のデータと共通の変換アドレスが示す領域に
記憶するとともに、上記アドレス変換手段が上記同等デ
ータの論理アドレスを当該他のデータの変換アドレスに
変換するので、例えば論理アドレスと変換アドレスが１
対１で記憶されているような場合よりも記憶容量が小さ
くできる効果がある。また、等しいデータを持つ論理ア
ドレスに対して、変換アドレスがｎ対１で存在するよう
な場合であっても論理アドレスを入力すればアクセスし
たいデータの変換アドレスを得ることが出来る効果があ
る。

【０１６１】また、第３の発明によれば、上記データ記
憶手段が予め定められたデータを参照データとして１つ
の変換アドレスが示す領域に記憶し、各論理アドレスの
データが上記参照データと等しいか否かを示すフラグを
記憶するフラグ格納手段を上記メモリが有し、上記アド
レス変換手段は上記フラグに基づいて論理アドレスを変
換アドレスに変換するので、例えば格納しようとしてい
るデータについて、等しいデータが多いことが予め解っ
ているような場合では、そのデータを参照データとして
変換アドレスが示す領域に記憶しておくことにより、デ
ータを記憶する容量を小さくできる効果がある。また、
参照データと等しいか否かをフラグ格納手段が記憶して
いるので、フラグの値に基づいてアドレス変換手段が論
理アドレスを変換アドレスに変換することにより、アク
セスしようとするデータの論理アドレスを与えることに
より、確実に当該データの変換アドレスを得ることがで
きる効果がある。

【０１６２】また、第４の発明によれば、上記アドレス
変換手段が上記データに対して所定の加工を行った結
果、他のデータと内容が等しくなるデータを同等データ
として、この同等データの論理アドレスを当該他のデー
タの変換アドレスに変換して、同等データに対するアク
セスを当該他のデータへのアクセスに変換するので、上
記第２及び第３の発明よりも更にデータを格納する記憶
容量を小さくすることができ、また、アクセスしたい論
理アドレスを入力することにより、該当するデータの変
換アドレスを確実に得ることができる。さらに上記メモ
リは、アクセスされる論理アドレスに対してデータが同
等であるかどうかを示す属性を格納する属性格納手段
と、上記属性格納手段により格納された属性に基づき加
工手段により加工したデータと、上記アドレス変換手段
によりアクセスされた当該他のデータのどちらか一方を
選択して出力する選択手段を有しているので、１つの論
理アドレスを入力することにより加工する前のデータ
と、加工してからのデータの２つのデータが得られたと
しても、属性格納手段に格納されているデータにより、
得られた２つのデータのうちどちらのデータを選択すべ
きか選択手段が確実に選択し、アクセスしようとしてい
るデータを得ることができる効果がある。

【０１６３】また、第５の発明によれば、上記加工手段
が少なくとも単項入力演算と多項入力演算のいずれかを
用いているので、格納しようとしているデータの特徴に
合わせて加工手段を設定することにより、上記第１及び
第２の発明よりも更にデータを記憶する記憶容量を小さ
くすることができる効果がある。

【０１６４】また、第６の発明によれば、上記加工手段
が多項入力演算を用いる場合、演算の特性を定めるデー
タを特性データとして、この特性データを格納する特性
データ格納手段を有しているので、特性データを複数設
定することにより上記第４の発明よりも更にデータに対
して複雑な加工手段を行うことができ、格納しようとす
るデータの記憶容量を小さくすることができる効果があ
り、また、論理アドレスを入力することにより、アクセ
スしようとしているデータの変換アドレスを確実に得る
ことができる効果がある。

【０１６５】また、第７の発明によれば、上記アドレス
変換手段が格納対象となるデータを複数のブロックに分
割し、ブロックを単位としてアドレス変換を行うので、
上記第１〜第５の発明によるデータ記憶手段、アドレス
変換手段、参照データ、フラグ格納手段、属性格納手
段、特性データはこのブロックサイズに合わせて設定す
ることになり、格納対象となるデータ１つ１つに対して
設定を行い記憶するよりも、記憶容量が小さくなる効果
がある。

【０１６６】また、第８の発明によれば、上記アドレス
変換手段がブロックのサイズをデータ記憶手段に格納さ
れるデータの特徴に基づいて変更するので、予め格納し
ようとするデータの特徴が解っている場合には、ブロッ
クサイズをデータの特徴に合わせて任意の大きさに変更
することができ、上記第７の発明よりもさらに、格納し
ようとするデータの記憶容量を小さくすることができる
効果がある。

【０１６７】また、第９の発明によれば、上記データ記
憶手段が行アドレスと列アドレスによりアクセスされ、
上記メモリは行アドレスと列アドレスを生成するアドレ
スデコーダを有しているので、例えば論理アドレスを行
アドレスと列アドレスより構成することによって１行ア
ドレスを１ブロックと設定し、行アドレス単位に等しい
データが並んでいるような場合、上記第１〜第６の発明
よりも、更に格納するデータの容量を小さくすることが
出来る効果がある。また、上記アドレス変換手段がブロ
ックのサイズを上記アドレスデコーダの行アドレスと列
アドレスのサイズに基づいて決定するので、上記のよう
に行アドレスと列アドレスにより論理アドレスが構成さ
れているような場合には、この論理アドレスを与えるこ
とによって確実にアクセスしようとしているデータの変
換アドレスを得ることが出来る効果がある。また、アド
レス変換についても行アドレスのみについて行えばよ
く、アドレス変換手段を小型化できる効果がある。

【０１６８】また、第１０の発明によれば、上記アドレ
ス変換手段が格納の対象となるデータから、特定のサイ
ズのデータを除いた残りのデータを複数のブロックに分
割するので、例えば格納しようとしているデータの並び
の一部にそれまでのデータの並びのパターンと異なるよ
うなデータが存在していても、そのデータを除いてブロ
ック化することができ、効率の良いデータ格納を行うこ
とが出来る効果があるる。

【０１６９】さらに、第１１の発明によれば、上記メモ
リはアドレス変換手段から出力されるアドレスと、外部
から入力するアドレスのいずれかを選択するアドレス選
択手段を有しているので、例えばデータを格納する場合
と、データをアクセスする場合で、予めアドレス変換手
段から出力されるアドレスか、外部から入力するアドレ
スか、いずれかを選択するように決めておくことによ
り、データの格納容量を小さくできる効果がある。

【図面の簡単な説明】

【図１】この発明の実施例１におけるＲＯＭの一実施例
を示すブロック図である。

【図２】この発明の実施例１におけるメモリへのデータ
格納手法を示す概念図である。

【図３】この発明の実施例１におけるアドレス変換の一
例を示す変換図である。

【図４】この発明の実施例２におけるＲＯＭの一実施例
を示すブロック図である。

【図５】この発明の実施例２におけるメモリへのデータ
格納手法を示す概念図である。

【図６】この発明の実施例２におけるアドレス変換の一
例を示すブロック図である。

【図７】この発明の実施例３におけるアドレス変換手段
におけるビット加算器の一例を示すブロック図である。

【図８】この発明の実施例４におけるＲＯＭの一例を示
すブロック図である。

【図９】この発明の実施例４におけるメモリへのデータ
格納手法を示す概念図である。

【図１０】この発明の実施例４におけるアドレス変換の
一例を示す変換図である。

【図１１】この発明の実施例５におけるＲＯＭの一例を
示すブロック図である。

【図１２】この発明の実施例５におけるメモリへのデー
タ格納手法を示す概念図である。

【図１３】この発明の実施例５におけるアドレス変換の
一例を示す変換図である。

【図１４】この発明の実施例６における複数の単項演算
手段を用いたブロック図である。

【図１５】この発明の実施例６におけるメモリへのデー
タ格納手法を示す概念図である。

【図１６】この発明の実施例６におけるアドレス変換の
一例を示す変換図である。

【図１７】この発明の実施例７におけるＲＯＭの一実施
例を示すブロック図である。

【図１８】この発明の実施例７におけるメモリへのデー
タ格納手法を示す概念図である。

【図１９】この発明の実施例７におけるアドレス変換の
一例を示す変換図である。

【図２０】この発明の実施例９におけるＲＯＭの一実施
例を示すブロック図である。

【図２１】この発明の実施例９におけるメモリへのデー
タ格納手法を示す概念図である。

【図２２】この発明の実施例９におけるアドレス変換の
一例を示す変換図である。

【図２３】この発明の実施例１０におけるＲＯＭの一実
施例を示すブロック図である。

【図２４】この発明の実施例１０におけるメモリへのデ
ータ格納手法を示す概念図である。

【図２５】この発明の実施例１２におけるメモリへのデ
ータ格納手法を示す概念図である。

【図２６】この発明の実施例１３におけるＲＯＭの一実
施例を示すブロック図である。

【図２７】この発明の実施例１３におけるメモリへのデ
ータ格納手法を示す概念図である。

【図２８】この発明の実施例１３におけるアドレス変換
の一例を示す変換図である。

【図２９】この発明の実施例１４におけるメモリへのデ
ータ格納手法を示す概念図である。

【図３０】この発明の実施例１５におけるＲＯＭの一実
施例を示すブロック図である。

【図３１】この発明の実施例１５におけるメモリへのデ
ータ格納手法を示す概念図である。

【図３２】この発明の実施例１５におけるアドレス変換
の一例を示す変換図である。

【図３３】この発明の実施例１６におけるメモリへのデ
ータ格納手法を示す概念図である。

【図３４】この発明の実施例１７におけるＲＯＭの一実
施例を示すブロック図である。

【図３５】この発明の実施例１７におけるメモリへのデ
ータ格納手法を示す概念図である。

【図３６】この発明の実施例１８におけるメモリへのデ
ータ格納手法を示す概念図である。

【図３７】この発明の実施例１８におけるアドレス変換
の一例を示す変換図である。

【図３８】この発明の実施例１９におけるメモリへのデ
ータ格納手法を示す概念図である。

【図３９】この発明の実施例２１におけるメモリへのデ
ータ格納手法を示す概念図である。

【図４０】この発明の実施例２１におけるメモリへのデ
ータ格納手法を示す概念図である。

【図４１】この発明の実施例２３におけるメモリへのデ
ータ格納手法を示す概念図である。

【図４２】この発明の実施例２３におけるアドレス変換
の一例を示す変換図である。

【図４３】この発明の実施例２３におけるＲＯＭの一実
施例を示すブロック図である。

【図４４】この発明の実施例２３におけるデータのブロ
ッキング手法を示す概念図である。

【図４５】この発明の実施例２６において直接アドレス
と変換アドレスよりデータをアクセスするブロック図で
ある。

【図４６】図４５におけるアドレス選択手段によるデー
タアクセス方法を示す概念図である。

【図４７】従来例におけるＲＯＭの構成を示すブロック
図である。

【符号の説明】

１１ 入力論理アドレス １２ アドレス変換手段 １３ 変換アドレス １４ 属性格納手段 １４ａ ブロック属性格納手段 １４ｂ サブブロック属性格納手段 １５ 属性 １５ａ ブロック属性 １５ｂ サブブロック属性 １６ アドレスデコーダ １７ 選択信号 １８ データ記憶部 １９ データ １９ａ 論理和入力データ ２０ 論理負演算手段 ２０ａ 論理和演算手段 ２０ｂ 論理負演算手段１ ２０ｃ 論理和演算手段２ ２０ｄ 論理和演算手段３ ２１ 論理負演算出力データ ２１ａ 論理和演算出力データ ２１ｂ 論理負演算１出力データ ２１ｃ 論理和演算２出力データ ２１ｄ 論理和演算３出力データ ２２ データ選択手段 ２３ 出力データ ４１ ２項論理和演算手段 ４２ 特性データ ４３ ２項論理和出力 ４４ 特性データ格納手段 １１１ フラグ格納手段 １１２ フラグ列 １１３ ブロック内アドレス変換手段 １１６ アドレス切り替え信号 １１７ アドレス １１８ メモリ １１９ ＬＳＩ １３１ ビット加算器 １３２ ビット加算出力 １３３ 選択手段 １３４ フラグ １３５ 参照データアドレス １３６ 選択手段 １４０ 上位５ビット １４１ 下位５ビット １４２ ビット加算器 １４３ ビット加算器 １４４ オフセット値 １４５ 加算器 １４６ 選択手段

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭57−109173（ＪＰ，Ａ) 特開 昭56−74745（ＪＰ，Ａ) 特開 平３−65097（ＪＰ，Ａ) 特開 昭59−32061（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 12/00 - 12/06

Claims (10)

(57)【特許請求の範囲】
1. 【請求項１】 データを各アドレスの示す領域に記憶格
   納するデータ記憶手段と、 複数の論理アドレスを共通の変換アドレスに変換して、
   上記データ記憶手段のデータをアクセスするアドレス変
   換手段とを備えるメモリであって、 上記アドレス変換手段は、上記データに対して所定の加
   工を行った結果、他のデータと内容が等しくなるデータ
   を同等データとして、この同等データの論理アドレスを
   当該他のデータの変換アドレスに変換して、同等データ
   に対するアクセスを当該他のデータへのアクセスに変換
   し、 上記メモリは、さらに、アクセスされる論理アドレスに
   対応して、データが同等データであるかどうかを示す属
   性を格納する属性格納手段と、 上記アドレス変換手段によりアクセスされた当該他のデ
   ータに対して、上記所定の加工と逆の加工を行う加工手
   段と、 上記属性格納手段により格納された属性に基づき、加工
   手段により加工したデータと上記アドレス変換手段によ
   りアクセスされた当該他のデータのどちらか一方を選択
   して出力する選択手段とを備えたことを特徴とするメモ
   リ。
2. 【請求項２】 上記加工手段は、少なくとも単項入力演
   算と多項入力演算のいずれかを用いていることを特徴と
   する請求項１記載のメモリ。
3. 【請求項３】 上記加工手段は、多項入力演算を用いる
   場合、演算の特性を定めるデータを特性データとして、
   この特性データを格納する特性データ格納手段を有する
   ことを特徴とする請求項１または２記載のメモリ。
4. 【請求項４】 上記アドレス変換手段は、格納対象とな
   るデータを複数のブロックに分割し、ブロックを単位と
   してアドレス変換を行うことを特徴とする請求項１から
   ３のいずれかに記載のメモリ。
5. 【請求項５】 上記アドレス変換手段は、ブロックのサ
   イズをデータ記憶手段に格納されるデータの特徴に基づ
   いて変更することを特徴とする請求項４記載のメモリ。
6. 【請求項６】 上記メモリは、さらに、行アドレスと列
   アドレスを生成するアドレスデコーダを有し、上記デー
   タ記憶手段は、行アドレスと列アドレスによりアクセス
   され、上記アドレス変換手段は、ブロックのサイズを上
   記アドレスデコーダの行アドレスと列アドレスのサイズ
   に基づいて決定することを特徴とする請求項４記載のメ
   モリ。
7. 【請求項７】 上記アドレス変換手段は、格納の対象と
   なるデータから所定のサイズのデータを除いた残りのデ
   ータを、複数のブロックに分割することを特徴とする請
   求項４記載のメモリ。
8. 【請求項８】 上記メモリは、さらに、アドレス変換手
   段から出力されるアドレスと、外部から入力するアドレ
   スのいずれかを選択するアドレス選択手段を有すること
   を特徴とする請求項１から７のいずれかに記載のメモ
   リ。
9. 【請求項９】 書き込み対象データの論理アドレスを変
   換アドレスに変換し、その変換アドレスに基づき上記書
   き込み対象データをデータ記憶部に書き込む際のデータ
   書き込み方法であって、 上記書き込み対象データのうち他の書き込み対象データ
   と値が等しい書き込み対象データ、および上記書き込み
   対象データのうち一定の論理演算をすることにより他の
   書き込み対象データと値が等しくなる書き込み対象デー
   タのいずれか一方の場合は、その等しい値毎に書き込み
   対象データの論理アドレスを同一の変換アドレスに変換
   してその変換アドレスの示す上記データ記憶部の領域に
   その等しい値を書き込む一方、 上記書き込み対象データのうち他の書き込み対象データ
   と値が異なり、かつ、上記一定の論理演算をしても他の
   書き込み対象データと値が異なる書き込み対象データの
   場合は、この書き込み対象データの論理アドレスを他の
   書き込み対象データの変換アドレスとは独立の変換アド
   レスに変換してその変換アドレスの示す上記データ記憶
   部の領域にその書き込み対象データの値を書き込み、 上記書き込み対象データの論理アドレス毎に上記一定の
   論理演算を行ったか否かを示す属性を設定する、 ことを特徴とするデータ書き込み方法。
10. 【請求項１０】 読み取り対象データの論理アドレスを
    変換アドレスに変換 し、その変換アドレスに基づき上記
    読み取り対象データをデータ記憶部より読み出し出力す
    る際のデータ読み出し方法であって、 読み取り対象データの論理アドレスを変換アドレスに変
    換して、その変換アドレスに基づき上記データ記憶部よ
    り読み取り対象データを読み出す際、上記読み出し対象
    データの論理アドレス毎に予め設定されている一定の論
    理演算を行ってから出力するか否かを示す属性を参照
    し、 上記属性が一定の論理演算を行っていないことを示す場
    合は、上記変換アドレスに基づき上記データ記憶部より
    読み出した読み取り対象データの値をそのまま出力する
    一方、 上記属性が一定の論理演算を行っていることを示す場合
    は、上記変換アドレスに基づき上記データ記憶部より読
    み出した読み取り対象データに対し一定の論理演算を行
    った値を出力する、 ことを特徴とするデータ読み出し方法。