JP3334699B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に、ＤＲＡＭ等のメモリＬＳＩにおいて、電
源、接地配線の配線抵抗を低くする技術に関するもので
ある。
関し、特に、ＤＲＡＭ等のメモリＬＳＩにおいて、電
源、接地配線の配線抵抗を低くする技術に関するもので
ある。
【０００２】
【従来の技術】半導体記憶装置の集積度の高密度化によ
り、３層以上の金属配線層を用いたプロセスを用いて製
造されるようになった。しかし、近年のＤＲＡＭ市場で
は、コスト競争が激化しており、これに対応するため、
３層以上の金属配線層を用いたプロセスで製造されてい
たＤＲＡＭを、２層の金属配線層のみを用いたプロセス
で製造することにより、マスク枚数やプロセスの工程数
を減らし、これにより大幅なコスト削減を図ることが考
えられる。
り、３層以上の金属配線層を用いたプロセスを用いて製
造されるようになった。しかし、近年のＤＲＡＭ市場で
は、コスト競争が激化しており、これに対応するため、
３層以上の金属配線層を用いたプロセスで製造されてい
たＤＲＡＭを、２層の金属配線層のみを用いたプロセス
で製造することにより、マスク枚数やプロセスの工程数
を減らし、これにより大幅なコスト削減を図ることが考
えられる。
【０００３】
【発明が解決しようとする課題】しかしながら、３層以
上の金属配線層を用いた構造のプロセスでは設計可能で
あった高密度設計のレイアウトが、層の少ない２層の金
属配線層のみのプロセスでは、異なった信号、電源、接
地配線の配線が同一の層で重なる（ショートする）部分
が生じるため、同一のレイアウトとしては設計不可能で
ある。このため、２層の金属配線層のみを用いた構造で
設計すると、異なった信号、電源、接地配線の配線をお
互いに迂回させたり、電源、接地配線数を減らしたりす
るため、特に、電源、接地配線の配線抵抗が増大すると
いう問題点が生じる。また、電源、接地配線の配線抵抗
を低くするために、単純に電源、接地配線の各部の配線
幅を太くすると、チップ面積が大幅に増大してしまうた
め、歩留まり悪化や、１ウェハあたりのチップ数が減る
ことにより、コスト削減の効果が得られなくなるなって
しまう。
上の金属配線層を用いた構造のプロセスでは設計可能で
あった高密度設計のレイアウトが、層の少ない２層の金
属配線層のみのプロセスでは、異なった信号、電源、接
地配線の配線が同一の層で重なる（ショートする）部分
が生じるため、同一のレイアウトとしては設計不可能で
ある。このため、２層の金属配線層のみを用いた構造で
設計すると、異なった信号、電源、接地配線の配線をお
互いに迂回させたり、電源、接地配線数を減らしたりす
るため、特に、電源、接地配線の配線抵抗が増大すると
いう問題点が生じる。また、電源、接地配線の配線抵抗
を低くするために、単純に電源、接地配線の各部の配線
幅を太くすると、チップ面積が大幅に増大してしまうた
め、歩留まり悪化や、１ウェハあたりのチップ数が減る
ことにより、コスト削減の効果が得られなくなるなって
しまう。
【０００４】本発明は、上記問題点に鑑みてなされたも
のであり、カラム選択線間に、電源および／または接地
用の配線を有することにより、上記問題点を解決できる
半導体記憶装置を提供することを目的とする。
のであり、カラム選択線間に、電源および／または接地
用の配線を有することにより、上記問題点を解決できる
半導体記憶装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】すなわち、本発明に係る
半導体記憶装置は、以下の特徴を有することにより前記
目的を達成できる。 １．複数のメモリセルプレート領域とセンスアンプ領域
を備え、複数のビット線対を選択し、該ビット線対各々
をＩ／Ｏ線対に接続するための複数のカラム選択線を有
する半導体記憶装置において、前記カラム選択線間に、
電源および接地用の配線を有すると共に、当該カラム選
択線は、前記メモリセルプレート領域内では、第２の金
属配線層を使って配線され、前記センスアンプ領域内で
は第１の金属配線層使って配線されたことを特徴とす
る。 ２．Ｘデコーダまたはバス配線領域に配線された電源お
よび接地用の配線から分岐した電源および接地用の配線
を、前記センスアンプ領域内の両端部に沿って配線し、
前記カラム選択線間の電源および接地用の配線と接続し
たことを特徴とする。 ３．前記Ｘデコーダまたはバス配線領域に配線された電
源および接地用の配線と、前記センスアンプ領域内の両
端部に沿って配線された電源および接地用の配線と、前
記カラム選択線間の電源および接地用の配線と、を第２
の金属配線層使って配線されたことを特徴とする。
半導体記憶装置は、以下の特徴を有することにより前記
目的を達成できる。 １．複数のメモリセルプレート領域とセンスアンプ領域
を備え、複数のビット線対を選択し、該ビット線対各々
をＩ／Ｏ線対に接続するための複数のカラム選択線を有
する半導体記憶装置において、前記カラム選択線間に、
電源および接地用の配線を有すると共に、当該カラム選
択線は、前記メモリセルプレート領域内では、第２の金
属配線層を使って配線され、前記センスアンプ領域内で
は第１の金属配線層使って配線されたことを特徴とす
る。 ２．Ｘデコーダまたはバス配線領域に配線された電源お
よび接地用の配線から分岐した電源および接地用の配線
を、前記センスアンプ領域内の両端部に沿って配線し、
前記カラム選択線間の電源および接地用の配線と接続し
たことを特徴とする。 ３．前記Ｘデコーダまたはバス配線領域に配線された電
源および接地用の配線と、前記センスアンプ領域内の両
端部に沿って配線された電源および接地用の配線と、前
記カラム選択線間の電源および接地用の配線と、を第２
の金属配線層使って配線されたことを特徴とする。
【０００６】（作用）本発明に係る半導体記憶装置は、
上記の特徴を有することにより、２層の金属配線層のみ
を用いた場合でも、チップ面積を増加させずに、電源お
よび／または接地用の配線の抵抗を小さくすることがで
きる。
上記の特徴を有することにより、２層の金属配線層のみ
を用いた場合でも、チップ面積を増加させずに、電源お
よび／または接地用の配線の抵抗を小さくすることがで
きる。
【０００７】
【発明の実施の形態】以下、本発明の実施の形態につい
て詳細に説明する。まず、半導体記憶装置の全体のレイ
アウト構成に関して説明する。図１は、半導体記憶装置
の全体レイアウトの一例を説明する図である。半導体記
憶装置１０は、メモリセルプレート領域１０１とセンス
アンプ領域１０２が交互に配置された領域の端部にＹデ
コーダ（カラムデコーダ）１０３を配置した構成を複数
有しており（図１では４つ）、このうちの２つずつの領
域の間にＸデコーダ（ロウデコーダ）１０５をそれぞれ
配し、さらにこれらの間にバス配線領域１０６を有して
いる。また、その外縁部（図１の上下）に周辺回路領域
１０７を有し、さらにその外側にワイヤリード等で外部
との接続を行うパッド１０４を複数有して構成されてい
る。
て詳細に説明する。まず、半導体記憶装置の全体のレイ
アウト構成に関して説明する。図１は、半導体記憶装置
の全体レイアウトの一例を説明する図である。半導体記
憶装置１０は、メモリセルプレート領域１０１とセンス
アンプ領域１０２が交互に配置された領域の端部にＹデ
コーダ（カラムデコーダ）１０３を配置した構成を複数
有しており（図１では４つ）、このうちの２つずつの領
域の間にＸデコーダ（ロウデコーダ）１０５をそれぞれ
配し、さらにこれらの間にバス配線領域１０６を有して
いる。また、その外縁部（図１の上下）に周辺回路領域
１０７を有し、さらにその外側にワイヤリード等で外部
との接続を行うパッド１０４を複数有して構成されてい
る。
【０００８】そして、図２に示すように、メモリセルプ
レート領域１０１内は、金属配線層を使用したビット線
ＢＬとポリシリコン層を使用したワード線ＷＬが直交す
るようにレイアウトされている。
レート領域１０１内は、金属配線層を使用したビット線
ＢＬとポリシリコン層を使用したワード線ＷＬが直交す
るようにレイアウトされている。
【０００９】次に、本実施の形態の半導体記憶装置の金
属配線層を使用した配線レイアウトについて説明する。
本実施の形態の半導体記憶装置は、配線用の金属配線層
として２層のみを使用したものであり、図１に示した、
全体のレイアウトにおいて、カラム選択線ＹＳＷとビッ
ト線ＢＬをＹ軸に沿って配線するものである。なお、以
下の記述で、第１の金属配線層を使った配線を第１ＡＬ
配線、第２の金属配線層使った配線を第２ＡＬと記す。
また、第１の金属配線層は第２の金属配線層より下層で
ある。
属配線層を使用した配線レイアウトについて説明する。
本実施の形態の半導体記憶装置は、配線用の金属配線層
として２層のみを使用したものであり、図１に示した、
全体のレイアウトにおいて、カラム選択線ＹＳＷとビッ
ト線ＢＬをＹ軸に沿って配線するものである。なお、以
下の記述で、第１の金属配線層を使った配線を第１ＡＬ
配線、第２の金属配線層使った配線を第２ＡＬと記す。
また、第１の金属配線層は第２の金属配線層より下層で
ある。
【００１０】図３は、カラム選択線のレイアウトを説明
する図であり、図４は、図３にＸ軸方向に沿って配線さ
れた第２ＡＬ配線を加えて説明する図である。図３に示
すように、メモリセルプレート領域１０１内では、カラ
ム選択線ＹＳＷは第２ＡＬ配線でレイアウトされてお
り、メモリセルプレート領域１０１の端部において、ス
ルーホールで第１ＡＬ配線と接続し（後述の図９参
照）、センスアンプ領域１０２内では、第１ＡＬ配線で
レイアウトされている。このように、センスアンプ領域
１０２内において、カラム選択線ＹＳＷを第１ＡＬ配線
でレイアウトしている理由は、図４に示すように、セン
スアンプ領域には、Ｘ軸（カラム選択線の垂直方向）に
沿って配線されている第２ＡＬ配線（センスアンプの電
源・接地配線、及びセンスアンプで増幅したデータを伝
送するためのＩ／Ｏ配線など）がレイアウトされてお
り、これを避けるためである。
する図であり、図４は、図３にＸ軸方向に沿って配線さ
れた第２ＡＬ配線を加えて説明する図である。図３に示
すように、メモリセルプレート領域１０１内では、カラ
ム選択線ＹＳＷは第２ＡＬ配線でレイアウトされてお
り、メモリセルプレート領域１０１の端部において、ス
ルーホールで第１ＡＬ配線と接続し（後述の図９参
照）、センスアンプ領域１０２内では、第１ＡＬ配線で
レイアウトされている。このように、センスアンプ領域
１０２内において、カラム選択線ＹＳＷを第１ＡＬ配線
でレイアウトしている理由は、図４に示すように、セン
スアンプ領域には、Ｘ軸（カラム選択線の垂直方向）に
沿って配線されている第２ＡＬ配線（センスアンプの電
源・接地配線、及びセンスアンプで増幅したデータを伝
送するためのＩ／Ｏ配線など）がレイアウトされてお
り、これを避けるためである。
【００１１】次に、カラム選択線ＹＳＷとビット線の配
線間隔を説明する。図５は、カラム選択線ＹＳＷとビッ
ト線ＢＬの配線間隔を説明する配線図である。図５にお
いて、センスアンプ回路ＳＡの左右に、ビット線対Ｂ
Ｌ、バーＢＬが、それぞれ接続され、メモリセルプレー
ト領域１０１内に配置されている。そして、カラム選択
線ＹＳＷi、ＹＳＷi+1は、それぞれ４つのセンスアンプ
領域内のＩ／Ｏ配線部ＹＳに接続されている（ｉは任意
の整数）。
線間隔を説明する。図５は、カラム選択線ＹＳＷとビッ
ト線ＢＬの配線間隔を説明する配線図である。図５にお
いて、センスアンプ回路ＳＡの左右に、ビット線対Ｂ
Ｌ、バーＢＬが、それぞれ接続され、メモリセルプレー
ト領域１０１内に配置されている。そして、カラム選択
線ＹＳＷi、ＹＳＷi+1は、それぞれ４つのセンスアンプ
領域内のＩ／Ｏ配線部ＹＳに接続されている（ｉは任意
の整数）。
【００１２】図６は図５で点線で示したセンスアンプ領
域１０２ａ、図７は図５で点線で示したセンスアンプ領
域１０２ｂでのＩ／Ｏ線との接続関係を説明する図であ
る。図６、図７において、Ｉ／Ｏ配線部ＹＳにおいて、
４対のＩ／Ｏ、バーＩ／Ｏがビット線対ＢＬ、ＢＬ と
直交するように配線されており、カラム選択線ＹＳＷi
がハイレベルの時には、上部４対のビット線対ＢＬ、Ｂ
Ｌ が４対のＩ／Ｏ、バーＩ／Ｏに接続され、カラム選
択線ＹＳＷi+1がハイレベルの時には下部４対のビット
線対ＢＬ、バーＢＬが４対のＩ／Ｏ、バーＩ／Ｏに接続
されている。
域１０２ａ、図７は図５で点線で示したセンスアンプ領
域１０２ｂでのＩ／Ｏ線との接続関係を説明する図であ
る。図６、図７において、Ｉ／Ｏ配線部ＹＳにおいて、
４対のＩ／Ｏ、バーＩ／Ｏがビット線対ＢＬ、ＢＬ と
直交するように配線されており、カラム選択線ＹＳＷi
がハイレベルの時には、上部４対のビット線対ＢＬ、Ｂ
Ｌ が４対のＩ／Ｏ、バーＩ／Ｏに接続され、カラム選
択線ＹＳＷi+1がハイレベルの時には下部４対のビット
線対ＢＬ、バーＢＬが４対のＩ／Ｏ、バーＩ／Ｏに接続
されている。
【００１３】本発明の特徴は、上述の配線用の金属配線
層として２層のみを使用した半導体記憶装置に対し、電
源、接地配線を低抵抗化するためにカラム選択線間に電
源、接地配線を配置し、さらに低抵抗化するためにセン
スアンプ領域の両端で、メモリセルプレート内でカラム
選択線間を通してきた電源、接地配線と接続するもので
ある。
層として２層のみを使用した半導体記憶装置に対し、電
源、接地配線を低抵抗化するためにカラム選択線間に電
源、接地配線を配置し、さらに低抵抗化するためにセン
スアンプ領域の両端で、メモリセルプレート内でカラム
選択線間を通してきた電源、接地配線と接続するもので
ある。
【００１４】（実施例）以下、接地配線のレイアウトの
一実施例を挙げ、図面を参照して詳細に説明する。図８
は、接地配線のレイアウトの一実施例を説明する図であ
る。図８に示すように、接地パッドからメモリアレイ内
まで長い距離の配線が必要なため、この接地配線は抵抗
が大きくなりやすい。そして、この接地配線は、センス
アンプ回路の接地に使用しているため、センス動作が行
われるときに、大きな電流が流れるものである。このた
め、この接地配線の抵抗が大きいと、センスアンプの接
地電位の浮きが大きくなり、センスアンプの増幅能力
（スピード、感度等）が悪化するため、できるだけ抵抗
を小さくしなければならない。一方、接地配線の抵抗を
小さくするために単純に配線幅を太くすると、チップサ
イズが増加してしまう。そのため、できるだけ配線幅を
太くせずに接地配線の抵抗を小さくする（接地の強化）
方法が必要である。
一実施例を挙げ、図面を参照して詳細に説明する。図８
は、接地配線のレイアウトの一実施例を説明する図であ
る。図８に示すように、接地パッドからメモリアレイ内
まで長い距離の配線が必要なため、この接地配線は抵抗
が大きくなりやすい。そして、この接地配線は、センス
アンプ回路の接地に使用しているため、センス動作が行
われるときに、大きな電流が流れるものである。このた
め、この接地配線の抵抗が大きいと、センスアンプの接
地電位の浮きが大きくなり、センスアンプの増幅能力
（スピード、感度等）が悪化するため、できるだけ抵抗
を小さくしなければならない。一方、接地配線の抵抗を
小さくするために単純に配線幅を太くすると、チップサ
イズが増加してしまう。そのため、できるだけ配線幅を
太くせずに接地配線の抵抗を小さくする（接地の強化）
方法が必要である。
【００１５】次に、図９を用い、本実施例での接地の強
化方法を説明する。図９は、本実施例のメモリセルプレ
ート領域とセンスアンプ領域の接地配線レイアウトを示
す図である。本実施例では、図９で示すように、Ｘデコ
ーダ１０５に第２ＡＬ配線で配線された接地配線１０８
からセンスアンプ領域１０２の両端部を通り（接地配線
Ａ部）、メモリセルプレート領域１０１内の各カラム選
択線ＹＳＷ（第１ＡＬ配線）の間を通すように配線され
ている（接地配線Ａ部）。
化方法を説明する。図９は、本実施例のメモリセルプレ
ート領域とセンスアンプ領域の接地配線レイアウトを示
す図である。本実施例では、図９で示すように、Ｘデコ
ーダ１０５に第２ＡＬ配線で配線された接地配線１０８
からセンスアンプ領域１０２の両端部を通り（接地配線
Ａ部）、メモリセルプレート領域１０１内の各カラム選
択線ＹＳＷ（第１ＡＬ配線）の間を通すように配線され
ている（接地配線Ａ部）。
【００１６】図１０で示すように、接地配線１０８の強
化をする部分を接地配線Ｃ部、カラム選択線の間の接地
配線Ｂ部、センスアンプ領域をカラム選択線と直交する
方向に配線された接地配線Ａ部のそれぞれの配線抵抗
を、Ｂ部の抵抗をＲＢ（メモリセルプレート領域１つ
分）、Ａ部の抵抗をＲＡ（Ｂ部のＹＳＷ間１ピッチ
分）、Ｃ部の抵抗をＲＣ（メモリセルプレート領域１つ
分）と３種類の抵抗に分けると、図１０の（ｂ）で示す
回路網のように表すことができる。
化をする部分を接地配線Ｃ部、カラム選択線の間の接地
配線Ｂ部、センスアンプ領域をカラム選択線と直交する
方向に配線された接地配線Ａ部のそれぞれの配線抵抗
を、Ｂ部の抵抗をＲＢ（メモリセルプレート領域１つ
分）、Ａ部の抵抗をＲＡ（Ｂ部のＹＳＷ間１ピッチ
分）、Ｃ部の抵抗をＲＣ（メモリセルプレート領域１つ
分）と３種類の抵抗に分けると、図１０の（ｂ）で示す
回路網のように表すことができる。
【００１７】このとき、節点ｎ１、ｎ２の抵抗値は、図
１１の（ｂ）で示すようにＲ１、Ｒ２、Ｒ３に置き換え
ると、図１１の（ｃ）で示す式のように表すことが出来
る。これにより、数値計算により抵抗値を求めることが
できる。
１１の（ｂ）で示すようにＲ１、Ｒ２、Ｒ３に置き換え
ると、図１１の（ｃ）で示す式のように表すことが出来
る。これにより、数値計算により抵抗値を求めることが
できる。
【００１８】本実施例で用いた半導体記憶装置のレイア
ウトでは、各抵抗値は以下のとおりであった。 ＲＡ＝０．２４７２Ω ＲＢ＝１２．９３５８Ω ＲＣ＝１．９２５０Ω
ウトでは、各抵抗値は以下のとおりであった。 ＲＡ＝０．２４７２Ω ＲＢ＝１２．９３５８Ω ＲＣ＝１．９２５０Ω
【００１９】こららの数値を用い、１つのメモリセルプ
レート領域内のカラム選択線ＹＳＷの間に配線した接地
配線Ｂ部の数を変えて節点ｎ１、ｎ２の抵抗値を図１１
（ｃ）の式で計算し、結果を図１２に示す。図１２は、
１つのメモリセルプレート領域内のカラム選択線ＹＳＷ
の間に配線した接地配線Ｂ部の数を横軸に、節点ｎ１、
ｎ２の抵抗値を縦軸にしたグラフである。
レート領域内のカラム選択線ＹＳＷの間に配線した接地
配線Ｂ部の数を変えて節点ｎ１、ｎ２の抵抗値を図１１
（ｃ）の式で計算し、結果を図１２に示す。図１２は、
１つのメモリセルプレート領域内のカラム選択線ＹＳＷ
の間に配線した接地配線Ｂ部の数を横軸に、節点ｎ１、
ｎ２の抵抗値を縦軸にしたグラフである。
【００２０】図１２に示したように、１つのメモリセル
プレート領域内のカラム選択線ＹＳＷの間に配線した接
地配線Ｂ部の数を、ある程度増やしていくと抵抗値は、
ほぼ一定の値に落ち着き、接地配線Ｂ部が全く無い場合
と比べて、約５８％程度まで抵抗値を減らすことができ
ることがわかった。
プレート領域内のカラム選択線ＹＳＷの間に配線した接
地配線Ｂ部の数を、ある程度増やしていくと抵抗値は、
ほぼ一定の値に落ち着き、接地配線Ｂ部が全く無い場合
と比べて、約５８％程度まで抵抗値を減らすことができ
ることがわかった。
【００２１】なお、上記実施例においては、接地（ＧＮ
Ｄ）配線の場合をあげて説明をしたが、本発明は、電源
（ＶＤＤ）配線に適用することも同様にしてできるもの
である。
Ｄ）配線の場合をあげて説明をしたが、本発明は、電源
（ＶＤＤ）配線に適用することも同様にしてできるもの
である。
【００２２】
【発明の効果】本発明によれば、以上、詳述したとお
り、２層の金属配線層のみを用いた場合でも、チップ面
積を増加させずに、電源および接地用の配線の抵抗を小
さくすることができる半導体記憶装置を提供できるもの
である。さらに、センスアンプの接地電位の浮きを低減
でき、センスアンプの増幅能力（スピード、感度等）の
悪化を防ぐことができる半導体記憶装置を提供できるも
のである。
り、２層の金属配線層のみを用いた場合でも、チップ面
積を増加させずに、電源および接地用の配線の抵抗を小
さくすることができる半導体記憶装置を提供できるもの
である。さらに、センスアンプの接地電位の浮きを低減
でき、センスアンプの増幅能力（スピード、感度等）の
悪化を防ぐことができる半導体記憶装置を提供できるも
のである。
【図１】半導体記憶装置の全体レイアウトの一例を説明
する図である。
する図である。
【図２】セルプレート領域内のビット線とワード線の配
線を説明する図である。
線を説明する図である。
【図３】カラム選択線のレイアウトを説明する図であ
る。
る。
【図４】図３にＸ軸方向に沿って配線された第２ＡＬ配
線を加えて説明する図である。
線を加えて説明する図である。
【図５】カラム選択線とビット線の配線間隔を説明する
配線図である。
配線図である。
【図６】図５で点線で示したセンスアンプ領域１０２ａ
でのＩ／Ｏ線との接続関係を説明する図である。
でのＩ／Ｏ線との接続関係を説明する図である。
【図７】図５で点線で示したセンスアンプ領域１０２ｂ
でのＩ／Ｏ線との接続関係を説明する図である。
でのＩ／Ｏ線との接続関係を説明する図である。
【図８】接地配線のレイアウトの一実施例を説明する図
である。
である。
【図９】本実施例での接地の強化方法を説明する図であ
る。
る。
【図１０】本実施例での接地の強化方法を説明する図で
ある。
ある。
【図１１】本実施例での接地の強化方法を説明する図で
ある。
ある。
【図１２】本実施例において、１つのメモリセルプレー
ト領域内のカラム選択線ＹＳＷの間に配線した接地配線
Ｂ部の数を横軸に、節点ｎ１、ｎ２の抵抗値を縦軸にし
たグラフである。
ト領域内のカラム選択線ＹＳＷの間に配線した接地配線
Ｂ部の数を横軸に、節点ｎ１、ｎ２の抵抗値を縦軸にし
たグラフである。
１０ 半導体記憶装置 １０１ メモリセルプレート領域 １０２、１０２ａ、１０２ｂ センスアンプ領域 １０３ Ｙデコーダ（カラムデコーダ） １０４ パッド １０５ Ｘデコーダ（ロウデコーダ） １０６ バス配線領域 １０７ 周辺回路領域 １０８ 接地配線 ＢＬ、バーＢＬ ビット線 Ｉ／Ｏ、バーＩ／Ｏ Ｉ／Ｏ線 ＲＡ、ＲＢ、ＲＣ 抵抗 Ｒ１、Ｒ２、Ｒ３ 抵抗 ＳＡ センスアンプ回路 ＷＬ ワード線 ＹＳＷ、ＹＳＷi、ＹＳＷi+1 カラム選択線 ＹＳ Ｉ／Ｏ配線部
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8242 G11C 11/401 H01L 27/108
Claims (3)
- 【請求項１】 複数のメモリセルプレート領域とセンス
アンプ領域を備え、複数のビット線対を選択し、該ビッ
ト線対各々をＩ／Ｏ線対に接続するための複数のカラム
選択線を有する半導体記憶装置において、 前記カラム選択線間に、電源および接地用の配線を有す
ると共に、当該カラム選択線は、前記メモリセルプレー
ト領域内では、第２の金属配線層を使って配線され、前
記センスアンプ領域内では第１の金属配線層使って配線
されたことを特徴とする半導体記憶装置。 - 【請求項２】 Ｘデコーダまたはバス配線領域に配線さ
れた電源および接地用の配線から分岐した電源および接
地用の配線を、前記センスアンプ領域内の両端部に沿っ
て配線し、前記カラム選択線間の電源および接地用の配
線と接続したことを特徴とする請求項１に記載の半導体
記憶装置。 - 【請求項３】 前記Ｘデコーダまたはバス配線領域に配
線された電源および接地用の配線と、 前記センスアンプ領域内の両端部に沿って配線された電
源および接地用の配線と、 前記カラム選択線間の電源および接地用の配線と、を第
２の金属配線層使って配線されたことを特徴とする請求
項２に記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36598399A JP3334699B2 (ja) | 1999-12-24 | 1999-12-24 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36598399A JP3334699B2 (ja) | 1999-12-24 | 1999-12-24 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001185697A JP2001185697A (ja) | 2001-07-06 |
| JP3334699B2 true JP3334699B2 (ja) | 2002-10-15 |
Family
ID=18485619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36598399A Expired - Fee Related JP3334699B2 (ja) | 1999-12-24 | 1999-12-24 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3334699B2 (ja) |
-
1999
- 1999-12-24 JP JP36598399A patent/JP3334699B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001185697A (ja) | 2001-07-06 |
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| LAPS | Cancellation because of no payment of annual fees |