JP3334537B2 - 半導体歪み検出装置及びその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】 本発明は、自動車、航空
機、家電製品等に用いられる圧力センサや加速度センサ
等の半導体歪み検出装置及びその製造方法に関するもの
である。

【０００２】

【従来の技術】 半導体歪み検出装置として主なものに
は、圧力センサや加速度センサ等があるが、ここでは加
速度センサについて説明する。

【０００３】まず、加速度センサの一例を図１１及び図
１２に示す。図１１は、加速度センサの基板上に構成さ
れる素子の配置図及びそのＡ−Ｂ間における断面図であ
り、図１２は、前記基板上に構成されるブリッジ回路で
ある。

【０００４】１は単結晶シリコン基板であり、歪みゲー
ジ（歪み量に応じて抵抗値が変化する拡散抵抗）Ｒ１〜
Ｒ４、慣性質量部（以下、マスと表記）３、薄肉化した
部分（以下、ビームと表記）５、電極パッドＰ１〜Ｐ
５、フレーム７により構成される。

【０００５】なお、歪みゲージＲ１〜Ｒ４は、ｒ１＝ｒ
２＝ｒ３＝ｒ４（以下、歪みゲージＲ１〜Ｒ４の各抵抗
値をｒ１〜ｒ４とする）であり、Ｒ１、Ｒ３は、図１１
の縦方向、Ｒ２、Ｒ４は、横方向が素子の長手方向とな
るように配置され、図１２に示すようなブリッジ回路を
構成している。また、マス３は、フレーム７により取り
囲まれ、ビーム５により懸架支持された片持ち梁形状の
構造となっている。

【０００６】次に、動作原理について説明する。静止状
態のときは、ブリッジの両端に電圧を印加してもｒ１＝
ｒ２＝ｒ３＝ｒ４であるので、静止状態でのブリッジ出
力電圧であるオフセット電圧は０である。単結晶シリコ
ン基板１に対して垂直方向に加速度が加わると、マス３
が振れてビーム５に歪みが発生するため歪みゲージＲ１
〜Ｒ４の抵抗値が変化し、かつＲ１、Ｒ３及びＲ２、Ｒ
４とで抵抗値の変化の仕方が異なるのでオフセット電圧
出力に差異が生じ、オフセット電圧として加速度が検出
されることになる。

【０００７】ただし、静止状態であっても実際には、ビ
ーム５の初期歪みや歪みゲージＲ１〜Ｒ４の初期抵抗値
のばらつき等により歪みゲージＲ１〜Ｒ４の抵抗値に差
異が生じ、オフセット電圧は０とならない。このように
静止状態のブリッジ出力が０にならなければ、正確に加
速度を検出できないため、図１３に示すように補償抵抗
Ｒ１ａ〜Ｒ１ｄ、Ｒ５ａ〜Ｒ５ｄによりオフセット電圧
の零点補償を行っている。

【０００８】図１３は、図１１に示す半導体歪み検出装
置に補償抵抗Ｒ１ａ〜Ｒ１ｄ、Ｒ５ａ〜Ｒ５ｄ（以下、
補償抵抗Ｒ１ａ〜Ｒ１ｄ、Ｒ５ａ〜Ｒ５ｄの各々の抵抗
値をｒ１ａ〜ｒ１ｄ、ｒ５ａ〜ｒ５ｄとする）をそれぞ
れ直列に付加すると共に、電極パッドＰ１ａ〜Ｐ１ｄ、
Ｐ５ａ〜Ｐ５ｄを付加したものであり、図１４は、その
際に構成されるブリッジ回路を示している。

【０００９】なお、補償抵抗Ｒ１ａ〜Ｒ１ｄ、Ｒ５ａ〜
Ｒ５ｄにより構成される回路を零点補償回路９と呼ぶ。
零点補償の方法としては、歪みゲージＲ１〜Ｒ４の抵抗
値を測定した結果をもとに、ブリッジ回路の平衡条件ｒ
１・ｒ３＝ｒ２・ｒ４が成り立ち、オフセット電圧が０
に近くなるように歪みゲージＲ１側もしくは歪みゲージ
Ｒ４側のどちらかに補償抵抗Ｒ１ａ〜Ｒ１ｄ、Ｒ５ａ〜
Ｒ５ｄを１〜４個加えてブリッジ回路を組むわけである
が、そのために実装段階でタップ補正を行っている。

【００１０】タップ補正とは、電極パッドＰ１、Ｐ１ａ
〜Ｐ１ｄ及びＰ５、Ｐ５ａ〜Ｐ５ｄの中からそれぞれ最
適な電極パッドを選択してワイヤボンディングを行うこ
とである。例えば、電極パッドＰ１と電極パッドＰ５ｃ
にワイヤボンディングをすると、歪みゲージＲ４の抵抗
値がｒ４＋ｒ５ａ＋ｒ５ｂ＋ｒ５ｃの抵抗値に置き換わ
って閉じられたブリッジ回路となる。

【００１１】

【発明の解決しようとする課題】 ところが、上述のよ
うな従来の補償抵抗によるオフセット電圧の零点補償で
は、ワイヤボンディング工程でボンディングする電極パ
ッドを選択しなければならないので、オフセット電圧が
ウェハ面内でばらつくようなことがあれば、基板ごとに
ボンディングする電極パッドを指定することになり、非
常に生産性が悪いという問題があった。

【００１２】また、オフセット電圧のデータと基板との
対応がずれること等によりボンディングする電極パッド
の選択を誤り、不良の発生する危険があった。

【００１３】本発明は、上記の点に鑑みて成されたもの
であり、その目的とするところは、ブリッジ回路のオフ
セット電圧の零点補償を効率的かつ確実に行うことがで
きるような零点補償回路を備える半導体歪み検出装置及
びその製造方法を提供することにある。

【００１４】

【課題を解決するための手段】 請求項１に記載の半導
体歪み検出装置は、図２乃至図４にその一例を示すよう
に、一部に薄肉状の起歪み領域（図２においては、ビー
ム５）が形成されたシリコン基板（図２においては、単
結晶シリコン基板１）と、該シリコン基板（単結晶シリ
コン基板１）上にある起歪み領域（ビーム５）の歪み量
に応じて抵抗値が変化する歪みゲージＲ１〜Ｒ４により
構成されるブリッジ回路と、少なくとも１つの歪みゲー
ジＲ１〜Ｒ４に付加され、抵抗値を変化させることでオ
フセット電圧の零点補償を行う零点補償回路９とを有す
る半導体歪み検出装置において、前記零点補償回路９の
抵抗値を決定する固定記憶素子Ｍ１ａ〜Ｍ１ｅ、Ｍ５ａ
〜Ｍ５ｅを前記零点補償回路９に設け、該固定記憶素子
Ｍ１ａ〜Ｍ１ｅ、Ｍ５ａ〜Ｍ５ｅに情報を書き込むため
の電極パッドＰ１、Ｐ１ａ〜Ｐ１ｅ、Ｐ５、Ｐ５ａ〜Ｐ
５ｅをスクライブレーン１３上に配置し、前記シリコン
基板（単結晶シリコン基板１）をウェハから切りわける
際に同時に前記電極パッドＰ１、Ｐ１ａ〜Ｐ１ｅ、Ｐ
５、Ｐ５ａ〜Ｐ５ｅを除去可能としたことを特徴とする
ものである。

【００１５】また、請求項２に記載の半導体歪み検出装
置の製造方法は、図２及び図３にその一例を示すよう
に、一部に薄肉状の起歪み領域（図２においては、ビー
ム５）が形成されたシリコン基板（図２においては、単
結晶シリコン基板１）と、該シリコン基板（単結晶シリ
コン基板１）上にある起歪み領域（ビーム５）の歪み量
に応じて抵抗値が変化する歪みゲージＲ１〜Ｒ４により
構成されるブリッジ回路と、少なくとも１つの歪みゲー
ジＲ１〜Ｒ４に付加され、抵抗値を変化させることでオ
フセット電圧の零点補償を行う零点補償回路９とを有す
る半導体歪み検出装置の製造方法において、前記零点補
償回路９に該零点補償回路９の抵抗値を決定する固定記
憶素子Ｍ１ａ〜Ｍ１ｅ、Ｍ５ａ〜Ｍ５ｅを設ける工程
と、該固定記憶素子Ｍ１ａ〜Ｍ１ｅ、Ｍ５ａ〜Ｍ５ｅに
情報を書き込むための電極パッドＰ１、Ｐ１ａ〜Ｐ１
ｅ、Ｐ５、Ｐ５ａ〜Ｐ５ｅをスクライブレーン１３上に
配置する工程と、前記シリコン基板（単結晶シリコン基
板１）をウェハから切りわける際に同時に前記電極パッ
ドＰ１、Ｐ１ａ〜Ｐ１ｅ、Ｐ５、Ｐ５ａ〜Ｐ５ｅを除去
する工程とを備えてなることを特徴とするものである。

【００１６】なお、固定記憶素子Ｍ１ａ〜Ｍ１ｅ、Ｍ５
ａ〜Ｍ５ｅ（図１０においては、Ｍ１ａ〜Ｍ１ｄ、Ｍ５
ａ〜Ｍ５ｄ）は、例えば、図４にその一例を示すよう
に、直列に接続した複数の抵抗Ｒ１ａ〜Ｒ１ｄ、Ｒ５ａ
〜Ｒ５ｄに電流が導通するか否かを制御できるように各
抵抗Ｒ１ａ〜Ｒ１ｄ、Ｒ５ａ〜Ｒ５ｄに接続されたり、
図７にその一例を示すように、並列に接続した複数の抵
抗Ｒ１ａ〜Ｒ１ｄ、Ｒ５ａ〜Ｒ５ｄに電流が導通するか
否かを制御できるように各抵抗Ｒ１ａ〜Ｒ１ｄ、Ｒ５ａ
〜Ｒ５ｄに接続されたり、図１０にその一例を示すよう
に、固定記憶素子Ｍ１ａ〜Ｍ１ｄ、Ｍ５ａ〜Ｍ５ｄ自体
を抵抗体として使用したりするようにして、零点補償回
路９に設けられている。

【００１７】

【発明の実施の形態】 以下、本発明の一実施形態につ
いて図１に基づいて説明する。図１は、本発明の一実施
形態に係る半導体歪み検出装置の回路図である。

【００１８】Ｒ１〜Ｒ４は、半導体歪み検出装置におい
てブリッジ回路を構成する歪みゲージであり、歪みゲー
ジＲ１〜Ｒ４に発生する歪み量に応じて抵抗値が変化す
る。９は、零点補償回路であり、ブリッジ回路のオフセ
ット電圧が０となるように歪みゲージＲ１〜Ｒ４に対し
て抵抗値の補償を行う。

【００１９】本実施形態では、零点補償回路９を歪みゲ
ージＲ１に直列に接続し、その抵抗値を変化させるとで
ブリッジ回路のオフセット電圧の零点補償を行う。Ｍ
は、固定記憶素子であり、零点補償回路９に設けられ、
電極パッドＰ６、電極パッドＰ７から電気的に書き込ま
れた情報を記憶する。

【００２０】零点補償回路９の抵抗値は、固定記憶素子
Ｍに書き込まれた情報により決定される。つまり、零点
補償回路９を構成する抵抗素子の中から合成抵抗の値が
所望の値となるものを選択し、選択された抵抗素子に電
流が導通するように固定記憶素子Ｍに情報を書き込む。
なお、零点補償回路９は、歪みゲージＲ１〜Ｒ４に並列
に接続するようにしてもよい。

【００２１】次に、本実施形態の半導体歪み検出装置回
路の動作を説明する。まず、歪みゲージＲ１〜Ｒ４の抵
抗値を測定した結果をもとに、ブリッジ回路の平衡条件
よりオフセット電圧が０に近くなるように歪みゲージＲ
１に直列に接続された零点補償回路９の抵抗値を決定す
る。

【００２２】零点補償回路９の抵抗値は、固定記憶素子
Ｍに情報を書き込むことで決定される。仮に、零点補償
回路９の抵抗値が、電極パッドＰ６、電極パッドＰ７か
ら固定記憶素子Ｍに対して電気的に情報を書き込むこと
でｒに固定されたとすると、歪みゲージＲ１の抵抗値
は、ｒ＋ｒ１となる。

【００２３】本実施形態の半導体歪み検出装置の回路を
用いれば、実装工程でのタップ補正が不要となるため、
ワイヤボンディングに要する時間を大幅に削減でき、半
導体歪み検出装置におけるブリッジ回路のオフセット電
圧の零点補償を効率的かつ確実に行うことができる。

【００２４】次に、補償抵抗Ｒ１ａ〜Ｒ１ｄ、Ｒ５ａ〜
Ｒ５ｄを直列に接続した本発明の他の実施形態を、図２
乃至図４に基づいて説明する。図２は、本発明の他の実
施形態に係る半導体歪み検出装置の基板上に構成される
素子の配置図及びそのＡ−Ｂ間における断面図である。
また、図３は、本実施形態に係る半導体歪み検出装置の
基板を一部拡大した図であり、図４は、本実施形態に係
る半導体歪み検出装置の回路図である。

【００２５】なお、以降、従来の技術で示した図１１乃
至図１３との同一箇所には同一符号を付して、共通部分
の説明は省略する。

【００２６】なお、本実施形態における半導体歪み検出
装置の基板は、加速度センサのものである。Ｍ１ａ〜Ｍ
１ｅ、Ｍ５ａ〜Ｍ５ｅは、固定記憶素子であり、零点補
償回路９に設けられ、電気的に書き込まれた情報を記憶
する。Ｐ１ａ〜Ｐ１ｆ、Ｐ５ａ〜Ｐ５ｆは、電極パッド
であり、固定記憶素子Ｍ１ａ〜Ｍ１ｅ、Ｍ５ａ〜Ｍ５ｅ
に電気的に情報を書き込む際に用いられる。

【００２７】ここで、Ｒ１ａ〜Ｒ１ｄ、Ｒ５ａ〜Ｒ５ｄ
は、図４に示すように、直列に接続された補償抵抗であ
り、どの抵抗を用いて補償を行うかを固定記憶素子Ｍ１
ａ〜Ｍ１ｅ、Ｍ５ａ〜Ｍ５ｅに情報を書き込むことで決
定する。なお、本実施形態では、固定記憶素子Ｍ１ａ〜
Ｍ１ｅ、Ｍ５ａ〜Ｍ５ｅとしては、例えば、Ｐチャネル
ＳＡＭＯＳ構造のＥＰＲＯＭを用いている。

【００２８】固定記憶素子Ｍ１ａ〜Ｍ１ｅ、Ｍ５ａ〜Ｍ
５ｅは、図４に示すように、直列に接続した補償抵抗Ｒ
１ａ〜Ｒ１ｄ、Ｒ５ａ〜Ｒ５ｄに電流が導通するか否か
を制御できるように各抵抗Ｒ１ａ〜Ｒ１ｄ、Ｒ５ａ〜Ｒ
５ｄに接続されている。

【００２９】なお、本実施形態においては、電極パッド
Ｐ１、Ｐ１ａ〜Ｐ１ｅ、Ｐ５、Ｐ５ａ〜Ｐ５ｅは、図３
に示すように、スクライブレーン１３上に配置されてい
る。

【００３０】ここで、以下に、半導体歪み検出装置の製
造方法を説明する。まず、図３及び図４に示すように、
固定記憶素子Ｍ１ａ〜Ｍ１ｅ、Ｍ５ａ〜Ｍ５ｅを零点補
償回路９に設ける。次に、固定記憶素子Ｍ１ａ〜Ｍ１
ｅ、Ｍ５ａ〜Ｍ５ｅに情報を書 き込むための電極パッド
Ｐ１、Ｐ１ａ〜Ｐ１ｅ、Ｐ５、Ｐ５ａ〜Ｐ５ｅをスクラ
イブレーン１３上に配置するようにし、上述のような固
定記憶素子Ｍ１ａ〜Ｍ１ｅへの情報の書き込みが完了す
れば、図３に示した破線に沿ってウェハ（図示せず）か
ら単結晶シリコン基板１を切りわける際に、スクライブ
レーン１３ともども電極パッドＰ１、Ｐ１ａ〜Ｐ１ｅ、
Ｐ５、Ｐ５ａ〜Ｐ５ｅを同時に除去する。

【００３１】次に、本実施形態の半導体歪み検出装置の
動作を説明する。まず、ブリッジ回路の歪みゲージＲ１
〜Ｒ４の各抵抗値を測定し、その結果をもとにオフセッ
ト電圧を算出する。次に、このオフセット電圧を０に近
い値に補正するために適当な抵抗を補償抵抗Ｒ１ａ〜Ｒ
１ｄ、Ｒ５ａ〜Ｒ５ｄの中から選択し、選択された補償
抵抗に導通するために必要な固定記憶素子Ｍ１ａ〜Ｍ１
ｅ、Ｍ５ａ〜Ｍ５ｅに情報を書き込む。

【００３２】本実施形態のように固定記憶素子Ｍ１ａ〜
Ｍ１ｅ、Ｍ５ａ〜Ｍ５ｅにＥＰＲＯＭを用い、補償抵抗
としてＲ１ａとＲ１ｂを選択する場合には、電極パッド
Ｐ１ｆをアースとして電極パッドＰ１ｃに所定電圧を印
加すればよい。これにより、固定記憶素子Ｍ１ｃは、電
流を導通するようになるため、歪みゲージＲ１に補償抵
抗Ｒ１ａと補償抵抗Ｒ１ｂとが直列接続された構成とな
る。（ただし、固定記憶素子Ｍ１ｃ自体も抵抗値を持つ
ため、正確には、歪みゲージＲ１に補償抵抗Ｒ１ａと補
償抵抗Ｒ１ｂと抵抗体Ｍ１ｃとが直列接続された構成と
なる。）

【００３３】かかる半導体歪み検出装置及びその製造方
法においては、固定記憶素子Ｍ１ａ〜Ｍ１ｅ、Ｍ５ａ〜
Ｍ５ｅに情報を書き込むための電極パッドＰ１、Ｐ１ａ
〜Ｐ１ｅ、Ｐ５、Ｐ５ａ〜Ｐ５ｅをスクライブレーン１
３上に配置するようにし、ウェハ（図示せず）から単結
晶シリコン基板１を切りわける際に、スクライブレーン
１３ともども電極パッドＰ１、Ｐ１ａ〜Ｐ１ｅ、Ｐ５、
Ｐ５ａ〜Ｐ５ｅを同時に除去するため、固定記憶素子Ｍ
１ａ〜Ｍ１ｅ、Ｍ５ａ〜Ｍ５ｅに情報を書き込んだ後に
不要となる電極パッドＰ１、Ｐ１ａ〜Ｐ１ｅ、Ｐ５、Ｐ
５ａ〜Ｐ５ｅをチップ上に残す必要がないので、チップ
面積を大幅に削減することができる。

【００３４】また、かかる半導体歪み検出装置において
は、固定記憶素子Ｍ１ａ〜Ｍ１ｅ、Ｍ５ａ〜Ｍ５ｅに電
気的に情報を書き込むことにより零点補償回路９の抵抗
値を決定することができるので、半導体歪み検出装置に
おけるブリッジ回路のオフセット電圧の零点補償を効率
的かつ確実に行うことができる。

【００３５】次に、補償抵抗Ｒ１ａ〜Ｒ１ｄ、Ｒ５ａ〜
Ｒ５ｄを並列に接続した実施形態を、本発明の他の実施
形態として、図５乃至図７に基づいて説明する。図５
は、本発明の他の実施形態に係る半導体歪み検出装置の
基板上に構成される素子の配置図及びそのＡ−Ｂ間にお
ける断面図である。

【００３６】また、図６は、本実施形態に係る半導体歪
み検出装置の基板を一部拡大した図であり、図７は、本
実施形態に係る半導体歪み検出装置の回路図である。な
お、図２乃至図４を用いて示した他の実施形態との同一
箇所には同一符号を付して、共通部分の説明は省略す
る。

【００３７】本実施形態では、図２、図３及び図４に示
した実施形態において、図７に示すように、補償抵抗Ｒ
１ａ〜Ｒ１ｄ、Ｒ５ａ〜Ｒ５ｄを並列に接続した構成と
なっている。

【００３８】ここで、固定記憶素子Ｍ１ａ〜Ｍ１ｅ、Ｍ
５ａ〜Ｍ５ｅは、図７に示すように、並列に接続した補
償抵抗Ｒ１ａ〜Ｒ１ｄ、Ｒ５ａ〜Ｒ５ｄに電流が導通す
るか否かを制御できるように各抵抗Ｒ１ａ〜Ｒ１ｄ、Ｒ
５ａ〜Ｒ５ｄに接続されている。

【００３９】なお、図２乃至図４を用いて示した前述の
他の実施形態と同様に、零点補償回路９に設けられた固
定記憶素子Ｍ１ａ〜Ｍ１ｅ、Ｍ５ａ〜Ｍ５ｅに情報を書
き込むための電極パッドＰ１、Ｐ１ａ〜Ｐ１ｅ、Ｐ５、
Ｐ５ａ〜Ｐ５ｅは、図６に示すように、スクライブレー
ン１３上に配置されている。

【００４０】ここで、半導体歪み検出装置の製造方法
は、前述の他の実施形態と同様であるので詳細な説明は
省略するが、電極パッドＰ１、Ｐ１ａ〜Ｐ１ｅ、Ｐ５、
Ｐ５ａ〜Ｐ５ｅをスクライブレーン１３上に配置して、
図６に示した破線に沿ってウェハ（図示せず）から単結
晶シリコン基板１を切りわける際に、スクライブレーン
１３ともども電極パッドＰ１、Ｐ１ａ〜Ｐ１ｅ、Ｐ５、
Ｐ５ａ〜Ｐ５ｅを同時に除去する。

【００４１】次に、本実施形態の半導体歪み検出装置の
動作を説明する。まず、ブリッジ回路の歪みゲージＲ１
〜Ｒ４の各抵抗値を測定し、その結果をもとにオフセッ
ト電圧を算出する。次に、このオフセット電圧を０に近
い値に補正するために適当な抵抗を補償抵抗Ｒ１ａ〜Ｒ
１ｄ、Ｒ５ａ〜Ｒ５ｄの中から選択し、選択された補償
抵抗に導通するために必要な固定記憶素子Ｍ１ａ〜Ｍ１
ｅ、Ｍ５ａ〜Ｍ５ｅに情報を書き込む。

【００４２】本実施形態においても、固定記憶素子Ｍ１
ａ〜Ｍ１ｅ、Ｍ５ａ〜Ｍ５ｅにＥＰＲＯＭを用いるが、
この場合、補償抵抗としてＲ１ａとＲ１ｂを選択する
と、電極パッドＰ１ｆをアースとして電極パッドＰ１ｂ
及び電極パッドＰ１ｃに所定電圧を印加すればよい。

【００４３】これにより、固定記憶素子Ｍ１ｂと固定記
憶素子Ｍ１ｃは、電流を導通するようになるため、並列
に接続された補償抵抗Ｒ１ａと補償抵抗Ｒ１ｂとが歪み
ゲージＲ１に直列に接続された構成となる。（ただし、
固定記憶素子Ｍ１ｂと固定記憶素子Ｍ１ｃは、抵抗値を
持つため、正確には、補償抵抗Ｒ１ａと抵抗体Ｍ１ｂの
直列接続と補償抵抗Ｒ１ｂと抵抗体Ｍ１ｃの直列接続と
がそれぞれ歪みゲージＲ１に直列に接続された構成とな
る。）

【００４４】なお、本実施形態では、補償抵抗Ｒ１ａ〜
Ｒ１ｄ、Ｒ５ａ〜Ｒ５ｄを並列に接続しているので、任
意の組み合わせで補償抵抗Ｒ１ａ〜Ｒ１ｄ、Ｒ５ａ〜Ｒ
５ｄを選択することができる。従って、例えば、補償抵
抗Ｒ１ａ〜Ｒ１ｄの抵抗値を互いに異なる適当な値とす
ることで様々な抵抗値を設定することができる。

【００４５】かかる半導体歪み検出装置及びその製造方
法においては、固定記憶素子Ｍ１ａ〜Ｍ１ｅ、Ｍ５ａ〜
Ｍ５ｅに情報を書き込むための電極パッドＰ１、Ｐ１ａ
〜Ｐ１ｅ、Ｐ５、Ｐ５ａ〜Ｐ５ｅをスクライブレーン１
３上に配置するようにし、単結晶シリコン基板１をウェ
ハから切りわける際に同時に電極パッドＰ１、Ｐ１ａ〜
Ｐ１ｅ、Ｐ５、Ｐ５ａ〜Ｐ５ｅを除去することで、固定
記憶素子Ｍ１ａ〜Ｍ１ｅ、Ｍ５ａ〜Ｍ５ｅに情報を書き
込んだ後に不要となる電極パッドＰ１、Ｐ１ａ〜Ｐ１
ｅ、Ｐ５、Ｐ５ａ〜Ｐ５ｅをチップ上に残す必要がない
ので、チップ面積を大幅に削減することができる。

【００４６】また、かかる半導体歪み検出装置において
は、固定記憶素子Ｍ１ａ〜Ｍ１ｅ、Ｍ５ａ〜Ｍ５ｅに電
気的に情報を書き込むことにより零点補償回路９の抵抗
値を決定することができるので、半導体歪み検出装置に
おけるブリッジ回路のオフセット電圧の零点補償を効率
的かつ確実に行うことができる。また、補償回路を構成
する補償抵抗Ｒ１ａ〜Ｒ１ｄの中から任意の組み合わせ
で選択できるので多様な抵抗値を設定することができ
る。

【００４７】次に、固定記憶素子Ｍ１ａ〜Ｍ１ｄ、Ｍ５
ａ〜Ｍ５ｄ自体を抵抗体として用いる実施形態を、本発
明の他の実施形態として、図８乃至図１０に基づいて説
明する。図８は、本発明の他の実施形態に係る半導体歪
み検出装置の基板上に構成される素子の配置図及びその
Ａ−Ｂ間における断面図である。

【００４８】また、図９は、本実施形態に係る半導体歪
み検出装置の基板を一部拡大した図であり、図１０は、
本実施形態に係る半導体歪み検出装置の回路図である。
なお、図２乃至図４及び図５乃至図７を用いて示した他
の実施形態との同一箇所には同一符号を付して、共通部
分の説明は省略する。

【００４９】本実施形態では、補償回路として、図１０
に示すように、固定記憶素子Ｍ１ａ〜Ｍ１ｄ、Ｍ５ａ〜
Ｍ５ｄが並列に接続され、固定記憶素子Ｍ１ａ〜Ｍ１
ｄ、Ｍ５ａ〜Ｍ５ｄ自体を抵抗体として用いる。Ｐ１ａ
〜Ｐ１ｅ、Ｐ５ａ〜Ｐ５ｅは、電極パッドであり、零点
補償回路９に設けられた固定記憶素子Ｍ１ａ〜Ｍ１ｄ、
Ｍ５ａ〜Ｍ５ｄに情報を書き込むために用いられる。

【００５０】抵抗体として用いる固定記憶素子Ｍ１ａ〜
Ｍ１ｄ、Ｍ５ａ〜Ｍ５ｄに情報を書き込むための電極パ
ッドＰ１、Ｐ１ａ〜Ｐ１ｄ、Ｐ５、Ｐ５ａ〜Ｐ５ｄは、
図９に示すように、スクライブレーン１３上に配置され
ている。

【００５１】ここで、半導体歪み検出装置の製造方法
は、前述の他の実施形態と同様であるので詳細な説明は
省略するが、電極パッドＰ１、Ｐ１ａ〜Ｐ１ｄ、Ｐ５、
Ｐ５ａ〜Ｐ５ｄをスクライブレーン１３上に配置して、
図１０に示した破線に沿ってウェハから単結晶シリコン
基板１を切りわける際に、スクライブレーン１３ともど
も電極パッドＰ１、Ｐ１ａ〜Ｐ１ｄ、Ｐ５、Ｐ５ａ〜Ｐ
５ｄを同時に除去する。

【００５２】次に、本実施形態の半導体歪み検出装置の
動作を説明する。ブリッジ回路の歪みゲージＲ１〜Ｒ４
の各抵抗値を測定し、その結果をもとにオフセット電圧
を算出する。次に、このオフセット電圧を０に近い値に
補正するために抵抗体として機能する固定記憶素子Ｍ１
ａ〜Ｍ１ｄ、Ｍ５ａ〜Ｍ５ｄを選択し、選択された固定
記憶素子Ｍ１ａ〜Ｍ１ｄ、Ｍ５ａ〜Ｍ５ｄが導通するよ
うに情報を書き込む。

【００５３】本実施形態においても、固定記憶素子Ｍ１
ａ〜Ｍ１ｄ、Ｍ５ａ〜Ｍ５ｄにＥＰＲＯＭを用いるが、
補償抵抗として固定記憶素子Ｍ１ａと固定記憶素子Ｍ１
ｂを選択する場合には、電極パッドＰ１ｅをアースとし
て電極パッドＰ１ａ及び電極パッドＰ１ｂに所定電圧を
印加すればよい。

【００５４】これにより、固定記憶素子Ｍ１ａと固定記
憶素子Ｍ１ｂは、電流を導通するとともに、補償抵抗と
して機能し、並列に接続された補償抵抗（固定記憶素
子）Ｍ１ａと補償抵抗（固定記憶素子）Ｍ１ｂとが歪み
ゲージＲ１に直列接続された構成となる。

【００５５】かかる半導体歪み検出装置及びその製造方
法においては、固定記憶素子Ｍ１ａ〜Ｍ１ｄ、Ｍ５ａ〜
Ｍ５ｄに情報を書き込むための電極パッドＰ１、Ｐ１ａ
〜Ｐ１ｄ、Ｐ５、Ｐ５ａ〜Ｐ５ｄをスクライブレーン１
３上に配置するようにし、単結晶シリコン基板１をウェ
ハから切りわける際に同時に電極パッドＰ１、Ｐ１ａ〜
Ｐ１ｄ、Ｐ５、Ｐ５ａ〜Ｐ５ｄを除去することで、固定
記憶素子Ｍ１ａ〜Ｍ１ｄ、Ｍ５ａ〜Ｍ５ｄに情報を書き
込んだ後に不要となる電極パッドＰ１、Ｐ１ａ〜Ｐ１
ｄ、Ｐ５、Ｐ５ａ〜Ｐ５ｄをチップ上に残す必要がない
ので、チップ面積を大幅に削減することができる。

【００５６】また、かかる半導体歪み検出装置において
は、抵抗体として機能する固定記憶素子Ｍ１ａ〜Ｍ１
ｄ、Ｍ５ａ〜Ｍ５ｄに電気的に情報を書き込むことによ
り零点補償回路９の抵抗値を決定することができるの
で、半導体歪み検出装置におけるブリッジ回路のオフセ
ット電圧の零点補償を効率的かつ確実に行うことができ
るとともに、固定記憶素子Ｍ１ａ〜Ｍ１ｄ、Ｍ５ａ〜Ｍ
５ｄ自体を抵抗体として機能させることができるので、
デバイス構造を簡略化することができる。

【００５７】ここで、以上、図２乃至図４、図５乃至図
７、図８乃至図１０を各々用いて示した３つの実施形態
においては、固定記憶素子Ｍ１ａ〜Ｍ１ｅ、Ｍ５ａ〜Ｍ
５ｅ（但し、図８乃至図１０を用いて示した他の実施形
態では、Ｍ１ａ〜Ｍ１ｄ、Ｍ５ａ〜Ｍ５ｄ）として例え
ば、ＰチャンネルＳＡＭＯＳ構造のＥＰＲＯＭを用いて
いるが、電気的に電流の導通や絶縁を制御することが可
能な素子であればよく、ＭＯＳ構造以外にバイポーラ構
造等のＲＯＭやヒューズ等の素子でもよい。

【００５８】また、これまでの実施形態において、半導
体歪み検出装置の基板は加速度センサのものであるが、
ブリッジ回路のオフセット電圧に関して零点補償を行う
ものであり、これまでの実施形態と同様のブリッジ回路
を有するものであれば圧力センサ等の他のセンサにも応
用することが可能である。

【００５９】また、これまでの実施形態において、零点
補償は、電気特性検査の際には、ブリッジ回路の歪みゲ
ージＲ１〜Ｒ４の抵抗値を測定するとともに、この測定
値から判断されるオフセット電圧の零点からのずれに応
じて、零点補償回路９の特定の固定記憶素子に情報を書
き込むことで行われるようにしたので、人間が介在する
従来のタップ補正の工程を行うことなく、機械的にオフ
セット電圧の零点補償を行うことが可能となり、補償抵
抗の選択を誤ることがなくなり、従来のタップ補正によ
る方法に比べて、オフセット電圧の零点補償の歩留りを
向上させるとともに、ワイヤボンディング等にかかる人
件費を削減することができる。

【００６０】

【発明の効果】 上記のように本願の請求項１に係る発
明の半導体歪み検出装置にあっては、一部に薄肉状の起
歪み領域が形成されたシリコン基板と、シリコン基板上
にある起歪み領域の歪み量に応じて抵抗値が変化する歪
みゲージにより構成されるブリッジ回路と、少なくとも
１つの歪みゲージに付加され、抵抗値を変化させること
でオフセット電圧の零点補償を行う零点補償回路とを有
する半導体歪み検出装置において、零点補償回路の抵抗
値を決定する固定記憶素子を零点補償回路に設け、固定
記憶素子に情報を書き込むための電極パッドをスクライ
ブレーン上に配置し、シリコン基板をウェハから切りわ
ける際に同時に電極パッドを除去可能とするので、固定
記憶素子に情報を書き込んだ後に不要となる電極パッド
をチップ上に残す必要がないので、チップ面積を大幅に
削減することができるという効果を奏する。

【００６１】また、本願の請求項２に係る発明の半導体
歪み検出装置の製造方法にあっては、一部に薄肉状の起
歪み領域が形成されたシリコン基板と、シリコン基板上
にある起歪み領域の歪み量に応じて抵抗値が変化する歪
みゲージにより構成されるブリッジ回路と、少なくとも
１つの歪みゲージに付加され、抵抗値を変化させること
でオフセット電圧の零点補償を行う零点補償回路とを有
する半導体歪み検出装置の製造方法において、零点補償
回路に零点補償回路の抵抗値を決定する固定記 憶素子を
設ける工程と、固定記憶素子に情報を書き込むための電
極パッドをスクライブレーン上に配置する工程と、シリ
コン基板をウェハから切りわける際に同時に電極パッド
を除去する工程とを備えてなるので、固定記憶素子に情
報を書き込んだ後に不要となる電極パッドをチップ上か
ら除去することが可能であるため、チップ面積を大幅に
削減することができるという効果を奏する。

【図面の簡単な説明】

【図１】 本発明の一実施形態に係る半導体歪み検出装
置の回路図である。

【図２】 本発明の他の実施形態に係る半導体歪み検出
装置の基板上に構成される素子の配置図及びそのＡ−Ｂ
間における断面図である。

【図３】 本発明の他の実施形態に係る基板を一部拡大
した図である。

【図４】 本発明の他の実施形態に係る半導体歪み検出
装置の回路図である。

【図５】 本発明の他の実施形態に係る半導体歪み検出
装置の基板上に構成される素子の配置図及びそのＡ−Ｂ
間における断面図である。

【図６】 本発明の他の実施形態に係る基板を一部拡大
した図である。

【図７】 本発明の他の実施形態に係る半導体歪み検出
装置の回路図である。

【図８】 本発明の他の実施形態に係る半導体歪み検出
装置の基板上に構成される素子の配置図及びそのＡ−Ｂ
間における断面図である。

【図９】 本発明の他の実施形態に係る基板を一部拡大
した図である。

【図１０】 本発明の他の実施形態に係る半導体歪み検
出装置の回路図である。

【図１１】 従来の半導体歪み検出装置の基板上に構成
される素子の配置図及びそのＡ−Ｂ間における断面図で
ある。

【図１２】 従来の半導体歪み検出装置を構成するブリ
ッジ回路である。

【図１３】 従来の半導体歪み検出装置の基板上に構成
される素子の配置図及びそのＡ−Ｂ間における断面図で
ある。

【図１４】 従来の半導体歪み検出装置を構成するブリ
ッジ回路である。

【符号の説明】

１ 単結晶シリコン基板 ３ マス ５ ビーム ７ フレーム ９ 零点補償回路 Ｒ１〜Ｒ４ 歪みゲージ Ｒ１ａ〜Ｒ１ｄ、Ｒ５ａ〜Ｒ５ｄ 補償抵抗 Ｍ、Ｍ１ａ〜Ｍ１ｅ、Ｍ５ａ〜Ｍ５ｅ 固定記憶素子 Ｐ１〜Ｐ７、Ｐ１ａ〜Ｐ１ｆ、Ｐ５ａ〜Ｐ５ｆ 電極パ
ッド

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 一部に薄肉状の起歪み領域が形成された
   シリコン基板と、該シリコン基板上にある起歪み領域の
   歪み量に応じて抵抗値が変化する歪みゲージにより構成
   されるブリッジ回路と、少なくとも１つの歪みゲージに
   付加され、抵抗値を変化させることでオフセット電圧の
   零点補償を行う零点補償回路とを有する半導体歪み検出
   装置において、前記零点補償回路の抵抗値を決定する固定記憶素子を前
   記零点補償回路に設け、該固定記憶素子に情報を書き込
   むための電極パッドをスクライブレーン上に配置し、 前記シリコン基板をウェハから切りわける際に同時に前
   記電極パッドを除去可能としたことを特徴とする半導体
   歪み検出装置。
2. 【請求項２】 一部に薄肉状の起歪み領域が形成された
   シリコン基板と、該シリコン基板上にある起歪み領域の
   歪み量に応じて抵抗値が変化する歪みゲージにより構成
   されるブリッジ回路と、少なくとも１つの歪みゲージに
   付加され、抵抗値を変化させることでオフセット電圧の
   零点補償を行う零点補償回路とを有する半導体歪み検出
   装置の製造方法において、 前記零点補償回路に該零点補償回路の抵抗値を決定する
   固定記憶素子を設ける工程と、該固定記憶素子に情報を
   書き込むための電極パッドをスクライブレーン上に配置
   する工程と、前記シリコン基板をウェハから切りわける
   際に同時に前記電極パッドを除去する工程とを備えてな
   ることを特徴とする半導体歪み検出装置の製造方法。