JP3317435B2 - 信号抽出回路およびそれを利用した相関器 - Google Patents
信号抽出回路およびそれを利用した相関器Info
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Description
【０００１】
【発明の属する技術分野】本発明は、符号データの２値
（“１”、“０”）を複数サイクルの位相により表した
入力信号から位相情報を直接的に抜き取る信号抽出回
路、およびそれを利用したスペクトラム拡散通信の相関
器に関するものである。
（“１”、“０”）を複数サイクルの位相により表した
入力信号から位相情報を直接的に抜き取る信号抽出回
路、およびそれを利用したスペクトラム拡散通信の相関
器に関するものである。
【０００２】
【従来の技術】スペクトラム拡散通信は、送信側におい
ては、図１１に示すように、本来の送信データＤ１をＰ
Ｎ系列の符号データＤ２と乗算し（但し、送信データＤ
１の“０”は−１と考える。）、その乗算データ「Ｄ１
×Ｄ２」をＢＰＳＫ変調して送信変調信号Ｄ３とし、伝
送路に送り出すものである。
ては、図１１に示すように、本来の送信データＤ１をＰ
Ｎ系列の符号データＤ２と乗算し（但し、送信データＤ
１の“０”は−１と考える。）、その乗算データ「Ｄ１
×Ｄ２」をＢＰＳＫ変調して送信変調信号Ｄ３とし、伝
送路に送り出すものである。
【０００３】ＰＮ符号データＤ２は送信データＤ１の
“１”を、“１”と“０”の複数ビット（例えば３２ビ
ット）のデータに変換したものである。このＰＮ符号デ
ータの“１”、または“０”はスペクトル拡散通信では
「チップ」と呼ばれる。また、ＢＰＳＫ変調ではそのＰ
Ｎ符号データＤ２の立上がりエッジ、立下がりエッジで
キャリアの位相を反転させ、ＰＮ符号データＤ２の
“１”、“０”の情報を位相で表した送信変調信号Ｄ３
とするものである。この送信変調データＤ３はＰＮ符号
データＤ２の１チップ当たり、例えば１９０サイクルが
割り当てられる（ただし、図１１では５サイクルで表し
ている）。
“１”を、“１”と“０”の複数ビット（例えば３２ビ
ット）のデータに変換したものである。このＰＮ符号デ
ータの“１”、または“０”はスペクトル拡散通信では
「チップ」と呼ばれる。また、ＢＰＳＫ変調ではそのＰ
Ｎ符号データＤ２の立上がりエッジ、立下がりエッジで
キャリアの位相を反転させ、ＰＮ符号データＤ２の
“１”、“０”の情報を位相で表した送信変調信号Ｄ３
とするものである。この送信変調データＤ３はＰＮ符号
データＤ２の１チップ当たり、例えば１９０サイクルが
割り当てられる（ただし、図１１では５サイクルで表し
ている）。
【０００４】受信側においては、上記した送信変調信号
Ｄ３を取り込み、ダウンコンバータ等の周波数変換器
（図示せず）により、ＰＮ符号データＤ２の１チップ当
たり１サイクルの周波数信号に変換し、図１２に示すよ
うな構成の相関器に入力して、前記した送信データＤ１
を復調・再生している。
Ｄ３を取り込み、ダウンコンバータ等の周波数変換器
（図示せず）により、ＰＮ符号データＤ２の１チップ当
たり１サイクルの周波数信号に変換し、図１２に示すよ
うな構成の相関器に入力して、前記した送信データＤ１
を復調・再生している。
【０００５】図１２の相関器において、１はＣＣＤ等を
利用した信号転送部であり、入力する上記した送信変調
信号Ｄ３（前述したように１サイクル）が、そのＰＮ符
号データＤ２のチップレートと同じ周波数のクロック信
号φ１により、逐次正ピーク（＋１）、又は負ピーク
（−１）の２値データとして取り込まれて、各セル１ａ
を転送されつつその各セル１ａから出力する。この各セ
ル１ａから出力するデータ（＋１、−１）は、乗算部２
において、各乗算器２ａに予め設定された拡散符号（前
記したＰＮ符号データＤ２に対応した符号）の係数
（“１”を＋１、“０”を−１としたもの）と乗算され
る。
利用した信号転送部であり、入力する上記した送信変調
信号Ｄ３（前述したように１サイクル）が、そのＰＮ符
号データＤ２のチップレートと同じ周波数のクロック信
号φ１により、逐次正ピーク（＋１）、又は負ピーク
（−１）の２値データとして取り込まれて、各セル１ａ
を転送されつつその各セル１ａから出力する。この各セ
ル１ａから出力するデータ（＋１、−１）は、乗算部２
において、各乗算器２ａに予め設定された拡散符号（前
記したＰＮ符号データＤ２に対応した符号）の係数
（“１”を＋１、“０”を−１としたもの）と乗算され
る。
【０００６】したがって、ＰＮ符号データＤ２の係数と
同じ並びのデータが信号転送部１の各セル１ａから出力
するタイミングでは、各乗算器２ａの乗算結果は１（＝
＋１×＋１＝−１×−１）となり、これらが加算部３で
加算されることにより、加算出力がピーク値（相関ピー
ク）となる。例えば、チップ長３２チップ、信号転送部
１のセル１ａの数が３２の場合は、相関ピークの値は３
２となる。
同じ並びのデータが信号転送部１の各セル１ａから出力
するタイミングでは、各乗算器２ａの乗算結果は１（＝
＋１×＋１＝−１×−１）となり、これらが加算部３で
加算されることにより、加算出力がピーク値（相関ピー
ク）となる。例えば、チップ長３２チップ、信号転送部
１のセル１ａの数が３２の場合は、相関ピークの値は３
２となる。
【０００７】なお、送信データＤ１の“０”に対応する
ＰＮ符号データＤ２は送信データＤ１の“１”に対応す
るＰＮ符号データＤ２の各ビットが反転したものであ
り、この送信データＤ１の“０”に対応するＰＮ符号デ
ータＤ２の並びと同じデータが取り込まれたタイミング
では、各乗算器２ａの乗算結果は−１（＝＋１×−１）
となり、これら加算部３で加算されるので、ピーク値は
負となる。セル１ａの数が上記のように３２の場合は、
相関ピークの値は−３２となる。
ＰＮ符号データＤ２は送信データＤ１の“１”に対応す
るＰＮ符号データＤ２の各ビットが反転したものであ
り、この送信データＤ１の“０”に対応するＰＮ符号デ
ータＤ２の並びと同じデータが取り込まれたタイミング
では、各乗算器２ａの乗算結果は−１（＝＋１×−１）
となり、これら加算部３で加算されるので、ピーク値は
負となる。セル１ａの数が上記のように３２の場合は、
相関ピークの値は−３２となる。
【０００８】以上のようにして加算部３から得られるた
相関ピークは、コンパレータ（図示せず）によって、そ
れが正のときは“１”として、負のときは“０”として
識別され、前述した送信データＤ１に復元・再生されて
後段に出力される。このように、相関器の側に送信側の
ＰＮ符号データＤ２に対応した乗算係数をセットしてお
くことにより、当該ＰＮ符号データＤ２で識別される送
信データＤ１を取り込むことができる。
相関ピークは、コンパレータ（図示せず）によって、そ
れが正のときは“１”として、負のときは“０”として
識別され、前述した送信データＤ１に復元・再生されて
後段に出力される。このように、相関器の側に送信側の
ＰＮ符号データＤ２に対応した乗算係数をセットしてお
くことにより、当該ＰＮ符号データＤ２で識別される送
信データＤ１を取り込むことができる。
【０００９】なお、前記相関ピークのデータは、同期信
号発生部５に入力し、ここで得られた同期信号によりク
ロック発生部４が制御され、クロック信号φ１の位相が
送信変調信号Ｄ３の位相に合うよう制御される。
号発生部５に入力し、ここで得られた同期信号によりク
ロック発生部４が制御され、クロック信号φ１の位相が
送信変調信号Ｄ３の位相に合うよう制御される。
【００１０】
【発明が解決しようとする課題】ところで、前述したよ
うに、変調された送信変調信号Ｄ３はそのキャリア周波
数が極めて高いので、そのまま相関器に入力させると、
相関器を動作させるクロックφ１もその周波数に合致さ
せなければならないが、これでは信号転送部１の動作周
波数限界を越える場合があり、また信号転送部１のセル
１ａの数が膨大になって消費電力が非常に大きくなる。
うに、変調された送信変調信号Ｄ３はそのキャリア周波
数が極めて高いので、そのまま相関器に入力させると、
相関器を動作させるクロックφ１もその周波数に合致さ
せなければならないが、これでは信号転送部１の動作周
波数限界を越える場合があり、また信号転送部１のセル
１ａの数が膨大になって消費電力が非常に大きくなる。
【００１１】そこで、従来では、前述したように、送信
変調信号Ｄ３を周波数変換器によりＰＮ符号データＤ２
の１ビット当たり１サイクル（又は１〜２サイクル）の
信号となるように変換してから相関器に取り込むことが
行なわれているが、周波数変換器を通すと相互変調によ
り波形が歪んで送信データＤ１の取り出しに誤りが発生
するという問題があった。
変調信号Ｄ３を周波数変換器によりＰＮ符号データＤ２
の１ビット当たり１サイクル（又は１〜２サイクル）の
信号となるように変換してから相関器に取り込むことが
行なわれているが、周波数変換器を通すと相互変調によ
り波形が歪んで送信データＤ１の取り出しに誤りが発生
するという問題があった。
【００１２】本発明は以上のような点に鑑みてなされた
ものであって、その目的は、符号データの２値を複数サ
イクルの位相により表した入力信号から位相情報を直接
的に抜き取るようにし、周波数変換器を不要とした信号
抽出回路およびそれを利用した相関器を提供することに
ある。
ものであって、その目的は、符号データの２値を複数サ
イクルの位相により表した入力信号から位相情報を直接
的に抜き取るようにし、周波数変換器を不要とした信号
抽出回路およびそれを利用した相関器を提供することに
ある。
【００１３】
【課題を解決するための手段】第１の発明は、符号デー
タの２値を複数サイクルの位相により表した入力信号か
ら位相情報を直接的に抜き取る信号抽出回路であって、
前記入力信号を個々にサンプルホールドする複数のサン
プルホールド回路と、該複数のサンプルホールド回路の
出力信号を加算する加算器とを具備し、前記各サンプル
ホールド回路が前記入力信号の１周期を単位として１単
位以上ずれたタイミングでアクティブとなる各サンプル
ホールド信号により前記入力信号のゼロクロス点を除く
点をサンプルホールドし、前記加算器が前記位相を極性
で表した信号を生成するよう構成した。
タの２値を複数サイクルの位相により表した入力信号か
ら位相情報を直接的に抜き取る信号抽出回路であって、
前記入力信号を個々にサンプルホールドする複数のサン
プルホールド回路と、該複数のサンプルホールド回路の
出力信号を加算する加算器とを具備し、前記各サンプル
ホールド回路が前記入力信号の１周期を単位として１単
位以上ずれたタイミングでアクティブとなる各サンプル
ホールド信号により前記入力信号のゼロクロス点を除く
点をサンプルホールドし、前記加算器が前記位相を極性
で表した信号を生成するよう構成した。
【００１４】第２の発明は、符号データの２値を複数サ
イクルの位相により表した入力信号から位相情報を直接
的に抜き取る信号抽出回路であって、カスケード接続さ
れた複数のサンプルホールド回路と、該複数のサンプル
ホールド回路の第２段から終段までの出力を加算する加
算器とを具備し、前記複数のサンプルホールド回路のう
ちの奇数段目を前記入力信号と同じ周波数でデューティ
が５０のサンプルホールド信号で制御し、且つ偶数段目
を前記サンプルホールド信号と逆相のサンプルホールド
信号で制御し、第１段目で前記入力信号のゼロクロス点
を除く任意の正又は負のレベルのタイミングで前記入力
信号をサンプルホールドするよう構成した。
イクルの位相により表した入力信号から位相情報を直接
的に抜き取る信号抽出回路であって、カスケード接続さ
れた複数のサンプルホールド回路と、該複数のサンプル
ホールド回路の第２段から終段までの出力を加算する加
算器とを具備し、前記複数のサンプルホールド回路のう
ちの奇数段目を前記入力信号と同じ周波数でデューティ
が５０のサンプルホールド信号で制御し、且つ偶数段目
を前記サンプルホールド信号と逆相のサンプルホールド
信号で制御し、第１段目で前記入力信号のゼロクロス点
を除く任意の正又は負のレベルのタイミングで前記入力
信号をサンプルホールドするよう構成した。
【００１５】第３の発明は、符号データの２値を複数サ
イクルの位相により表した入力信号から位相情報を直接
的に抜き取る信号抽出回路であって、前記入力信号と同
じ周波数のクロック信号により開閉し前記入力信号の半
周期の信号を取り込むスイッチ回路と、該スイッチ回路
を通過した信号を積分し前記符号データのビットレート
に対応する期間毎にリセットされる積分器と、該積分器
の前記リセット直前の信号をホールドするサンプルホー
ルド回路とを具備するよう構成した。
イクルの位相により表した入力信号から位相情報を直接
的に抜き取る信号抽出回路であって、前記入力信号と同
じ周波数のクロック信号により開閉し前記入力信号の半
周期の信号を取り込むスイッチ回路と、該スイッチ回路
を通過した信号を積分し前記符号データのビットレート
に対応する期間毎にリセットされる積分器と、該積分器
の前記リセット直前の信号をホールドするサンプルホー
ルド回路とを具備するよう構成した。
【００１６】第４の発明は、前記第１の発明の信号抽出
回路の入力部に対して、前記第１の発明の信号抽出回路
と同じ構成で且つサンプルホールド信号が前記第１の発
明の信号抽出回路のサンプルホールド信号に対して前記
入力信号の半周期だけずれたサンプルホールド信号で動
作する別の信号抽出回路を並列接続し、両信号抽出回路
の出力信号の差分を差動増幅器で演算して出力するよう
構成し、又は、前記第２の発明の信号抽出回路の入力部
に対して、前記第２の発明の信号抽出回路と同じ構成で
且つサンプルホールド信号が前記第２の発明の信号抽出
回路のサンプルホールド信号に対して半周期だけずれた
サンプルホールド信号で動作する別の信号抽出回路を並
列接続し、両信号抽出回路の出力信号の差分を差動増幅
器で演算して出力するよう構成し、又は、前記第３の発
明の信号抽出回路の入力部に対して、前記第３の発明の
信号抽出回路と同じ構成で且つクロック信号が前記第３
の発明の信号抽出回路のクロック信号に対して半周期だ
けずれたクロック信号で動作する別の信号抽出回路を並
列接続し、両信号抽出回路の出力信号の差分を差動増幅
器で演算して出力するよう構成した。
回路の入力部に対して、前記第１の発明の信号抽出回路
と同じ構成で且つサンプルホールド信号が前記第１の発
明の信号抽出回路のサンプルホールド信号に対して前記
入力信号の半周期だけずれたサンプルホールド信号で動
作する別の信号抽出回路を並列接続し、両信号抽出回路
の出力信号の差分を差動増幅器で演算して出力するよう
構成し、又は、前記第２の発明の信号抽出回路の入力部
に対して、前記第２の発明の信号抽出回路と同じ構成で
且つサンプルホールド信号が前記第２の発明の信号抽出
回路のサンプルホールド信号に対して半周期だけずれた
サンプルホールド信号で動作する別の信号抽出回路を並
列接続し、両信号抽出回路の出力信号の差分を差動増幅
器で演算して出力するよう構成し、又は、前記第３の発
明の信号抽出回路の入力部に対して、前記第３の発明の
信号抽出回路と同じ構成で且つクロック信号が前記第３
の発明の信号抽出回路のクロック信号に対して半周期だ
けずれたクロック信号で動作する別の信号抽出回路を並
列接続し、両信号抽出回路の出力信号の差分を差動増幅
器で演算して出力するよう構成した。
【００１７】第５の発明は、符号データの２値を複数サ
イクルの位相により表した入力信号から位相情報を直接
的に抜き取る信号抽出回路と、該信号抽出回路で得られ
た位相情報を転送する信号転送部と、該信号転送部の各
セルから得られる信号を所定の係数と乗算する複数の乗
算器を有する乗算部と、該乗算部の各乗算器で得られる
結果を加算する加算部とを具備することを特徴とする相
関器において、前記信号抽出回路を前記第１乃至第４の
発明のいずれかの信号抽出回路で構成し、前記加算部か
ら得られる信号に基づいて前記サンプルホールド信号又
は前記クロック信号を作成するようにした。
イクルの位相により表した入力信号から位相情報を直接
的に抜き取る信号抽出回路と、該信号抽出回路で得られ
た位相情報を転送する信号転送部と、該信号転送部の各
セルから得られる信号を所定の係数と乗算する複数の乗
算器を有する乗算部と、該乗算部の各乗算器で得られる
結果を加算する加算部とを具備することを特徴とする相
関器において、前記信号抽出回路を前記第１乃至第４の
発明のいずれかの信号抽出回路で構成し、前記加算部か
ら得られる信号に基づいて前記サンプルホールド信号又
は前記クロック信号を作成するようにした。
【００１８】
［第１の実施の形態］図１０は本発明の第１の実施の形
態の相関器の構成を示す図である。図１２に示したもの
と同一のものには同一の符号を付した。ここでは、信号
転送部１の前段に信号抽出回路１０を設け、この信号抽
出回路１０において、送信変調信号Ｄ３からＰＮ符号デ
ータＤ２を抽出してこれを信号転送部１に送るようにし
た。すなわち、この信号抽出回路１０は、同期信号発生
部５で得られた同期信号により動作するタイミング発生
器１４からのタイミング信号を取り込んで、送信変調信
号Ｄ３が１チップ内にもつ位相情報を１つの情報信号と
してまとめ、ＰＮ符号データＤ２に対応した信号として
出力する。
態の相関器の構成を示す図である。図１２に示したもの
と同一のものには同一の符号を付した。ここでは、信号
転送部１の前段に信号抽出回路１０を設け、この信号抽
出回路１０において、送信変調信号Ｄ３からＰＮ符号デ
ータＤ２を抽出してこれを信号転送部１に送るようにし
た。すなわち、この信号抽出回路１０は、同期信号発生
部５で得られた同期信号により動作するタイミング発生
器１４からのタイミング信号を取り込んで、送信変調信
号Ｄ３が１チップ内にもつ位相情報を１つの情報信号と
してまとめ、ＰＮ符号データＤ２に対応した信号として
出力する。
【００１９】［第２の実施の形態］図１は前記した信号
抽出回路１０の具体的な構成を示す第２の実施の形態の
説明図である。１１は前記した送信変調信号Ｄ３を複数
経路に分配するストリップ線路等からなる信号分配器、
１２１〜１２４はサンプル信号ＳＨ１〜ＳＨ４がアクテ
ィブ中は入力信号Ｄ３をそのまま出力し、アクティブか
ら非アクティブになった時点の信号Ｄ３を保持して出力
するサンプルホールド回路、１３は各サンプルホールド
回路１２１〜１２４から出力する信号Ｄ４１〜Ｄ４４を
加算して信号Ｄ５として出力する加算器である。タイミ
ング発生器１４はサンプル信号ＳＨ１〜ＳＨ４を発生す
る。
抽出回路１０の具体的な構成を示す第２の実施の形態の
説明図である。１１は前記した送信変調信号Ｄ３を複数
経路に分配するストリップ線路等からなる信号分配器、
１２１〜１２４はサンプル信号ＳＨ１〜ＳＨ４がアクテ
ィブ中は入力信号Ｄ３をそのまま出力し、アクティブか
ら非アクティブになった時点の信号Ｄ３を保持して出力
するサンプルホールド回路、１３は各サンプルホールド
回路１２１〜１２４から出力する信号Ｄ４１〜Ｄ４４を
加算して信号Ｄ５として出力する加算器である。タイミ
ング発生器１４はサンプル信号ＳＨ１〜ＳＨ４を発生す
る。
【００２０】図２は図１の信号抽出回路１０の動作説明
用のタイミングチャートである。なおここでは、説明を
簡単にするために送信変調信号Ｄ３を１チップ当り５サ
イクルとし、サンプルホールド回路は符号１２１〜１２
４で表す４個とした。サンプル信号ＳＨ１〜ＳＨ４はＰ
Ｎ符号データＤ２の１チップの周期をもち、送信変調信
号Ｄ３の１サイクルの周期だけアクティブ（“１”）に
なり、他の期間は非アクティブ（“０”）の信号であ
る。また、このサンプル信号ＳＨ１〜ＳＨ４は送信変調
信号Ｄ３の１サイクルの周期づつ位相が順次ずれてい
る。
用のタイミングチャートである。なおここでは、説明を
簡単にするために送信変調信号Ｄ３を１チップ当り５サ
イクルとし、サンプルホールド回路は符号１２１〜１２
４で表す４個とした。サンプル信号ＳＨ１〜ＳＨ４はＰ
Ｎ符号データＤ２の１チップの周期をもち、送信変調信
号Ｄ３の１サイクルの周期だけアクティブ（“１”）に
なり、他の期間は非アクティブ（“０”）の信号であ
る。また、このサンプル信号ＳＨ１〜ＳＨ４は送信変調
信号Ｄ３の１サイクルの周期づつ位相が順次ずれてい
る。
【００２１】したがって、サンプルホールド回路１２１
〜１２４の出力信号Ｄ４１〜Ｄ４４を加算器１３で加算
した加算信号Ｄ５は、図２に示すように送信変調信号Ｄ
３のリップルをもちながらも、ＰＮ符号データＤ２の
“１”に対応するタイミングで正のピーク値を呈し、
“０”に対応するタイミングで負のピーク値を呈する信
号となる。なお、ＰＮ符号データＤ２に対して位相は若
干ずれている。以上から、例えば、正しきい値ｐ１や負
しきい値ｐ１’をそれらピーク値より若干小さい値に設
定した比較器を加算器１３の後段に設けておけば、ＰＮ
符号データＤ２の“１”、“０”に対応した正ピーク、
負ピークの信号を得ることができる。なお、この比較器
と前記した加算器１３との間に積分回路を介挿してリッ
プル成分を除去することもできる。
〜１２４の出力信号Ｄ４１〜Ｄ４４を加算器１３で加算
した加算信号Ｄ５は、図２に示すように送信変調信号Ｄ
３のリップルをもちながらも、ＰＮ符号データＤ２の
“１”に対応するタイミングで正のピーク値を呈し、
“０”に対応するタイミングで負のピーク値を呈する信
号となる。なお、ＰＮ符号データＤ２に対して位相は若
干ずれている。以上から、例えば、正しきい値ｐ１や負
しきい値ｐ１’をそれらピーク値より若干小さい値に設
定した比較器を加算器１３の後段に設けておけば、ＰＮ
符号データＤ２の“１”、“０”に対応した正ピーク、
負ピークの信号を得ることができる。なお、この比較器
と前記した加算器１３との間に積分回路を介挿してリッ
プル成分を除去することもできる。
【００２２】また、以上の説明は、簡単のために送信変
調信号Ｄ３がＰＮ符号データＤ２の１チップ当り５サイ
クルの場合について説明したが、ｎサイクル場合は最大
ｎ個のサンプルホールド回路を設けることができる。こ
のとき、加算器１３の出力信号の正負のピーク値は、電
源電圧範囲に余裕を持たせれば送信変調信号Ｄ３の正ピ
ーク値のｎ倍、負ピーク値の−ｎ倍となる。また、以上
の説明ではサンプルホールド信号ＳＨ１〜ＳＨ４が送信
変調信号Ｄ３の正又は負のピーク値をホールドするよう
にしているが、送信変調信号Ｄ３のゼロクロス点以外の
点、つまり任意の正又は負のレベルをホールドできれば
よい。また、サンプルホールド信号ＳＨ１〜ＳＨ４がア
クティブとなる期間は、送信変調信号Ｄ３の１サイクル
の期間に限られるものではなく、それ以下の短い期間で
あってもよい。このようにすると、加算出力信号Ｄ５の
リプル成分が減少する。
調信号Ｄ３がＰＮ符号データＤ２の１チップ当り５サイ
クルの場合について説明したが、ｎサイクル場合は最大
ｎ個のサンプルホールド回路を設けることができる。こ
のとき、加算器１３の出力信号の正負のピーク値は、電
源電圧範囲に余裕を持たせれば送信変調信号Ｄ３の正ピ
ーク値のｎ倍、負ピーク値の−ｎ倍となる。また、以上
の説明ではサンプルホールド信号ＳＨ１〜ＳＨ４が送信
変調信号Ｄ３の正又は負のピーク値をホールドするよう
にしているが、送信変調信号Ｄ３のゼロクロス点以外の
点、つまり任意の正又は負のレベルをホールドできれば
よい。また、サンプルホールド信号ＳＨ１〜ＳＨ４がア
クティブとなる期間は、送信変調信号Ｄ３の１サイクル
の期間に限られるものではなく、それ以下の短い期間で
あってもよい。このようにすると、加算出力信号Ｄ５の
リプル成分が減少する。
【００２３】［第３の実施の形態］図３は第３の実施の
形態の信号抽出回路１０’の構成を示す図である。この
信号抽出回路は、図１に示した信号抽出回路１０に対し
て、サンプルホールド回路１２１’〜１２４’と加算器
１３’および差動増幅器１５を追加し、更に分配器１１
を８分配機能を有する分配器１１’に置換したものであ
る。ここでは、図１０の同期信号発生部５で制御される
タイミング発生器１４’により、サンプルホールド回路
１２１’〜１２４’のサンプル信号ＳＨ１’〜ＳＨ４’
を、サンプル信号ＳＨ１〜ＳＨ４よりも、送信変調信号
Ｄ３の半周期分だけ位相を遅らせた信号とする。
形態の信号抽出回路１０’の構成を示す図である。この
信号抽出回路は、図１に示した信号抽出回路１０に対し
て、サンプルホールド回路１２１’〜１２４’と加算器
１３’および差動増幅器１５を追加し、更に分配器１１
を８分配機能を有する分配器１１’に置換したものであ
る。ここでは、図１０の同期信号発生部５で制御される
タイミング発生器１４’により、サンプルホールド回路
１２１’〜１２４’のサンプル信号ＳＨ１’〜ＳＨ４’
を、サンプル信号ＳＨ１〜ＳＨ４よりも、送信変調信号
Ｄ３の半周期分だけ位相を遅らせた信号とする。
【００２４】したがって、追加したサンプルホールド回
路１２１’〜１２４’で得られる信号Ｄ４１’〜Ｄ４
４’は、前記サンプルホールド回路１２１〜１２４で得
られる信号Ｄ４１〜Ｄ４４に対して１８０度位相が反転
した信号となる。よって、加算器１３で得られる信号Ｄ
５と加算器１３’で得られる信号Ｄ５’とは位相が１８
０度だけずれた信号となり、この差分が差動増幅器１５
で演算されるので、実質的には信号Ｄ５、Ｄ５’が絶対
値加算されることになる。したがって、この第２の実施
の形態の信号抽出回路１０’では、前記図１に示した信
号抽出回路１０で得られる信号Ｄ５の２倍のレベルの信
号Ｄ６を得ることができ、Ｓ／Ｎが２倍向上する。
路１２１’〜１２４’で得られる信号Ｄ４１’〜Ｄ４
４’は、前記サンプルホールド回路１２１〜１２４で得
られる信号Ｄ４１〜Ｄ４４に対して１８０度位相が反転
した信号となる。よって、加算器１３で得られる信号Ｄ
５と加算器１３’で得られる信号Ｄ５’とは位相が１８
０度だけずれた信号となり、この差分が差動増幅器１５
で演算されるので、実質的には信号Ｄ５、Ｄ５’が絶対
値加算されることになる。したがって、この第２の実施
の形態の信号抽出回路１０’では、前記図１に示した信
号抽出回路１０で得られる信号Ｄ５の２倍のレベルの信
号Ｄ６を得ることができ、Ｓ／Ｎが２倍向上する。
【００２５】［第４の実施の形態］図４は第４の実施の
形態の信号抽出回路２０の構成を示す図である。この信
号抽出回路２０は、送信変調信号Ｄ３の入力部に対して
サンプルホールド回路２１１〜２１４を順次カスケード
接続し、その内の２段目〜４段目のサンプルホールド回
路２１２〜２１４の出力を加算器２２において加算して
出力するようにしたものである。２３は送信変調信号Ｄ
３と同じ周波数でデューティが５０のサンプル信号ＳＨ
を発生するタイミング発生回路であって、図１０の同期
信号発生部５により制御される。２４はこのサンプル信
号ＳＨの反転サンプル信号ＳＨＮを発生するためのイン
バータである。
形態の信号抽出回路２０の構成を示す図である。この信
号抽出回路２０は、送信変調信号Ｄ３の入力部に対して
サンプルホールド回路２１１〜２１４を順次カスケード
接続し、その内の２段目〜４段目のサンプルホールド回
路２１２〜２１４の出力を加算器２２において加算して
出力するようにしたものである。２３は送信変調信号Ｄ
３と同じ周波数でデューティが５０のサンプル信号ＳＨ
を発生するタイミング発生回路であって、図１０の同期
信号発生部５により制御される。２４はこのサンプル信
号ＳＨの反転サンプル信号ＳＨＮを発生するためのイン
バータである。
【００２６】奇数番目のサンプルホールド回路２１１、
２１３はサンプル信号ＳＨが“１”のときアクティブと
なり、“０”のとき非アクティブとなる。また、偶数番
目のサンプルホールド回路２１２、２１４は反転サンプ
ル信号ＳＨＮが“１”のときアクティブとなり、“０”
のとき非アクティブとなる。
２１３はサンプル信号ＳＨが“１”のときアクティブと
なり、“０”のとき非アクティブとなる。また、偶数番
目のサンプルホールド回路２１２、２１４は反転サンプ
ル信号ＳＨＮが“１”のときアクティブとなり、“０”
のとき非アクティブとなる。
【００２７】したがって、サンプル信号ＳＨの立上り／
立下りエッジが送信変調信号Ｄ３の正負のピーク値に対
応するように、図５に示すように決めておけば、初段の
サンプルホールド回路２１１の出力には送信変調信号Ｄ
３をサンプルホールドした信号が出力するが、次段以降
のサンプルホールド回路２１２〜２１４からは、位相が
サンプル信号ＳＨの半周期分だけ逐次遅れた矩形信号が
出力する。そして、これらサンプルホールド回路２１２
〜２１４の出力を加算器２２で加算して得た信号Ｄ５
は、ＰＮ符号データＤ２に対応した信号となる。
立下りエッジが送信変調信号Ｄ３の正負のピーク値に対
応するように、図５に示すように決めておけば、初段の
サンプルホールド回路２１１の出力には送信変調信号Ｄ
３をサンプルホールドした信号が出力するが、次段以降
のサンプルホールド回路２１２〜２１４からは、位相が
サンプル信号ＳＨの半周期分だけ逐次遅れた矩形信号が
出力する。そして、これらサンプルホールド回路２１２
〜２１４の出力を加算器２２で加算して得た信号Ｄ５
は、ＰＮ符号データＤ２に対応した信号となる。
【００２８】なお、サンプルホールド回路は４個に限ら
れるものではない。送信変調信号Ｄ３はＰＮ符号データ
Ｄ２の１チップ当り５サイクルであるが、６個以上のサ
ンプルホールド回路を使用することもできる。また、以
上の説明では初段のサンプルホールド回路２１１におい
てサンプルホールド信号ＳＨにより送信変調信号Ｄ３の
正又は負のピーク値をホールドするようにしているが、
送信変調信号Ｄ３のゼロクロス点以外の任意の正又は負
のレベルをホールドできればよい。
れるものではない。送信変調信号Ｄ３はＰＮ符号データ
Ｄ２の１チップ当り５サイクルであるが、６個以上のサ
ンプルホールド回路を使用することもできる。また、以
上の説明では初段のサンプルホールド回路２１１におい
てサンプルホールド信号ＳＨにより送信変調信号Ｄ３の
正又は負のピーク値をホールドするようにしているが、
送信変調信号Ｄ３のゼロクロス点以外の任意の正又は負
のレベルをホールドできればよい。
【００２９】［第５の実施の形態］図６は第５の実施の
形態の信号抽出回路２０’の構成を示す図である。この
信号抽出回路２０’は、図４に示した信号抽出回路２０
に対して、送信変調信号Ｄ３を２分配する分配器２５を
設け、その一方の出力をサンプルホールド回路２１１〜
２１４をカスケード接続した回路に、他方の出力をサン
プルホールド回路２１１’〜２１４’をカスケード接続
した回路に各々入力させ、サンプルホールド回路２１２
〜２１４の出力を図４に示した信号抽出回路２０と同様
に加算器２２で加算させ、サンプルホールド回路２１
２’〜２１４’の出力を新たに設けた加算器２２’で加
算させ、両加算器２２、２２’の出力信号Ｄ５、Ｄ５’
の差分信号Ｄ６を差動増幅器２６で得るようにしたもの
である。
形態の信号抽出回路２０’の構成を示す図である。この
信号抽出回路２０’は、図４に示した信号抽出回路２０
に対して、送信変調信号Ｄ３を２分配する分配器２５を
設け、その一方の出力をサンプルホールド回路２１１〜
２１４をカスケード接続した回路に、他方の出力をサン
プルホールド回路２１１’〜２１４’をカスケード接続
した回路に各々入力させ、サンプルホールド回路２１２
〜２１４の出力を図４に示した信号抽出回路２０と同様
に加算器２２で加算させ、サンプルホールド回路２１
２’〜２１４’の出力を新たに設けた加算器２２’で加
算させ、両加算器２２、２２’の出力信号Ｄ５、Ｄ５’
の差分信号Ｄ６を差動増幅器２６で得るようにしたもの
である。
【００３０】この信号抽出回路２０’では、サンプルホ
ールド回路２１１、２１３、２１２’、２１４’にサン
プル信号ＳＨが入力し、サンプルホールド回路２１２、
２１４、２１１’、２１３’に反転サンプル信号ＳＨＮ
が入力する。
ールド回路２１１、２１３、２１２’、２１４’にサン
プル信号ＳＨが入力し、サンプルホールド回路２１２、
２１４、２１１’、２１３’に反転サンプル信号ＳＨＮ
が入力する。
【００３１】したがって、加算器２２からは図４、図５
で説明したのと同様にＰＮ符号データＤ２に対応した信
号Ｄ５が得られるが、加算器２２’からは他方の加算器
２２から得られる信号Ｄ５を反転した信号Ｄ５’が得ら
れる。そして、これらの信号Ｄ５、Ｄ５’は、差動増幅
器２６でその差分が演算されるので、実質的にはそれら
の出力信号Ｄ５、Ｄ５’が絶対値加算される。つまり、
この第５の実施の形態の信号抽出回路２０’では、前記
図４の信号抽出回路２０で得られる信号の２倍のレベル
の信号Ｄ６を得ることができ、Ｓ／Ｎが２倍向上する。
で説明したのと同様にＰＮ符号データＤ２に対応した信
号Ｄ５が得られるが、加算器２２’からは他方の加算器
２２から得られる信号Ｄ５を反転した信号Ｄ５’が得ら
れる。そして、これらの信号Ｄ５、Ｄ５’は、差動増幅
器２６でその差分が演算されるので、実質的にはそれら
の出力信号Ｄ５、Ｄ５’が絶対値加算される。つまり、
この第５の実施の形態の信号抽出回路２０’では、前記
図４の信号抽出回路２０で得られる信号の２倍のレベル
の信号Ｄ６を得ることができ、Ｓ／Ｎが２倍向上する。
【００３２】［第６の実施の形態］図７は第６の実施の
形態の信号抽出回路３０の構成を示す図である。この信
号抽出回路３０は、送信変調信号Ｄ３の入力部に対して
スイッチ回路３１、積分回路３２、サンプルホールド回
路３３をカスケード接続したものである。スイッチ回路
３１は送信変調信号Ｄ３と同じ周波数でデューティ５０
のクロック信号ＣＬＫにより、そのクロック信号ＣＬＫ
が“１”のとき入力信号を通過させる。積分回路３２
は、ＰＮ符号データＤ２のチップレートに対応した期間
毎、つまり１チップ毎の開始タイミングに送信変調信号
Ｄ３の１サイクル期間だけ“１”となるリセット信号Ｒ
ＳＴによりリセットされるまで、スイッチ回路３１から
の信号を積分する。サンプルホールド回路３３はリセッ
ト信号ＲＳＴと同様なサンプルホールド信号ＳＨにより
積分回路３２のリセット直前のデータを取り込みホール
ドする。クロック信号ＣＬＫ、リセット信号ＲＳＴ、サ
ンプルホールド信号ＳＨは各々図１０の同期信号発生部
５で得られる同期信号に基づいて生成される。
形態の信号抽出回路３０の構成を示す図である。この信
号抽出回路３０は、送信変調信号Ｄ３の入力部に対して
スイッチ回路３１、積分回路３２、サンプルホールド回
路３３をカスケード接続したものである。スイッチ回路
３１は送信変調信号Ｄ３と同じ周波数でデューティ５０
のクロック信号ＣＬＫにより、そのクロック信号ＣＬＫ
が“１”のとき入力信号を通過させる。積分回路３２
は、ＰＮ符号データＤ２のチップレートに対応した期間
毎、つまり１チップ毎の開始タイミングに送信変調信号
Ｄ３の１サイクル期間だけ“１”となるリセット信号Ｒ
ＳＴによりリセットされるまで、スイッチ回路３１から
の信号を積分する。サンプルホールド回路３３はリセッ
ト信号ＲＳＴと同様なサンプルホールド信号ＳＨにより
積分回路３２のリセット直前のデータを取り込みホール
ドする。クロック信号ＣＬＫ、リセット信号ＲＳＴ、サ
ンプルホールド信号ＳＨは各々図１０の同期信号発生部
５で得られる同期信号に基づいて生成される。
【００３３】以上から、この信号抽出回路３０では、図
８に示すように、クロック信号ＣＬＫの立上り／立下り
エッジが送信変調信号のゼロクロス点に対応するように
位相を決めておけば、送信変調信号Ｄ３の正（又は負）
の半サイクルの信号Ｄ４１がスイッチ回路３１で抽出さ
れて積分回路３２で積分され、その積分回路３２がリセ
ットされる直前の積分信号Ｄ４２がサンプルホールド回
路３３で取り出されて後段に信号Ｄ５として出力される
ので、その信号Ｄ５はＰＮ符号データＤ２の“１”又は
“０”に対応した逆相の信号となる。
８に示すように、クロック信号ＣＬＫの立上り／立下り
エッジが送信変調信号のゼロクロス点に対応するように
位相を決めておけば、送信変調信号Ｄ３の正（又は負）
の半サイクルの信号Ｄ４１がスイッチ回路３１で抽出さ
れて積分回路３２で積分され、その積分回路３２がリセ
ットされる直前の積分信号Ｄ４２がサンプルホールド回
路３３で取り出されて後段に信号Ｄ５として出力される
ので、その信号Ｄ５はＰＮ符号データＤ２の“１”又は
“０”に対応した逆相の信号となる。
【００３４】なお、以上の説明ではスイッチ回路３１に
おいて、クロック信号ＣＬＫにより送信変調信号Ｄ３の
正又は負の半サイクルを正確に取り込んでいるが、この
取り込む半サイクルは正から負、又は負から正に変化す
る信号であってもよい。ただし、取込み開始のレベルと
取込み終了時のレベルとが正、負で同じであってはなら
ない。
おいて、クロック信号ＣＬＫにより送信変調信号Ｄ３の
正又は負の半サイクルを正確に取り込んでいるが、この
取り込む半サイクルは正から負、又は負から正に変化す
る信号であってもよい。ただし、取込み開始のレベルと
取込み終了時のレベルとが正、負で同じであってはなら
ない。
【００３５】［第７の実施の形態］図９は第７の実施の
形態の信号抽出回路３０’の構成を示す図である。この
信号抽出回路３０’は、図７に示した信号抽出回路３０
に対して、送信変調信号Ｄ３を２分配する分配器３４を
設けて、その一方の出力を図７に示す回路と同じように
構成したスイッチ回路３１、積分回路３２、およびサン
プルホールド回路３３からなるカスケード接続回路に入
力させ、他方の出力を同様のスイッチ回路３１’、積分
回路３２’、およびサンプルホールド回路３３’からな
るカスケード接続回路に入力させ、両サンプルホールド
回路３３、３３’の出力信号Ｄ５、Ｄ５’を差動増幅器
３５に入力させたものである。なお、スイッチ回路３
１’は、クロック信号ＣＬＫをインバータ３６で反転し
た反転クロック信号ＣＬＫＮによりスイッチング動作を
行う。
形態の信号抽出回路３０’の構成を示す図である。この
信号抽出回路３０’は、図７に示した信号抽出回路３０
に対して、送信変調信号Ｄ３を２分配する分配器３４を
設けて、その一方の出力を図７に示す回路と同じように
構成したスイッチ回路３１、積分回路３２、およびサン
プルホールド回路３３からなるカスケード接続回路に入
力させ、他方の出力を同様のスイッチ回路３１’、積分
回路３２’、およびサンプルホールド回路３３’からな
るカスケード接続回路に入力させ、両サンプルホールド
回路３３、３３’の出力信号Ｄ５、Ｄ５’を差動増幅器
３５に入力させたものである。なお、スイッチ回路３
１’は、クロック信号ＣＬＫをインバータ３６で反転し
た反転クロック信号ＣＬＫＮによりスイッチング動作を
行う。
【００３６】したがって、この信号抽出回路３０’で
は、送信変調信号をＤ３をスイッチ回路３１で取り込ん
だ信号Ｄ４１とスイッチ回路３１’で取り込んだ信号Ｄ
４１’の極性が逆となり、そられを積分回路３２、３
２’で積分した信号Ｄ４２、Ｄ４２’の極性も逆とな
る。そして、これらの信号Ｄ４２、Ｄ４２’をサンプル
ホールドしたサンプルホールド回路３３、３３’の出力
信号Ｄ５、Ｄ５’の差分が差動増幅器２６で演算される
ので、実質的にはその出力信号Ｄ５、Ｄ５’が絶対値加
算されることになる。つまり、この第７の実施の形態の
信号抽出回路３０’では、前記第６の信号抽出回路３０
で得られる信号よりもレベルが２倍となった信号Ｄ６を
得ることができ、Ｓ／Ｎが２倍向上する。
は、送信変調信号をＤ３をスイッチ回路３１で取り込ん
だ信号Ｄ４１とスイッチ回路３１’で取り込んだ信号Ｄ
４１’の極性が逆となり、そられを積分回路３２、３
２’で積分した信号Ｄ４２、Ｄ４２’の極性も逆とな
る。そして、これらの信号Ｄ４２、Ｄ４２’をサンプル
ホールドしたサンプルホールド回路３３、３３’の出力
信号Ｄ５、Ｄ５’の差分が差動増幅器２６で演算される
ので、実質的にはその出力信号Ｄ５、Ｄ５’が絶対値加
算されることになる。つまり、この第７の実施の形態の
信号抽出回路３０’では、前記第６の信号抽出回路３０
で得られる信号よりもレベルが２倍となった信号Ｄ６を
得ることができ、Ｓ／Ｎが２倍向上する。
【００３７】［その他の実施の形態］以上の各実施の形
態の信号抽出回路は、スペクトラム拡散通信における相
関器に適用し、送信変調信号Ｄ３からＰＮ符号データＤ
２を得る場合についてのものであったが、これに限られ
るものではなく、本発明の信号抽出回路は符号データの
２値を複数サイクルの位相により表した入力信号から位
相情報を直接的に抜き取る信号抽出回路の全てに対して
適用可能である。
態の信号抽出回路は、スペクトラム拡散通信における相
関器に適用し、送信変調信号Ｄ３からＰＮ符号データＤ
２を得る場合についてのものであったが、これに限られ
るものではなく、本発明の信号抽出回路は符号データの
２値を複数サイクルの位相により表した入力信号から位
相情報を直接的に抜き取る信号抽出回路の全てに対して
適用可能である。
【００３８】
【発明の効果】以上から本発明によれば、入力する送信
変調信号をダウンコンバータ等により周波数変換する必
要がないので、歪の問題が発生することはない。また、
スペクトラム拡散通信における拡散符号との相関をとる
相関器に適用したとき、信号抽出回路からはＰＮ符号デ
ータに対応した速度のデータを直接的に取り出すことが
できるので、その後段の信号転送部をそのＰＮ符号デー
タのチップレートと同じ速度で動作させることができ、
その信号転送部のセル数をチップ長に対応させることが
でき、消費電力の低減、回路の小規模化等を実現でき
る。また、入力する送信変調信号をデジタル信号に変換
すると高周波ではＡ／Ｄ変換器のビット数に制限がある
ので低ビット数となりダイナミックレンジが小さくなる
が、本発明はアナログ信号をそのまま扱うことができる
のでその問題がない。
変調信号をダウンコンバータ等により周波数変換する必
要がないので、歪の問題が発生することはない。また、
スペクトラム拡散通信における拡散符号との相関をとる
相関器に適用したとき、信号抽出回路からはＰＮ符号デ
ータに対応した速度のデータを直接的に取り出すことが
できるので、その後段の信号転送部をそのＰＮ符号デー
タのチップレートと同じ速度で動作させることができ、
その信号転送部のセル数をチップ長に対応させることが
でき、消費電力の低減、回路の小規模化等を実現でき
る。また、入力する送信変調信号をデジタル信号に変換
すると高周波ではＡ／Ｄ変換器のビット数に制限がある
ので低ビット数となりダイナミックレンジが小さくなる
が、本発明はアナログ信号をそのまま扱うことができる
のでその問題がない。
【図１】 本発明の第２の実施の形態の信号抽出回路の
構成を示すブロック図である。
構成を示すブロック図である。
【図２】 図１の回路の各信号の波形図である。
【図３】 本発明の第３の実施の形態の信号抽出回路の
構成を示すブロック図である。
構成を示すブロック図である。
【図４】 本発明の第４の実施の形態の信号抽出回路の
構成を示すブロック図である。
構成を示すブロック図である。
【図５】 図４の回路の各信号の波形図である。
【図６】 本発明の第５の実施の形態の信号抽出回路の
構成を示すブロック図である。
構成を示すブロック図である。
【図７】 本発明の第６の実施の形態の信号抽出回路の
構成を示すブロック図である。
構成を示すブロック図である。
【図８】 図７の回路の各信号の波形図である。る。
【図９】 本発明の第７の実施の形態の信号抽出回路の
構成を示すブロック図である。
構成を示すブロック図である。
【図１０】 本発明の第１の実施の形態の相関器のブロ
ック図である。
ック図である。
【図１１】 スペクトラム拡散通信の送信側の信号の波
形図である。
形図である。
【図１２】 従来の相関器のブロック図である。
１：信号転送部、１ａ：セル、２：乗算部、２ａ：乗算
器、３：加算部、４：クロック発生部、５：同期信号発
生部、１０、１０’：信号抽出回路、１１：分配器、１
２１〜１２４、１２１’〜１２４’：サンプルホールド
回路、１３、１３’：加算器、１４、１４’：タイミン
グ発生器、１５：差動増幅器、２０、２０’：信号抽出
回路、２１１〜２１４、２１１’〜２１４’：サンプル
ホールド回路、２３：タイミング発生器、２４：インバ
ータ、２５：分配器、２６：差動増幅器、３０、３
０’：信号抽出回路、３１、３１’：スイッチ回路、３
２、３２’：積分回路、３３、３３’：サンプルホール
ド回路、３４：分配器、３５：差動増幅器、３６：イン
バータ。
器、３：加算部、４：クロック発生部、５：同期信号発
生部、１０、１０’：信号抽出回路、１１：分配器、１
２１〜１２４、１２１’〜１２４’：サンプルホールド
回路、１３、１３’：加算器、１４、１４’：タイミン
グ発生器、１５：差動増幅器、２０、２０’：信号抽出
回路、２１１〜２１４、２１１’〜２１４’：サンプル
ホールド回路、２３：タイミング発生器、２４：インバ
ータ、２５：分配器、２６：差動増幅器、３０、３
０’：信号抽出回路、３１、３１’：スイッチ回路、３
２、３２’：積分回路、３３、３３’：サンプルホール
ド回路、３４：分配器、３５：差動増幅器、３６：イン
バータ。
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04B 1/69 - 1/713 H04J 13/00 - 13/06 H04L 27/00 - 27/38
Claims (5)
- 【請求項１】符号データの２値を複数サイクルの位相に
より表した入力信号から位相情報を直接的に抜き取る信
号抽出回路であって、 前記入力信号を個々にサンプルホールドする複数のサン
プルホールド回路と、該複数のサンプルホールド回路の
出力信号を加算する加算器とを具備し、 前記各サンプルホールド回路が前記入力信号の１周期を
単位として１単位以上ずれたタイミングでアクティブと
なる各サンプルホールド信号により前記入力信号のゼロ
クロス点を除く点をサンプルホールドし、前記加算器が
前記位相を極性で表した信号を生成することを特徴とす
る信号抽出回路。 - 【請求項２】符号データの２値を複数サイクルの位相に
より表した入力信号から位相情報を直接的に抜き取る信
号抽出回路であって、 カスケード接続された複数のサンプルホールド回路と、
該複数のサンプルホールド回路の第２段から終段までの
出力を加算する加算器とを具備し、 前記複数のサンプルホールド回路のうちの奇数段目を前
記入力信号と同じ周波数でデューティが５０のサンプル
ホールド信号で制御し、且つ偶数段目を前記サンプルホ
ールド信号と逆相のサンプルホールド信号で制御し、第
１段目で前記入力信号のゼロクロス点を除く任意の正又
は負のレベルのタイミングで前記入力信号をサンプルホ
ールドすることを特徴とする信号抽出回路。 - 【請求項３】符号データの２値を複数サイクルの位相に
より表した入力信号から位相情報を直接的に抜き取る信
号抽出回路であって、 前記入力信号と同じ周波数のクロック信号により開閉し
前記入力信号の半周期の信号を取り込むスイッチ回路
と、該スイッチ回路を通過した信号を積分し前記符号デ
ータのビットレートに対応する期間毎にリセットされる
積分器と、該積分器の前記リセット直前の信号をホール
ドするサンプルホールド回路とを具備することを特徴と
する信号抽出回路。 - 【請求項４】前記請求項１の信号抽出回路の入力部に対
して、該請求項１の信号抽出回路と同じ構成で且つサン
プルホールド信号が前記請求項１の信号抽出回路のサン
プルホールド信号に対して前記入力信号の半周期だけず
れたサンプルホールド信号で動作する別の信号抽出回路
を並列接続し、両信号抽出回路の出力信号の差分を差動
増幅器で演算して出力すること、 又は、前記請求項２の信号抽出回路の入力部に対して、
該請求項２の信号抽出回路と同じ構成で且つサンプルホ
ールド信号が前記請求項２の信号抽出回路のサンプルホ
ールド信号に対して半周期だけずれたサンプルホールド
信号で動作する別の信号抽出回路を並列接続し、両信号
抽出回路の出力信号の差分を差動増幅器で演算して出力
すること、 又は、前記請求項３の信号抽出回路の入力部に対して、
該請求項３の信号抽出回路と同じ構成で且つクロック信
号が前記請求項３の信号抽出回路のクロック信号に対し
て半周期だけずれたクロック信号で動作する別の信号抽
出回路を並列接続し、両信号抽出回路の出力信号の差分
を差動増幅器で演算して出力すること、 を特徴とする信号抽出回路。 - 【請求項５】符号データの２値を複数サイクルの位相に
より表した入力信号から位相情報を直接的に抜き取る信
号抽出回路と、該信号抽出回路で得られた位相情報を転
送する信号転送部と、該信号転送部の各セルから得られ
る信号を所定の係数と乗算する複数の乗算器を有する乗
算部と、該乗算部の各乗算器で得られる結果を加算する
加算部とを具備することを特徴とする相関器において、 前記信号抽出回路を前記請求項１乃至４のいずれか１に
記載した信号抽出回路で構成し、前記加算部から得られ
る信号に基づいて前記サンプルホールド信号又は前記ク
ロック信号を作成することを特徴とする相関器。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27739096A JP3317435B2 (ja) | 1996-09-27 | 1996-09-27 | 信号抽出回路およびそれを利用した相関器 |
| DE69735031T DE69735031D1 (de) | 1996-04-04 | 1997-03-24 | Korrelator für Spreizspektrumsignale |
| EP97104965A EP0800284B1 (en) | 1996-04-04 | 1997-03-24 | Correlator for spread spectrum signals |
| US08/831,772 US5982810A (en) | 1996-04-04 | 1997-04-02 | Signal extraction circuit and correlator utilizing the circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27739096A JP3317435B2 (ja) | 1996-09-27 | 1996-09-27 | 信号抽出回路およびそれを利用した相関器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10107690A JPH10107690A (ja) | 1998-04-24 |
| JP3317435B2 true JP3317435B2 (ja) | 2002-08-26 |
Family
ID=17582876
Family Applications (1)
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|---|---|---|---|
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