CN117394880A - 一种直扩信号低复杂度级联型dmf-ddc相关峰提取方法 - Google Patents
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Abstract
一种直扩信号低复杂度级联型DMF‑DDC相关峰提取方法，包括以下步骤：步骤1：中频模拟信号送入模数转换器ADC采样，输出采样后的中频扩频数字信号；步骤2：信号送入级联型DMF‑DDC模块进行处理，在该模块中依次实现码片匹配、DDC和Chip匹配；步骤3：低通滤波。本发明的方法在保持DS‑SS信号相关峰提取效率不变的基础上，能极大降低硬件实现的复杂度，减少硬件资源的使用。
Description
技术领域
本发明涉及电子信息技术领域，尤其是一种DS-SS信号低复杂度级联型DMF-DDC相关峰提取方法。
背景技术
由于DS-SS信号、DS/FH-SS信号具有非常强的抗干扰能力，因此在现代军事通信中被广泛应用。DS-SS信号的一个最大特点就是将低速率信息比特与特定的高速率伪噪声序列相乘，相乘后的信号带宽较相乘前扩展许多，这样就导致信号功率谱非常低，使其能隐藏在噪声中完成信息传输。在接收端需要用同样的伪噪声序列与DS-SS信号相乘，来完成DS-SS信号的解扩，而相关峰提取是实现DS-SS信号解扩的关键步骤。
DS-SS信号的相关峰值提取一般有两种方法：一种是利用相关器来进行串行搜索，该方法思路简单，硬件实现复杂度低，但同步捕获时间较长，且必须有跟踪环路来保持和优化同步过程。另外一种是利用匹配滤波器来实现对扩频输入数据的并行捕获，该方法捕获非常快，可在一个PN码周期内实现同步，但硬件复杂度随着PN码长度而线性增加。
根据性能指标要求，在DS-SS信号相关峰值提取方法上采用匹配滤波器来实现，为解决该方法硬件资源耗费巨大的缺点，提出了一种DS-SS信号低复杂度级联型DMF-DDC相关峰提取方法。
发明内容
本发明的目的是针对现有中频DMF实现复杂度较高的问题，提出一种DS-SS信号低复杂度级联型DMF-DDC相关峰提取方法，该方法将DMF和DCC结合起来共同设计，将经典匹配滤波过程分为PN码片匹配和Chip内匹配两个过程，从而在保持DS-SS信号相关峰提取效率不变的基础上，极大降低硬件的实现复杂度。从而使五通道DS-SS的相关峰值实时提取在单片FPGA中得以实现成为可能。
本发明通过下述技术方案实现：
一种直扩信号低复杂度级联型DMF-DDC相关峰提取方法，包括以下步骤：
步骤1：将中频模拟信号送入模数转换器ADC中进行采样，输出采样后的中频扩频数字信号；
步骤2：将中频扩频数字信号送入级联型DMF-DDC模块进行处理；级联型DMF-DDC由三个部分组成：第一部分为码片匹配，实现对扩频数据的单倍采样匹配；第二部分为DDC处理，实现对码片匹配后输出数据的下变频运算；第三部分为Chip匹配，分别实现对DDC输出同相和正交两路数据的累加求和。
步骤2.1：码片匹配：具体为中频扩频数据首先在采样时钟控制下依次进入一个长度为N×M的移位寄存器组中，该移位寄存器组每隔M个间隔有一个抽头分别和本地的PN码进行相乘(异或)运算，完成单采样的码片匹配。
步骤2.2：数字下变频处理：对码片匹配后输出数据的下变频运算，具体为将码片匹配后的输出数据分别与同相和正交支路的本地载波进行乘法运算，从而完成对码片输出值的下变频运算，输出基带成分和二次谐波分量；
步骤2.3：Chip匹配：将同相和正交两路数字下变频运算结果分别送入一个M阶的移位寄存器中，各级寄存器输出并行相加，进而完成Chip匹配；
步骤3：低通滤波：对Chip匹配后输出的同相和正交两支路的相关值分别送往低通滤波器滤除由DDC产生的二次谐波成分，完成匹配滤波。
本发明相比于现有技术具有如下优势：
本发明通过将DMF和DDC结合起来共同设计，将经典匹配滤波过程分为PN码片匹配和Chip内匹配两个级联过程，在保持DS-SS信号相关峰提取效率不变的基础上，极大降低硬件实现复杂度。通过对该发明进行理论分析、计算机仿真以及FPGA实现验证了该发明的可行性。
附图说明
图1为级联型DMF-DDC的中频扩频数字信号时域波形及频谱图；
图2为级联型DMF-DDC码片匹配后的相关值输出波形图；
图3为级联型DMF-DDCChip匹配后的同相支路波形图；
图4为级联型DMF-DDCChip匹配后的正交支路波形图；
图5为同相支路经过低通滤波的波形图；
图6为正交支路经过低通滤波的波形图；
图7为非相干处理后的相关值时域波形图；
图8为硬件耗费资源统计图；
图9为硬件耗费总资源统计图；
图10为码片匹配结构框图；
图11为DDC结构框图；
图12为Chip匹配结构框图；
图13为低复杂度级联型DMF-DDC相关峰提取实现框图；
图14为直扩信号低复杂度级联型DMF-DDC相关峰提取方法流程图。
具体实施方式：
下面将结合本发明实施例对技术方案进行清楚、完整的描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得所有其它实施例，都属于本发明保护的范围。
实施例1
一种直扩信号低复杂度级联型DMF-DDC相关峰提取方法，包括以下步骤：
步骤1：将中频模拟信号送入模数转换器ADC中进行采样。模数转换器ADC无具体型号的限制，无特殊要求，根据需要选择市面上相关的模数转换器ADC即可。
输出采样后的中频扩频数字信号为：
公式(1)中：r(t)为中频扩频数字信号；d(i)为发送的第i个信息比特，若采用BPSK调制则d(i)＝±1；cj(j＝0,1,…,N-1)为扩频序列的第j个码片；M为每个码片的采样数；N为码片数；g(t)为每一码片发送时所用的调制脉冲，理想情况下满足Tc和Ts分别为码片周期和比特周期。
步骤2：将中频扩频数字信号送入级联型DMF-DDC模块进行处理；级联型DMF-DDC由三个部分组成：第一部分为码片匹配，实现对扩频数据的单倍采样匹配；第二部分为DDC处理，实现对码片匹配后输出数据的下变频运算；第三部分为Chip匹配，分别实现对DDC输出同相和正交两路数据的累加求和。
步骤2.1：码片匹配：采样时钟控制下，将中频扩频数据依次进入一个长度为N×M的移位寄存器组中，所述移位寄存器组每隔M个间隔有一个抽头分别和本地的PN码进行相乘(异或)运算，完成单采样的码片匹配；具体表达式如下：
式(2)中，corrpn(t)为码片匹配后的输出值；由于没有去掉中频载波，因此码片匹配后的输出值中将含有载波成分；
步骤2.2：数字下变频处理：对码片匹配后输出数据的下变频运算，具体为将码片匹配后的输出数据分别与同相和正交支路的本地载波进行乘法运算，从而完成对码片输出值的下变频运算，输出基带成分和二次谐波分量；同相支路的表达式如下：
正交支路的表达式如下：
式(3)和式(4)中为DDC后的同相支路输出值；corrDDCQ(t)为DDC后的正交支路输出值；cos(s′m)、sin(s′m)(m＝1,2,…,M)是本地的同相和正交支路载波，具体为和/>
步骤2.3：Chip匹配：将同相和正交两路数字下变频运算结果分别送入一个M阶的移位寄存器中，各级寄存器输出并行相加，进而完成Chip匹配；
步骤3：低通滤波：对Chip匹配后输出的同相和正交两支路的相关值分别送往低通滤波器滤除由DDC产生的二次谐波成分，完成匹配滤波；经低通滤波器滤波后输出的I路数据表达式分别为：
Q路数据表达式分别为：
式(5)和式(6)中，corrchipI为经低通滤波器滤波后的I路输出值；corrchipQ为经低通滤波器滤波后的Q路输出值；
当通过载波跟踪环实现本地载波与中频输入载波同步后，式(6)将为0，由于本地载波和中频输入载波的相位相差很小，因此式(5)中的cos(sm-s′m)可按照等于1；两路相关值的模值和某一门限比较，从而提取出相关峰时刻，实现PN码的初始同步。
实施例2
为了易于从原理上说明所提方案的可行性，下面设计实例是在高信噪比条件下得到的。在实际情况下，信噪比将远远低于该条件。
实例设计参数：采样位宽为8bits；通道数为5；信息速率为32kbps；PN码长为127，即扩频后的Chip速率4.064Mcps；中频载波频率为24.384MHz(恰为扩频Chip速率的整数倍)；信噪比为30dB；采样率为20.32Msps(采样速率为5倍Chip速率，且低于载波频率，为欠采样)。
如图1所示给出了DMF-DDC的中频扩频数字信号时域波形和频谱图。根据仿真参数，中频扩频数据经20.32Msps欠采样后，其频谱等效为载波频率为4.064MHz的中频扩频信号谱。另外，由于一个Chip间隔是中频载波周期的6倍(整数倍)，是采样速率的5倍，所以中频信号一个Chip内的5个采样值上携带的中频载波信息是周期性的，即前一Chip和后一Chip的载波采样值是相同的。这一特性为设计级联型DMF-DDC提供了可能。
步骤2仿真结果：
从图2中可以看出，当本地PN码与输入扩频数据的PN码对齐时，级联型DMF-DDC的第一部分将输出相关峰值(如图2中上半部分图形所示)，由于存在中频载波，所以峰值表现为双极性特征(如图2中下半部分图形所示)。
步骤4仿真结果：
从图3和图4可以看出，经过DDC和Chip匹配的两路相关值极性基本上为单极性，但峰值波形中还有高频分量存在，需在后续处理中用低通滤波器滤除。另外，在实际系统中，由于DDC的本地载波和中频载波开始时肯定会有一定的频率偏差，所以在仿真时频偏设置为2KHz，这表现在上图中同相和正交支路的相关值调制了一个载波成分。
步骤5仿真结果：
同相支路和正交支路经过低通滤波后，滤除了由DDC所产生的二次谐波分量，如图5和图6所示：峰值波形中的高频成分明显已被滤除。
如图7所示，利用滤波后的同相和正交支路相关值参与相关峰值提取。由于开始时存在频偏，所以采用非相干结合门限控制的方法来获取相关峰值，从而实现PN码片的初始定时同步。如图所示：采用非相干处理后的相关峰值非常明显，由此比较容易提取出相关峰值的出现时刻，从而实现PN码的精确定时。
实施例3
复杂度比较：
表1两种方案实现一通道匹配滤波时的FPGA资源耗费情况表
从上表1、图8和图9中可以看出，经典中频滤波+DDC方案虽然只需一级匹配，但却需要耗费大量的移位寄存器和乘法器，由于高位宽乘法器在FPGA中占用资源较大，所以经典方案的硬件实现复杂度较高。相反，所提的DS-SS信号低复杂度级联型DMF-DDC相关峰提取方法将匹配滤波分为码片匹配和Chip匹配两部分，分别在DDC前和DDC后实现，所提方法避免了乘法器的过多使用，从而有效降低实现复杂度。
以上对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。
Claims (2)
1.一种直扩信号低复杂度级联型DMF-DDC相关峰提取方法，其特征在于：包括以下步骤：
步骤1：将中频模拟信号送入模数转换器ADC中进行采样，输出采样后的中频扩频数字信号为：式(1)；
公式(1)中：r(t)为中频扩频数字信号；d(i)为发送的第i个信息比特，若采用BPSK调制则d(i)＝±1；cj(j＝0,1,…,N-1)为扩频序列的第j个码片；M为每个码片的采样数；N为码片数；g(t)为每一码片发送时所用的调制脉冲，理想情况下满足Tc和Ts分别为码片周期和比特周期；
步骤2：将中频扩频数字信号送入级联型DMF-DDC模块进行处理；级联型DMF-DDC由三个部分组成：第一部分为码片匹配，实现对扩频数据的单倍采样匹配；第二部分为DDC处理，实现对码片匹配后输出数据的下变频运算；第三部分为Chip匹配，分别实现对DDC输出同相和正交两路数据的累加求和。
步骤2.1：码片匹配：采样时钟控制下，将中频扩频数据依次进入一个长度为N×M的移位寄存器组中，所述移位寄存器组每隔M个间隔有一个抽头分别和本地的PN码进行相乘(异或)运算，完成单采样的码片匹配；具体表达式如下：
式(2)中，corrpn(t)为码片匹配后的输出值；
步骤2.2：数字下变频处理：对码片匹配后输出数据的下变频运算，具体为将码片匹配后的输出数据分别与同相和正交支路的本地载波进行乘法运算，从而完成对码片输出值的下变频运算，输出基带成分和二次谐波分量；同相支路的表达式如下：
正交支路的表达式如下：
式(3)和式(4)中corrDDCI(t)为DDC后的同相支路输出值；corrDDCQ(t)为DDC后的正交支路输出值；cos(s′m)、sin(s′m)(m＝1,2,…,M)是本地的同相和正交支路载波，具体为和/>
步骤2.3：Chip匹配：将同相和正交两路数字下变频运算结果分别送入一个M阶的移位寄存器中，各级寄存器输出并行相加，进而完成Chip匹配；
步骤3：低通滤波：对Chip匹配后输出的同相和正交两支路的相关值分别送往低通滤波器滤除由DDC产生的二次谐波成分，完成匹配滤波；经低通滤波器滤波后输出的I路数据表达式分别为：
Q路数据表达式分别为：
式(5)和式(6)中，corrchipI为经低通滤波器滤波后的I路输出值；corrchipQ为经低通滤波器滤波后的Q路输出值。
2.根据权利要求1所述的一种直扩信号低复杂度级联型DMF-DDC相关峰提取方法，其特征在于：当通过载波跟踪环实现本地载波与中频输入载波同步后，式(6)将为0，由于本地载波和中频输入载波的相位相差很小，因此式(5)中的cos(sm-s′m)可按照等于1；两路相关值的模值和某一门限比较，从而提取出相关峰时刻，实现PN码的初始同步。
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