JP3305330B2 - 半導体回路、例えば集積モジュールに使用される半導体回路 - Google Patents

半導体回路、例えば集積モジュールに使用される半導体回路

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Description

【発明の詳細な説明】 本発明は、駆動回路とデータメモリとを備えた少なく
とも１つのオペレーショナルアセンブリを有しており、
１つまたは複数のオペレーショナルアセンブリをテスト
および／またはイニシャライズする少なくとも１つのイ
ニシャライゼーションアセンブリを有しており、少なく
とも１つのオペレーショナルアセンブリは少なくとも１
つの接続線路を介して少なくとも１つのイニシャライゼ
ーションアセンブリに接続されている半導体回路、例え
ば集積モジュールに使用される半導体回路に関する。
請求項１の上位概念記載の構成を有する前述の半導体
回路では、データメモリはしばしば不揮発性プログラマ
ブルデータメモリとして構成されている。半導体回路の
製造完了後例えばイニシャライゼーションアセンブリを
用いてデータがデータメモリに書き込まれる。さらにイ
ニシャライゼーションアセンブリを用いてオペレーショ
ナルアセンブリをテストの状態へ移行させることができ
る。このためにイニシャライゼーションアセンブリは接
続線路を介してオペレーショナルアセンブリに接続され
ている。このような接続線路は導電性材料例えばポリシ
リコンなどの導電性ポリマーまたは金属から形成されて
いる。
前述のタイプの構成を有する半導体回路が使用される
装置の信頼性を高めるために、イニシャライゼーション
アセンブリは半導体回路の製造後永久的にオペレーショ
ナルアセンブリから分離される、これによりイニシャラ
イゼーションアセンブリの機能が確実に不活性化される
ので、これに関しては不所望の変更は不可能となる。こ
のために前述のタイプの構成を有する半導体回路の製造
完了後に前述の接続線路は分離される。これは例えば電
気的点火、レーザカットまたは機械的分離により行われ
る。例えば接続線路がレーザカットまたは機械的分離に
より遮断される場合、半導体回路は続いて分離されたケ
ーシング材料に挿入され、これにより望ましくない変更
に対する付加的な保護機能が保証される。
分離された接続線路を不正操作の目的で再活性化する
のを困難にするために、従来技術から、接続線路を半導
体回路のできる限り下方の層に配置することが知られて
いる。分離された接続線路の自由端部は特に面倒で複雑
な手段によらなければ相互に再接続できない。再接続す
るためにはまず接続線路を露出させなければならない。
これは接続線路の上方に存在する半導体回路の層を除去
しなくてはならず、半導体回路が破壊されるので、きわ
めて困難である。さらにこの場合接続線路の自由端部の
導電接続が形成されてしまう。このタイプの半導体回路
は上述の手段によって充分に保護されているので、実際
にはこのような事態は一般的には発生しない。
ただしこの種の半導体回路を望ましくないイニシャラ
イゼーションアセンブリの再活性化に対して有利に構成
したとしても、半導体回路での変更が行われる可能性は
存在する。
ヨーロッパ特許出願第0172108号公報から、回路と端
子の間の分離可能な接続線路が、アースに接続されたカ
バープレートにより保護されている集積モジュール用の
半導体回路が記載されている。ここではチェック用プロ
ーブ素子によりカバープレートが貫通された場合にしか
線路の接続は行われず、これによりプローブ素子の短絡
が生じる。このためプローブ素子によって接続線路から
信号を読み出すことはできない。ただしカバープレート
が除去された場合、分離された線路を再接続することが
できる。
米国特許第5473112号明細書に、論理回路からまたは
入出力ピンを介して不揮発性メモリへのアクセスはマル
チプレクサに接続される集積半導体回路が記載されてい
る。マルチプレクサの制御線路は、所定の電位に置かれ
て遮閉形線路により保護されている。電子ビーム走査を
利用した半導体チップのチェックまたはイオンビームプ
ロセシングにより遮閉形線路を有する制御線路の短絡に
至り、これにより入出力ピンを介してメモリへのアクセ
スは不可能となる。
本発明の課題は、請求項１の上位概念記載の構成を有
する半導体回路を提供し、望ましくない変更に対する保
護機能を改善することである。
この課題は本発明の半導体回路において、接続線路は
半導体回路の製造完了後に永久的に分離され、少なくと
も１つのイニシャライゼーションアセンブリに接続され
ている少なくとも１つの電位線路はできる限り狭い間隔
で少なくとも１つの接続線路の隣に設けられており、イ
ニシャライゼーションアセンブリは電位線路の少なくと
も一方と少なくとも１つの接続線路とが短絡した際に不
活性状態へ移行可能であるように構成されていることに
より解決される。
課題はまた本発明の半導体回路において、接続線路は
半導体回路の製造完了後は永久的に分離され、少なくと
も１つのオペレーショナルアセンブリに接続されている
少なくとも１つの電位線路はできる限り狭い間隔で少な
くとも１つの接続線路の隣に設けられており、オペレー
ショナルアセンブリは電位線路の少なくとも一方と少な
くとも１つの接続線路とが短絡した際に不活性状態へ移
行可能であるように構成されていることにより解決され
る。
このような電位線路により分離された接続線路の再活
性化は著しく困難になる。電位線路はできる限り小さい
幅に保持される接続線路の隣にできる限り狭い間隔で配
置されており、しかも導電接続を再形成する目的で接続
線路を接触接続させる試みが行われる際に、接続線路と
電位線路との間の導電性の接触接続または短絡が生じる
ように構成されている。この短絡はオペレーショナルア
センブリおよび／またはイニシャライゼーションアセン
ブリによって走査することができる。この短絡が走査検
出されたことに応じてオペレーショナルアセンブリおよ
び／またはイニシャライゼーションアセンブリは不活性
状態に移行し、これによりデータメモリ内のデータの傍
受および／または変更、およびオペレーショナルアセン
ブリの機能の実行は不可能になる。
有利には電位線路は、特に簡単にオペレーショナルア
センブリまたはイニシャライゼーションアセンブリによ
って検出可能な所定の特徴な電位に置かれる。これによ
り接続線路の修復が試みられたことが迅速かつ確実に検
出可能である。
さらに有利には接続線路は電位線路とともに半導体回
路のできる限り下方の層に“埋め込まれて”いる。不正
操作を試みて接続線路および電位線路が露出された場
合、半導体回路に深い凹部が生じてしまい、この凹部に
より隣接する電位線路との短絡を起こさずに接続線路を
接触接続させることがきわめて困難になる。これにより
特に確実な半導体回路が得られる。
本発明の別の実施形態では、少なくとも１つの接続線
路と少なくとも１つの電位線路が相互にほぼ並行に設け
られている。このような半導体回路は特に簡単に製造可
能である。
さらに接続線路の領域に少なくとも２つの電位線路を
設けることができる。このように１つの接続線路を取り
巻く複数の電位線路を有する実施形態では、特に信頼性
の高い本発明の半導体回路の構成が実現される。この場
合には、電位線路との導電接続を生じさせずに接続線路
にアクセスすることは殆ど不可能となり、これに応じて
半導体回路のアセンブリは不活性状態に移行される。こ
れにより特に信頼性の高い半導体回路が得られる。
さらに本発明によれば、半導体回路は分離されたケー
シングによって包囲されている。このような分離された
ケーシングにより、半導体回路および接続線路の露出は
さらに困難となり、このため望ましくない変更は行いに
くくなる。
本発明を図示の実施例に則して詳細に説明する。
図１には本発明の半導体回路の接続線路の一部分が上
から見た図で示されている。
図２には図１の接続線路の一部分が断面図で示されて
いる。
図３には接続が試みられた後の本発明の接続線路の一
部分が示されている。
図１には本発明の半導体回路の一部分が示されてい
る。
半導体回路は、ここでは図示しないオペレーショナル
アセンブリと、同様に図示しないイニシャライゼーショ
ンアセンブリとを有しており、これらのアセンブリは幅
約１μｍの接続線路１により相互に接続されている。接
続線路１は半導体回路の製造完了後に分離個所Ａ−Ｂで
分離されている。接続線路１の領域に、この接続線路か
ら約１μｍの間隔においてさらに第１の電位線路２およ
び第２の電位線路３が設けられている。電位線路２、３
は、オペレーショナルアセンブリによってもイニシャラ
イゼーションアセンブリによっても走査検出が可能な所
定の電位に置かれている。
図２には図１の分離個所Ａ−Ｂでの半導体回路の断面
図が示されている。
この図からよく判るように、接続線路１、第１の電位
線路２および第２の電位線路３はケーシング４に包囲さ
れている半導体回路の下方の層に設けられている。
図３には、接続線路１の分離個所Ａ−Ｂで遮断された
端部を相互に再接続しようとする試みが行われた後の、
図２の本発明の半導体回路の一部分が示されている。
この試みのためにケーシング４は接続線路１、第１の
電位線路２および第２の電位線路３が設けられている半
導体回路の層の高さまで破壊されている。ここで分離個
所Ａ−Ｂの領域にケーシング４の内部にまで延在する凹
部５が生じ、接続線路１が露出している。この場合第１
の電位線路２および第２の電位線路３もともに露出され
ている。
凹部５を導電性材料６で充填した後、分離された接続
線路１の自由端部が再び相互に導電接続される。この場
合に接続線路１、第１の電位線路２および第２の電位線
路３の間の導電接続も形成される。この導電接続はオペ
レーショナルアセンブリによってもイニシャライゼーシ
ョンアセンブリによっても走査され、これにより２つの
アセンブリは不活性状態へ移行する。このようにしてオ
ペレーショナルアセンブリ内のデータの傍受は阻止され
る。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヴォルフガング ポックラント ドイツ連邦共和国 Ｄ―85293 ライヒ ャーツハウゼン イルムシュトラーセ １ (56)参考文献 米国特許5473112（ＵＳ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/04 H01L 21/822 H01L 21/82 G11C 29/00 G06F 9/06 G06F 12/14

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】駆動回路とデータメモリとを備えた少なく
    とも１つのオペレーショナルアセンブリを有しており、 １つまたは複数のオペレーショナルアセンブリをテスト
    および／またはイニシャライズする少なくとも１つのイ
    ニシャライゼーションアセンブリを有しており、 少なくとも１つのオペレーショナルアセンブリは少なく
    とも１つの接続線路を介して少なくとも１つのイニシャ
    ライゼーションアセンブリに接続されている、 半導体回路、例えば集積モジュールに使用される半導体
    回路において、 接続線路（１）は半導体回路の製造完了後は永久的に分
    離され、 少なくとも１つのイニシャライゼーションアセンブリに
    接続されている少なくとも１つの電位線路（２、３）は
    できる限り狭い間隔で少なくとも１つの接続線路（１）
    の隣に設けられており、 前記イニシャライゼーションアセンブリは電位線路
    （２、３）の少なくとも一方と少なくとも１つの接続線
    路（１）とが短絡した際に不活性状態へ移行可能である
    ように構成されている、 ことを特徴とする半導体回路。
  2. 【請求項２】駆動回路とデータメモリとを備えた少なく
    とも１つのオペレーショナルアセンブリを有しており、 １つまたは複数のオペレーショナルアセンブリをテスト
    および／またはイニシャライズする少なくとも１つのイ
    ニシャライゼーションアセンブリを有しており、 少なくとも１つのオペレーショナルアセンブリは少なく
    とも１つの接続線路を介して少なくとも１つのイニシャ
    ライゼーションアセンブリに接続されている、 半導体回路、例えば集積モジュールに使用される半導体
    回路において、 接続線路（１）は半導体回路の製造完了後は永久的に分
    離され、 少なくとも１つのオペレーショナルアセンブリに接続さ
    れている少なくとも１つの電位線路（２、３）はできる
    限り狭い間隔で少なくとも１つの接続線路（１）の隣に
    設けられており、 前記オペレーショナルアセンブリは電位線路（２、３）
    の少なくとも一方と少なくとも１つの接続線路（１）と
    が短絡した際に不活性状態へ移行可能であるように構成
    されている、 ことを特徴とする半導体回路。
  3. 【請求項３】少なくとも１つの接続線路（１）と少なく
    とも１つの電位線路（２、３）とは相互にほぼ平行に設
    けられている、請求項１または２に記載の半導体回路。
  4. 【請求項４】少なくとも２つの電位線路（２、３）がで
    きる限り狭い間隔で接続線路（１）の隣に設けられてい
    る、請求項１から３までのいずれか１項記載の半導体回
    路。
  5. 【請求項５】前記半導体回路は絶縁されたケーシング
    （４）により包囲されている、請求項１から４までのい
    ずれか１項記載の半導体回路。
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