JP2000502510A - 半導体回路、例えば集積モジュールに使用される半導体回路 - Google Patents

Abstract

(57)【要約】 本発明は、駆動回路例えばマイクロプロセッサとデータメモリとを備えた少なくとも１つのオペレーショナルアセンブリを有しており、１つまたは複数のオペレーショナルアセンブリをテストおよび／またはイニシャライズする少なくとも１つのイニシャライゼーションアセンブリを有しており、少なくとも１つのオペレーショナルアセンブリは分離可能に構成された少なくとも１つの接続線路を介して少なくとも１つのイニシャライゼーションアセンブリに接続されている半導体回路、例えば集積モジュールに使用される半導体回路に関する。信頼性を高めるために、イニシャライゼーションアセンブリを半導体回路の製造完了後に、接続線路は分離により永久的にオペレーショナルアセンブリから分離される。分離された接続線路の再活性化を困難にするために、半導体回路は少なくとも１つの接続線路１の領域に、イニシャライゼーションアセンブリおよび／またはオペレーショナルアセンブリに接続されている電位線路２、３が設けられており、イニシャライゼーションアセンブリおよび／またはオペレーショナルアセンブリは少なくとも１つの電位線路２、３を少なくとも１つの接続線路１に接続する際に不活性状態に移行可能であるように構成されていることを特徴とする。

Description

【発明の詳細な説明】 半導体回路、例えば集積モジュールに 使用される半導体回路 本発明は、駆動回路例えばマイクロプロセッサとデータメモリとを備えた少な くとも１つのオペレーショナルアセンブリを有しており、１つまたは複数のオペ レーショナルアセンブリをテストおよび／または初期設定する少なくとも１つの イニシャライゼーションアセンブリを有しており、少なくとも１つのオペレーシ ョナルアセンブリは分離可能に構成された少なくとも１つの接続線路を介して少 なくとも１つのイニシャライゼーションアセンブリに接続されている特徴を有す る半導体回路、特に集積モジュールに使用される半導体回路に関する。 請求項１の上位概念記載の構成を有する前述の半導体回路では、データメモリ はしばしば不揮発性プログラマブルデータメモリとして構成されている。半導体 回路の製造完了後例えばイニシャライゼーションアセンブリを用いてデータがデ ータメモリに書き込まれる。さらにイニシャライゼーションアセンブリを用いて オペレーショナルアセンブリをテストの状態へ移行させることができる。このた めにイニシャライゼーションアセンブリは接続線路を介してオペレーショナルア センブリに接続されている。このような接続線路は導電性材料例えばポリシリコ ンなどの導電性ポリマーまたは金属から形成されている。 前述のタイプの構成を有する半導体回路が使用される装置の信頼性を高めるた めに、イニシャライゼーションアセンブリは半導体回路の製造後永久的にオペレ ーショナルアセンブリから分離される。これによりイニシャライゼーションアセ ンブリの機能が確実に不活性化されるので、これに関しては不所望の変更は不可 能となる。このために前述のタイプの構成を有する半導体回路の製造完了後に前 述の接続線路は分離される。これは例えば電気的点火、レーザカットまたは機械 的分離により行われる。例えば接続線路がレーザカットまたは機械的分離により 遮断される場合、半導体回路は続いて分離されたケーシング材料に挿入され、こ れにより望ましくない変更に対する付加的な保護機能が保証される。 分離された接続線路を不正操作の目的で再活性化するのを困難にするために、 従来技術から、接続線路を半導体回路のできる限り下方の層に配置することが知 られている。分離された接続線路の自由端部は特に面倒で複雑な手段によらなけ れば相互に再接続できない。再接続するためにはまず接続線路を露出させなけれ ばならない。これは接続線路の上方に存在する半導体回路の層を除去しなくては ならず、半導体回路が破壊 されるので、きわめて困難である。さらにこの場合接続線路の自由端部の導電接 続が形成されてしまう。このタイプの半導体回路は上述の手段によって充分に保 護されているので、実際にはこのような事態は一般的には発生しない。 ただしこの種の半導体回路を望ましくないイニシャライゼーションアセンブリ の再活性化に対して有利に構成したとしても、半導体回路での変更が行われる可 能性は存在する。 本発明の課題は、請求項１の上位概念記載の構成を有する半導体回路を提供し 、望ましくない変更に対する保護機能を改善することである。 この課題は本発明により請求項１の上位概念記載の半導体回路において、少な くとも１つの接続線路の領域にイニシャライゼーションアセンブリに接続されて いる電位線路が設けられており、イニシャライゼーションアセンブリは少なくと も１つの電位線路が少なくとも１つの接続線路に接続される際に不活性状態に移 行可能であるように構成されていることによって解決される。 課題はさらに請求項１の上位概念記載の半導体回路において、少なくとも１つ の接続線路の領域にオペレーショナルアセンブリに接続されている電位線路が設 けられており、オペレーショナルアセンブリは少なくとも１つの電位線路が少な くとも１つの接続線路に接 続される際に不活性状態に移行可能であるように構成されていることによって解 決される。 このような電位線路により分離された接続線路の再活性化は著しく困難になる 。電位線路はできる限り小さい幅に保持される接続線路の隣にできる限り狭い間 隔で配置されており、しかも導電接続を再形成する目的で接続線路を接触接続さ せる試みが行われる際に、接続線路と電位線路との間の導電性の接触接続または 短絡が生じるように構成されている。この短絡はオペレーショナルアセンブリお よび／またはイニシャライゼーションアセンブリによって走査することができる 。この短絡が走査検出されたことに応じてオペレーショナルアセンブリおよび／ またはイニシャライゼーションアセンブリは不活性状態に移行し、これによりデ ータメモリ内のデータの傍受および／または変更、およびオペレーショナルアセ ンブリの機能の実行は不可能になる。 有利には電位線路は、特に簡単にオペレーショナルアセンブリまたはイニシャ ライゼーションアセンブリによって検出可能な所定の特徴的な電位に置かれる。 これにより接続線路の修復が試みられたことが迅速かつ確実に検出可能である。 さらに有利には接続線路は電位線路とともに半導体回路のできる限り下方の層 に“埋め込まれて”いる。不正操作を試みて接続線路および電位線路が露出され た場合、半導体回路に深い凹部が生じてしまい、この凹部により隣接する電位線 路との短絡を起こさずに接続線路を接触接続させることがきわめてが困難になる 。これにより特に確実な半導体回路が得られる。 本発明の別の実施形態では、少なくとも１つの接続線路と少なくとも１つの電 位線路が相互にほぼ並行に設けられている。このような半導体回路は特に簡単に 製造可能である。 さらに接続線路の領域に少なくとも２つの電位線路を設けることができる。こ のように１つの接続線路を取り巻く複数の電位線路を有する実施形態では、特に 信頼性の高い本発明の半導体回路の構成が実現される。この場合には、電位線路 との導電接続を生じさせずに接続線路にアクセスすることは殆ど不可能となり、 これに応じて半導体回路のアセンブリは不活性状態に移行される。これにより特 に信頼性の高い半導体回路が得られる。 さらに本発明によれば、半導体回路は分離されたケーシングによって包囲され ている。このような分離されたケーシングにより、半導体回路および接続線路の 露出はさらに困難となり、このため望ましくない変更は行いにくくなる。 本発明を図示の実施例に則して詳細に説明する。 図１には本発明の半導体回路の接続線路の一部分が上から見た図で示されてい る。 図２には図１の接続線路の一部分が断面図で示されている。 図３には接続が試みられた後の本発明の接続線路の一部分が示されている。 図１には本発明の半導体回路の一部分が示されている。 半導体回路は、ここでは図示しないオペレーショナルアセンブリと、同様に図 示しないイニシャライゼーションアセンブリとを有しており、これらのアセンブ リは幅約１μｍの接続線路１により相互に接続されている。接続線路１は半導体 回路の製造完了後に分離個所Ａ−Ｂで分離されている。接続線路１の領域に、こ の接続線路から約１μｍの間隔をおいてさらに第１の電位線路２および第２の電 位線路３が設けられている。電位線路２、３は、オペレーショナルアセンブリに よってもイニシャライゼーションアセンブリによっても走査検出が可能な所定の 電位に置かれている。 図２には図１の分離個所Ａ−Ｂでの半導体回路の断面図が示されている。 この図からよく判るように、接続線路１、第１の電位線路２および第２の電位 線路３はケーシング４に包囲されている半導体回路の下方の層に設けられている 。 図３には、接続線路１の分離個所Ａ−Ｂで遮断された端部を相互に再接続しよ うとする試みが行われた後 の、図２の本発明の半導体回路の一部分が示されている。 この試みのためにケーシング４は接続線路１、第１の電位線路２および第２の 電位線路３が設けられている半導体回路の層の高さまで破壊されている。ここで 分離個所Ａ−Ｂの領域にケーシング４の内部にまで延在する凹部５が生じ、接続 線路１が露出している。この場合第１の電位線路２および第２の電位線路３もと もに露出されている。 凹部５を導電性材料６で充填した後、分離された接続線路１の自由端部が再び 相互に導電接続される。この場合に接続線路１、第１の電位線路２および第２の 電位線路３の間の導電接続も形成される。この導電接続はオペレーショナルアセ ンブリによってもイニシャライゼーションアセンブリによっても走査され、これ により２つのアセンブリは不活性状態へ移行する。このようにしてオペレーショ ナルアセンブリ内のデータの傍受は阻止される。

【手続補正書】特許法第１８４条の８第１項 【提出日】１９９８年１０月２１日（１９９８．１０．２１） 【補正内容】 明細書 半導体回路、例えば集積モジュールに 使用される半導体回路 本発明は、駆動回路例えばマイクロプロセッサとデータメモリとを備えた少な くとも１つのオペレーショナルアセンブリを有しており、１つまたは複数のオペ レーショナルアセンブリをテストおよび／または初期設定する少なくとも１つの イニシャライゼーションアセンブリを有しており、少なくとも１つのオペレーシ ョナルアセンブリは分離可能に構成された少なくとも１つの接続線路を介して少 なくとも１つのイニシャライゼーションアセンブリに接続されている特徴を有す る半導体回路、特に集積モジュールに使用される半導体回路に関する。 請求項１の上位概念記載の構成を有する前述の半導体回路では、データメモリ はしばしば不揮発性プログラマブルデータメモリとして構成されている。半導体 回路の製造完了後例えばイニシャライゼーションアセンブリを用いてデータがデ ータメモリに書き込まれる。さらにイニシャライゼーションアセンブリを用いて オペレーショナルアセンブリをテストの状態へ移行させることができる。このた めにイニシャライゼーションアセンブリは接続線路を介してオペレーショナルア センブリに接続されている。このような接続線路は導電性材料例えばポリシリコ ンなどの導電性ポリマーまたは金属から形成されている。 前述のタイプの構成を有する半導体回路が使用される装置の信頼性を高めるた めに、イニシャライゼーションアセンブリは半導体回路の製造後永久的にオペレ ーショナルアセンブリから分離される。これによりイニシャライゼーションアセ ンブリの機能が確実に不活性化されるので、これに関しては不所望の変更は不可 能となる。このために前述のタイプの構成を有する半導体回路の製造完了後に前 述の接続線路は分離される。これは例えば電気的点火、レーザカットまたは機械 的分離により行われる。例えば接続線路がレーザカットまたは機械的分離により 遮断される場合、半導体回路は続いて分離されたケーシング材料に挿入され、こ れにより望ましくない変更に対する付加的な保護機能が保証される。 分離された接続線路を不正操作の目的で再活性化するのを困難にするために、 従来技術から、接続線路を半導体回路のできる限り下方の層に配置することが知 られている。分離された接続線路の自由端部は特に面倒で複雑な手段によらなけ れば相互に再接続できない。再接続するためにはまず接続線路を露出させなけれ ばならない。これは接続線路の上方に存在する半導体回路の層を除去しなくては ならず、半導体回路が破壊 されるので、きわめて困難である。さらにこの場合接続線路の自由端部の導電接 続が形成されてしまう。このタイプの半導体回路は上述の手段によって充分に保 護されているので、実際にはこのような事態は一般的には発生しない。 ただしこの種の半導体回路を望ましくないイニシャライゼーションアセンブリ の再活性化に対して有利に構成したとしても、半導体回路での変更が行われる可 能性は存在する。 ヨーロッパ特許出願第０１７２１０８号公報から、回路と端子の間の分離可能 な接続線路が、アースに接続されたカバープレートにより保護されている集積モ ジュール用の半導体回路が記載されている。ここではチェック用プローブ素子に よりカバープレートが貫通された場合にしか線路の接続は行われず、これにより プローブ素子の短絡が生じる。このためプローブ素子によって接続線路から信号 を読み出すことはできない。ただしカバープレートが除去された場合、分離され た線路を再接続することができる。 米国特許第５４７３１１２号明細書に、論理回路からまたは入出力ピンを介し て不揮発性メモリへのアクセスはマルチプレクサに接続される集積半導体回路が 記載されている。マルチプレクサの制御線路は、所定の電位に置かれて遮閉形線 路により保護されている。電子ビーム走査を利用した半導体チップのチェックま たはイオンビームプロセシングにより遮閉形線路を有する制御線路の短絡に至り 、これにより入出力ピンを介してのメモリへのアクセスは不可能となる。 本発明の課題は、請求項１の上位概念記載の構成を有する半導体回路を提供し 、望ましくない変更に対する保護機能を改善することである。 この課題は本発明により請求項１の上位概念記載の半導体回路において、少な くとも１つの接続線路の領域に、少なくとも１つのイニシャライゼーションアセ ンブリに接続されている電位線路が設けられており、イニシャライゼーションア センブリは少なくとも１つの電位線路が少なくとも１つの接続線路に接続される 際に不活性状態に移行可能であるように構成されていることによって解決される 。 課題はさらに請求項１の上位概念記載の半導体回路において、少なくとも１つ の接続線路の領域に、少なくとも１つのオペレーショナルアセンブリに接続され ている電位線路が設けられており、オペレーショナルアセンブリは少なくとも１ つの電位線路が少なくとも１つの接続線路に接続される際に不活性状態に移行可 能であるように構成されていることによって解決される。 このような電位線路により分離された接続線路の再活性化は著しく困難になる 。電位線路はできる限り小さい幅に保持される接続線路の隣にできる限り狭い間 隔で配置されており、しかも導電接続を再形成する目的で接続線路を接触接続さ せる試みが行われる際に、接続線路と電位線路との間の導電性の接触接続または 短絡が生じるように構成されている。この短絡はオペレーショナルアセンブリお よび／またはイニシャライゼーションアセンブリによって走査することができる 。この短絡が走査検出されたことに応じてオペレーショナルアセンブリおよび／ またはイニシャライゼーションアセンブリは不活性状態に移行し、これによりデ ータメモリ内のデータの傍受および／または変更、およびオペレーショナルアセ ンブリの機能の実行は不可能になる。 有利には電位線路は、特に簡単にオペレーショナルアセンブリまたはイニシャ ライゼーションアセンブリによって検出可能な所定の特徴的な電位に置かれる。 これにより接続線路の修復が試みられたことが迅速かつ確実に検出可能である。 さらに有利には接続線路は電位線路とともに半導体回路のできる限り下方の層 に“埋め込まれて”いる。不正操作を試みて接続線路および電位線路が露出され

───────────────────────────────────────────────────── 【要約の続き】 位線路２、３を少なくとも１つの接続線路１に接続する 際に不活性状態に移行可能であるように構成されている ことを特徴とする。

Claims (1)

1. 【特許請求の範囲】 １． 駆動回路とデータメモリとを備えた少なくとも１つのオペレーショナルア センブリを有しており、 １つまたは複数のオペレーショナルアセンブリをテストおよび／またはイニ シャライズする少なくとも１つのイニシャライゼーションアセンブリを有してお り、 少なくとも１つのオペレーショナルアセンブリは分離可能に構成された少な くとも１つの接続線路を介して少なくとも１つのイニシャライゼーションアセン ブリに接続されている半導体回路、例えば集積モジュールに使用される半導体回 路において、 少なくとも１つの接続線路（１）の領域に、少なくとも１つのイニシャライ ゼーションアセンブリに接続されている少なくとも１つの電位線路（２、３）が 設けられており、 イニシャライゼーションアセンブリは少なくとも１つの電位線路（２、３） が少なくとも１つの接続線路（１）に接続される際に不活性状態に移行可能であ るように構成されている ことを特徴とする半導体回路。 ２． 駆動回路とデータメモリとを備えた少なくとも１つのオペレーショナルア センブリを有しており、 １つまたは複数のオペレーショナルアセンブリを テストおよび／またはイニシャライズする少なくとも１つのイニシャライゼーシ ョンアセンブリを有しており、 少なくとも１つのオペレーショナルアセンブリは分離可能に構成された少な くとも１つの接続線路を介して少なくとも１つのイニシャライゼーションアセン ブリに接続されている半導体回路、例えば集積モジュールに使用される半導体回 路において、 少なくとも１つの接続線路（１）の領域に、少なくとも１つのオペレーショ ナルアセンブリに接続されている素好くなくとも１つの電位線路（２、３）が設 けられており、 オペレーショナルアセンブリは少なくとも１つの電位線路（２、３）が少な くとも１つの接続線路（１）に接続される際に不活性状態に移行可能であるよう に構成されている ことを特徴とする半導体回路。 ３． 少なくとも１つの接続線路（１）と少なくとも１つの電位線路（２、３） とは相互にほぼ平行に設けられている、請求項１または２に記載の半導体回路。 ４． 接続線路（１）の領域に少なくとも２つの電位線路（２、３）が設けられ ている、請求項１から３までのいずれか１項記載の半導体回路。 ５． 前記半導体回路は分離されたケーシング（４） により包囲されている、請求項１から４までのいずれか１項記載の半導体回路。