JP3303107B2 - Ｓｏｎｅｔ経路／ａｔｍ物理層の送信／受信プロセッサ・システム - Google Patents
Ｓｏｎｅｔ経路／ａｔｍ物理層の送信／受信プロセッサ・システムInfo
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
- H04Q11/0428—Integrated services digital network, i.e. systems for transmission of different types of digitised signals, e.g. speech, data, telecentral, television signals
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
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- H04J3/1605—Fixed allocated frame structures
- H04J3/1611—Synchronous digital hierarchy [SDH] or SONET
- H04J3/1617—Synchronous digital hierarchy [SDH] or SONET carrying packets or ATM cells
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J2203/00—Aspects of optical multiplex systems other than those covered by H04J14/05 and H04J14/07
- H04J2203/0001—Provisions for broadband connections in integrated services digital network using frames of the Optical Transport Network [OTN] or using synchronous transfer mode [STM], e.g. SONET, SDH
- H04J2203/0089—Multiplexing, e.g. coding, scrambling, SONET
-
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Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Small-Scale Networks (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、電気通信システ
ム、特に、データ・レートが非常に高速である用途特定
集積回路（ＡＳＩＣ）として実現できるＳＯＮＥＴ経路
／ＡＴＭ物理層の送信／受信プロセッサに関する。
ム、特に、データ・レートが非常に高速である用途特定
集積回路（ＡＳＩＣ）として実現できるＳＯＮＥＴ経路
／ＡＴＭ物理層の送信／受信プロセッサに関する。
【０００２】
【従来の技術】ＳＯＮＥＴ（Synchronous Optical NETw
ork:同期光ネットワーク）フレームは、長さ、幅及び深
さを有するバイト又はデータ・ブロックの３次元配列と
考えることができる。これら長さ及び幅は、行及び列
（９×９０）に関係し、深さは、データ幅で決まるペー
ジ数（ＯＣ−４８に対して４８）である。データ・レー
トは、ブロック当たり１２５マイクロ秒である。ＳＯＮ
ＥＴフレームのオーバーヘッド管理に対して、最初の３
列、総ての行及びページを用い、ポインタは、かかるオ
ーバーヘッド管理データ内の既知の場所にある。このポ
インタは、ＳＯＮＥＴフレーム内の他の列を示す。な
お、この列は、１列の幅であり、総ての行を包囲し、Ｓ
ＯＮＥＴフレームの深さの３分の１であり、第１ページ
の列のみが、経路オーバーヘッド・データを含む（残り
は、スタッフ、即ち、押し込められる）。よって、ＯＣ
−１及びＯＣ−３ｃに対して１ページの深さであり、Ｏ
Ｃ−４８ｃに対して１６ページの深さである。ＳＯＮＥ
Ｔフレームは、同期したフレームであり、その初めは、
フレーム・パルスにより指示される。
ork:同期光ネットワーク）フレームは、長さ、幅及び深
さを有するバイト又はデータ・ブロックの３次元配列と
考えることができる。これら長さ及び幅は、行及び列
（９×９０）に関係し、深さは、データ幅で決まるペー
ジ数（ＯＣ−４８に対して４８）である。データ・レー
トは、ブロック当たり１２５マイクロ秒である。ＳＯＮ
ＥＴフレームのオーバーヘッド管理に対して、最初の３
列、総ての行及びページを用い、ポインタは、かかるオ
ーバーヘッド管理データ内の既知の場所にある。このポ
インタは、ＳＯＮＥＴフレーム内の他の列を示す。な
お、この列は、１列の幅であり、総ての行を包囲し、Ｓ
ＯＮＥＴフレームの深さの３分の１であり、第１ページ
の列のみが、経路オーバーヘッド・データを含む（残り
は、スタッフ、即ち、押し込められる）。よって、ＯＣ
−１及びＯＣ−３ｃに対して１ページの深さであり、Ｏ
Ｃ−４８ｃに対して１６ページの深さである。ＳＯＮＥ
Ｔフレームは、同期したフレームであり、その初めは、
フレーム・パルスにより指示される。
【０００３】ＡＴＭ（Asynchronous Transfer Mode）
は、セルと呼ばれる５３バイトの構成から成る非同期デ
ータ伝送システムである。各セルは、４バイトのヘッダ
と、４８バイトのデータが続く１バイトのヘッダ・エラ
ー・チェックサムとを有する。ＡＴＭセルをＳＯＮＥＴ
フレームに挿入し、上述の如く、フレーム及び経路オー
バーヘッド用に確保された場所を除いた連続場所にて伝
送を行う。現在、８ビット・ＳＯＮＥＴ及び１６ビット
ＡＴＭ ＵＴＯＰＩＡ（Universal Test & Operation P
hysical Interface for ATM）インタフェース、即ち、
１２ページの最大深さを有するＯＣ（Optical Carrie
r）−１２プロセッサが存在し、６２２Ｍｂ／秒のデー
タ・レートを達成する。
は、セルと呼ばれる５３バイトの構成から成る非同期デ
ータ伝送システムである。各セルは、４バイトのヘッダ
と、４８バイトのデータが続く１バイトのヘッダ・エラ
ー・チェックサムとを有する。ＡＴＭセルをＳＯＮＥＴ
フレームに挿入し、上述の如く、フレーム及び経路オー
バーヘッド用に確保された場所を除いた連続場所にて伝
送を行う。現在、８ビット・ＳＯＮＥＴ及び１６ビット
ＡＴＭ ＵＴＯＰＩＡ（Universal Test & Operation P
hysical Interface for ATM）インタフェース、即ち、
１２ページの最大深さを有するＯＣ（Optical Carrie
r）−１２プロセッサが存在し、６２２Ｍｂ／秒のデー
タ・レートを達成する。
【０００４】
【発明が解決しようとする課題】ＡＳＩＣで実現でき、
ＯＣ−４８の能力、即ち、２．４８８Ｇｂ／秒のデータ
・レートを達成するＳＯＮＥＴ経路／ＡＴＭ物理層（ph
ysical layer）の送信／受信プロセッサが望まれてい
る。
ＯＣ−４８の能力、即ち、２．４８８Ｇｂ／秒のデータ
・レートを達成するＳＯＮＥＴ経路／ＡＴＭ物理層（ph
ysical layer）の送信／受信プロセッサが望まれてい
る。
【０００５】
【課題を解決するための手段】本発明は、３２ビットＳ
ＯＮＥＴ及びＡＴＭ ＵＴＯＰＩＡインタフェースを用
いたＯＣ−４８用のＳＯＮＥＴ経路／ＡＴＭ物理層送信
／受信プロセッサＡＳＩＣを提供する。送信／受信プロ
セッサは、供給源（ソース）／行き先（デスティネーシ
ョン）と、プロセッサの残りの部分との間で、３２ビッ
ト幅のＵＴＯＰＩＡインタフェースを利用できるように
する。隣接したＵＴＯＰＩＡインタフェースは、ＡＴＭ
セル・プロセッサであり、ＡＴＭセル・プロセッサ及び
伝送媒体の間にはＳＯＮＥＴペイロード・プロセッサが
ある。選択器を伝送媒体及びＳＯＮＥＴペイロード・プ
ロセッサの間と、ＳＯＮＥＴペイロード・プロセッサ及
びＡＴＭセル・プロセッサの間と、ＡＴＭセル・プロセ
ッサ及びＵＴＯＰＩＡインタフェースの間とに配置し
て、これらＵＴＯＰＩＡインタフェース、ＡＴＭセル・
プロセッサ及びＳＯＮＥＴペイロード・プロセッサの各
々に結合されたコマンド・ロジック回路からのユーザ・
コマンドが決定する選択器の構成に応じて、プロセッサ
が、ＳＯＮＥＴ、ＳＯＮＥＴ経路／ＡＴＭ物理層、ＡＴ
Ｍ物理層、又は第１ＦＩＦＯ（First-In First-Out）バ
ッファ経路を与える。
ＯＮＥＴ及びＡＴＭ ＵＴＯＰＩＡインタフェースを用
いたＯＣ−４８用のＳＯＮＥＴ経路／ＡＴＭ物理層送信
／受信プロセッサＡＳＩＣを提供する。送信／受信プロ
セッサは、供給源（ソース）／行き先（デスティネーシ
ョン）と、プロセッサの残りの部分との間で、３２ビッ
ト幅のＵＴＯＰＩＡインタフェースを利用できるように
する。隣接したＵＴＯＰＩＡインタフェースは、ＡＴＭ
セル・プロセッサであり、ＡＴＭセル・プロセッサ及び
伝送媒体の間にはＳＯＮＥＴペイロード・プロセッサが
ある。選択器を伝送媒体及びＳＯＮＥＴペイロード・プ
ロセッサの間と、ＳＯＮＥＴペイロード・プロセッサ及
びＡＴＭセル・プロセッサの間と、ＡＴＭセル・プロセ
ッサ及びＵＴＯＰＩＡインタフェースの間とに配置し
て、これらＵＴＯＰＩＡインタフェース、ＡＴＭセル・
プロセッサ及びＳＯＮＥＴペイロード・プロセッサの各
々に結合されたコマンド・ロジック回路からのユーザ・
コマンドが決定する選択器の構成に応じて、プロセッサ
が、ＳＯＮＥＴ、ＳＯＮＥＴ経路／ＡＴＭ物理層、ＡＴ
Ｍ物理層、又は第１ＦＩＦＯ（First-In First-Out）バ
ッファ経路を与える。
【０００６】送信プロセッサは、２個のＵＴＯＰＩＡイ
ンタフェースでの８ビット及び／又は３２ビット・デー
タを受け、ＦＩＦＯ制御器が制御した入力制御回路に応
じて、各データ及びヘッダＦＩＦＯ内のデータを蓄積す
る。制御ロジック回路を介してユーザが入力した構成に
応じて、選択器を介して、ＡＴＭセル・プロセッサ、Ｓ
ＯＮＥＴペイロード・プロセッサ又は直接的に伝送媒体
に、ＵＴＯＰＩＡインタフェースからの出力が入力され
る。ＡＴＭセル・プロセッサは、必要なときにＨＥＣ
（Header Error Control）バイト及びアイドル・セルを
発生し、これらデータをスクランブルし、望むならばＨ
ＥＣエラーを導入し、ヘッダを出力端のデータと組合せ
る。選択器によりＡＴＭ出力を、伝送媒体又はＳＯＮＥ
Ｔペイロード・プロセッサに直接入力して、ＳＯＮＥＴ
フレームに併合する。ＳＯＮＥＴペイロード・プロセッ
サは、フレーム及び経路オーバーヘッド列を準備し、そ
の構成に応じて、ＡＴＭセルをＳＯＮＥＴフレームに直
ちに挿入する。ＳＯＮＥＴフレームは、最終選択器を介
して、伝送媒体に出力される。
ンタフェースでの８ビット及び／又は３２ビット・デー
タを受け、ＦＩＦＯ制御器が制御した入力制御回路に応
じて、各データ及びヘッダＦＩＦＯ内のデータを蓄積す
る。制御ロジック回路を介してユーザが入力した構成に
応じて、選択器を介して、ＡＴＭセル・プロセッサ、Ｓ
ＯＮＥＴペイロード・プロセッサ又は直接的に伝送媒体
に、ＵＴＯＰＩＡインタフェースからの出力が入力され
る。ＡＴＭセル・プロセッサは、必要なときにＨＥＣ
（Header Error Control）バイト及びアイドル・セルを
発生し、これらデータをスクランブルし、望むならばＨ
ＥＣエラーを導入し、ヘッダを出力端のデータと組合せ
る。選択器によりＡＴＭ出力を、伝送媒体又はＳＯＮＥ
Ｔペイロード・プロセッサに直接入力して、ＳＯＮＥＴ
フレームに併合する。ＳＯＮＥＴペイロード・プロセッ
サは、フレーム及び経路オーバーヘッド列を準備し、そ
の構成に応じて、ＡＴＭセルをＳＯＮＥＴフレームに直
ちに挿入する。ＳＯＮＥＴフレームは、最終選択器を介
して、伝送媒体に出力される。
【０００７】同様に、受信器は、伝送媒体からデータを
受け、選択器を介してこのデータを、そのデータがＳＯ
ＮＥＴフレームならばＳＯＮＥＴペイロード・プロセッ
サに、そのデータがＡＴＭセルならばＡＴＭセル・プロ
セッサに、又はＵＴＯＰＩＡインタフェースに供給す
る。ＳＯＮＥＴペイロード・プロセッサは、オーバーヘ
ッド情報を取り除き、このデータを、そのデータがＡＴ
ＭセルならばＡＴＭセル・プロセッサに、又は、選択器
を介してＵＴＯＰＩＡインタフェースに供給する。ＡＴ
Ｍセル・プロセッサは、ＡＴＭセルの開始を検索し、デ
ータを逆スクランブルして、その出力をインタフェース
に供給する。ＵＴＯＰＩＡインタフェースは、３２ビッ
ト及び／又は８ビット出力をデスティネーションに供給
する。
受け、選択器を介してこのデータを、そのデータがＳＯ
ＮＥＴフレームならばＳＯＮＥＴペイロード・プロセッ
サに、そのデータがＡＴＭセルならばＡＴＭセル・プロ
セッサに、又はＵＴＯＰＩＡインタフェースに供給す
る。ＳＯＮＥＴペイロード・プロセッサは、オーバーヘ
ッド情報を取り除き、このデータを、そのデータがＡＴ
ＭセルならばＡＴＭセル・プロセッサに、又は、選択器
を介してＵＴＯＰＩＡインタフェースに供給する。ＡＴ
Ｍセル・プロセッサは、ＡＴＭセルの開始を検索し、デ
ータを逆スクランブルして、その出力をインタフェース
に供給する。ＵＴＯＰＩＡインタフェースは、３２ビッ
ト及び／又は８ビット出力をデスティネーションに供給
する。
【０００８】本発明の目的、利点及び新規な特徴は、添
付図を参照した以下の詳細説明から一層明らかになろ
う。
付図を参照した以下の詳細説明から一層明らかになろ
う。
【０００９】
【発明の実施の形態】図１は、本発明によるＳＯＮＥＴ
経路／ＡＴＭ物理層の送信プロセッサ（ＳＰＡＴＴ）を
示す。このＳＰＡＴＴでは、ＵＴＯＰＩＡインタフェー
スの如き入力インタフェース２０と、ＡＴＭセル・プロ
セッサ４０と、ＳＯＮＥＴペイロード・プロセッサ６０
とが、各ステージの間と出力端に結合された第１送信選
択器３０、第２送信選択器３２及び第３送信選択器３４
により、順次接続されているので、ＳＯＮＥＴ及びＡＴ
Ｍ機能を任意の組み合わせでイネーブル（付勢）でき
る。例えば、このＳＰＡＴＴは、ＳＯＮＥＴ経路プロセ
ッサ４０への完全なＡＴＭ物理層として、ＳＴＭ−１６
ｃ／ＳＴＳ−４８ｃ経路プロセッサとしてのみ、ＡＴＭ
送信コンバージェンス副層プロセッサのみとして、又
は、単に高速ファーストイン・ファーストアウト（ＦＩ
ＦＯ）装置として用いることができる。
経路／ＡＴＭ物理層の送信プロセッサ（ＳＰＡＴＴ）を
示す。このＳＰＡＴＴでは、ＵＴＯＰＩＡインタフェー
スの如き入力インタフェース２０と、ＡＴＭセル・プロ
セッサ４０と、ＳＯＮＥＴペイロード・プロセッサ６０
とが、各ステージの間と出力端に結合された第１送信選
択器３０、第２送信選択器３２及び第３送信選択器３４
により、順次接続されているので、ＳＯＮＥＴ及びＡＴ
Ｍ機能を任意の組み合わせでイネーブル（付勢）でき
る。例えば、このＳＰＡＴＴは、ＳＯＮＥＴ経路プロセ
ッサ４０への完全なＡＴＭ物理層として、ＳＴＭ−１６
ｃ／ＳＴＳ−４８ｃ経路プロセッサとしてのみ、ＡＴＭ
送信コンバージェンス副層プロセッサのみとして、又
は、単に高速ファーストイン・ファーストアウト（ＦＩ
ＦＯ）装置として用いることができる。
【００１０】入力インタフェース２０は、３２ビット・
セル・フォーマットである１対のメイン・ペイロードＦ
ＩＦＯ２２及びメイン・ヘッダＦＩＦＯ２３と、８ビッ
ト・セル・フォーマットである１対の２次ペイロードＦ
ＩＦＯ２４及び２次ヘッダＦＩＦＯ２５とを具えてお
り、各々の一方のＦＩＦＯはヘッダ情報用であり、他方
のＦＩＦＯはデータ用である。８ビット・フォーマット
は、ＵＴＯＰＩＡ規格で定められている如きものでもよ
く、３２ビット・フォーマットは、更に拡張したもので
ある。ＡＴＭセル・プロセッサ４０がイネーブルされる
と、メインＦＩＦＯ２２、２３は、１ワードを４個のヘ
ッダ・バイトに割り当て、１ワードをユーザ定義（User
DeFined:ＵＤＦ）モードにおける４個のＵＤＦバイト
に割り当て、この内の１バイトをＨＥＣバイトとし、１
２ワードを１セル当たり４８ペイロード・バイトに割り
当て、１ＡＴＭセル当たり全部で１４ワードにする。Ｕ
ＤＦモードがディスエーブル（減勢：イネーブルの反
対）されると、ＵＤＦワードが使用されず、１ＡＴＭセ
ル当たりの総ワードが１３となる。データ・バスＴＸＤ
ＡＴＡを介して、３２ビット・データを供給する。セル
・ヘッダ３２ビット・ワード期間中、ＴＸＳＯＣ信号が
高になる。上流装置により、−ＴＸＥＮＡＢ信号が低に
されて、ＴＸＤＡＴＡ及びＴＸＳＯＣをＴＸＣＬＫの次
の立ち上がりエッジでサンプリングすべきことを示す。
−ＴＸＷＲは、−ＴＸＥＮＡＢを発生する直前に、メイ
ン・ペイロードＦＩＦＯ２２、２３にデータを書き込む
セットアップを行う。−ＴＸＰＯＬＬ及び−ＴＸＦＵＬ
Ｌ／ＴＸＣＬＡＶを用いて、メインＦＩＦＯがほぼ一杯
であるか、セルに余裕があるかを判断する。
セル・フォーマットである１対のメイン・ペイロードＦ
ＩＦＯ２２及びメイン・ヘッダＦＩＦＯ２３と、８ビッ
ト・セル・フォーマットである１対の２次ペイロードＦ
ＩＦＯ２４及び２次ヘッダＦＩＦＯ２５とを具えてお
り、各々の一方のＦＩＦＯはヘッダ情報用であり、他方
のＦＩＦＯはデータ用である。８ビット・フォーマット
は、ＵＴＯＰＩＡ規格で定められている如きものでもよ
く、３２ビット・フォーマットは、更に拡張したもので
ある。ＡＴＭセル・プロセッサ４０がイネーブルされる
と、メインＦＩＦＯ２２、２３は、１ワードを４個のヘ
ッダ・バイトに割り当て、１ワードをユーザ定義（User
DeFined:ＵＤＦ）モードにおける４個のＵＤＦバイト
に割り当て、この内の１バイトをＨＥＣバイトとし、１
２ワードを１セル当たり４８ペイロード・バイトに割り
当て、１ＡＴＭセル当たり全部で１４ワードにする。Ｕ
ＤＦモードがディスエーブル（減勢：イネーブルの反
対）されると、ＵＤＦワードが使用されず、１ＡＴＭセ
ル当たりの総ワードが１３となる。データ・バスＴＸＤ
ＡＴＡを介して、３２ビット・データを供給する。セル
・ヘッダ３２ビット・ワード期間中、ＴＸＳＯＣ信号が
高になる。上流装置により、−ＴＸＥＮＡＢ信号が低に
されて、ＴＸＤＡＴＡ及びＴＸＳＯＣをＴＸＣＬＫの次
の立ち上がりエッジでサンプリングすべきことを示す。
−ＴＸＷＲは、−ＴＸＥＮＡＢを発生する直前に、メイ
ン・ペイロードＦＩＦＯ２２、２３にデータを書き込む
セットアップを行う。−ＴＸＰＯＬＬ及び−ＴＸＦＵＬ
Ｌ／ＴＸＣＬＡＶを用いて、メインＦＩＦＯがほぼ一杯
であるか、セルに余裕があるかを判断する。
【００１１】２次インタフェースにおいて、８ビット・
データは、ＳＣＤＡＴＡを介して２次ペイロードＦＩＦ
Ｏ２４、２５に供給され、ＳＣＤＡＴＡの各新たなセル
の第１ワード期間中、ＳＣＳＯＣが出力される。上流装
置が−ＳＣＥＮＡＢを低にして、ＳＣＣＬＫの次の立ち
上がりエッジでＳＣＤＡＴＡ及びＳＣＳＯＣをサンプリ
ングすべきことを示す。−ＳＣＷＲ、−ＳＣＰＯＬＬ及
び−ＳＣＦＵＬＬ／ＳＣＣＬＡＶは、−ＴＸＷＲ、−Ｔ
ＸＰＯＬＬ及び−ＴＸＦＵＬＬ／ＴＸＣＬＡＶと両立性
がある。２次インタフェースは、ＵＤＦモードがイネー
ブルされたときに５３バイト・セル・フォーマットを用
い、ＵＤＦモードがディスエーブルされたときに５２バ
イト・セル・フォーマットを用いる。
データは、ＳＣＤＡＴＡを介して２次ペイロードＦＩＦ
Ｏ２４、２５に供給され、ＳＣＤＡＴＡの各新たなセル
の第１ワード期間中、ＳＣＳＯＣが出力される。上流装
置が−ＳＣＥＮＡＢを低にして、ＳＣＣＬＫの次の立ち
上がりエッジでＳＣＤＡＴＡ及びＳＣＳＯＣをサンプリ
ングすべきことを示す。−ＳＣＷＲ、−ＳＣＰＯＬＬ及
び−ＳＣＦＵＬＬ／ＳＣＣＬＡＶは、−ＴＸＷＲ、−Ｔ
ＸＰＯＬＬ及び−ＴＸＦＵＬＬ／ＴＸＣＬＡＶと両立性
がある。２次インタフェースは、ＵＤＦモードがイネー
ブルされたときに５３バイト・セル・フォーマットを用
い、ＵＤＦモードがディスエーブルされたときに５２バ
イト・セル・フォーマットを用いる。
【００１２】ＳＯＮＥＴペイロード・プロセッサ６０の
みがイネーブルされると、３２ビット・データ・インタ
フェースは、入力フレームの同期ペイロード・エンベロ
ープＳＰＥからのデータを伝送する。このモードで、経
路オーバーヘッドを含むワード期間中、ＴＸＳＯＣは高
である。Ｊ１バイトを含むワードの間、−ＴＸＲＥＦ信
号は低となる。ＡＴＭも、ＳＯＮＥＴプロセッサ４０、
６０もイネーブルされていないと、３２ビット・インタ
フェースは、行データをメインＦＩＦＯ２２、２３に伝
送する。このモードにおいて、ＳＯＣラインは高であ
り、ＦＰＩＮ（Frame Pulse Input:フレーム・パルス入
力）信号をＧＲＡＮＴとして用いて、出力データに対し
て流れ制御を行う。メイン・インタフェースの後ろのＦ
ＩＦＯの深さは、８セルであり、２次セル・バイパス・
パイプの深さは、４セルである。誤った書込みは、ＦＩ
ＦＯオーバーフローとして、両方のインタフェースに報
告される。ＦＩＦＯ制御／ルータ２６は、ＦＩＦＯ２
２、２３、２４、２５及び各入力制御器２８、２９を制
御し、適切なＦＩＦＯへの受信コマンドに応じて、入力
データを供給する。
みがイネーブルされると、３２ビット・データ・インタ
フェースは、入力フレームの同期ペイロード・エンベロ
ープＳＰＥからのデータを伝送する。このモードで、経
路オーバーヘッドを含むワード期間中、ＴＸＳＯＣは高
である。Ｊ１バイトを含むワードの間、−ＴＸＲＥＦ信
号は低となる。ＡＴＭも、ＳＯＮＥＴプロセッサ４０、
６０もイネーブルされていないと、３２ビット・インタ
フェースは、行データをメインＦＩＦＯ２２、２３に伝
送する。このモードにおいて、ＳＯＣラインは高であ
り、ＦＰＩＮ（Frame Pulse Input:フレーム・パルス入
力）信号をＧＲＡＮＴとして用いて、出力データに対し
て流れ制御を行う。メイン・インタフェースの後ろのＦ
ＩＦＯの深さは、８セルであり、２次セル・バイパス・
パイプの深さは、４セルである。誤った書込みは、ＦＩ
ＦＯオーバーフローとして、両方のインタフェースに報
告される。ＦＩＦＯ制御／ルータ２６は、ＦＩＦＯ２
２、２３、２４、２５及び各入力制御器２８、２９を制
御し、適切なＦＩＦＯへの受信コマンドに応じて、入力
データを供給する。
【００１３】入力インタフェース２０の出力を第１選択
器３０に入力する。この選択器３０は、ＡＴＭセル・プ
ロセッサがイネーブルされないときに、ＡＴＭセル・プ
ロセッサ４０の周囲にデータを供給し、そうでないなら
ば、ＡＴＭセル・プロセッサにデータを供給する。この
ＡＴＭセル・プロセッサは、ＳＯＮＥＴフレームに挿入
できるようにＡＴＭセルを準備する。ＡＴＭセル・デー
タをアイドル・セル発生器４２に入力する。入力インタ
フェース２０のＦＩＦＯ２２、２３、２４、２５内のＡ
ＴＭセルが完全でなければ、アイドルＡＴＭセルが発生
して、ＳＯＮＥＴ及びＡＴＭのデータ・レートの間のレ
ート差を補償する。各セル用のヘッダ・ワードをＨＥＣ
発生器４６に入力し、このＨＥＣ発生器は、ＡＴＭセル
への挿入用のＨＥＣバイトを計算する。ＨＥＣエラー回
路４７は、エラーを試験用にＨＥＣバイトに挿入でき
る。このＨＥＣバイトは、ＵＤＦワードから引き出すこ
ともできる。すなわち、ヘッダの第５バイトをＵＤＦワ
ードの第１バイトとしてもよい。スクランブル回路４４
によりＡＴＭセル・ペイロードをスクランブルし、ヘッ
ダ及びＵＤＦワードをＡＴＭセル・プロセッサ４０の出
力に付加する。性能モニタ・カウンタ４９は、送信され
たセルの総数、送信されたアイドル・セルの数、及び各
入力インタフェース・パイプから送信されたセルの数を
追跡する。ペイロード・スクランブル回路４４及びＨＥ
Ｃ発生器４６は、ディスエーブルできる。
器３０に入力する。この選択器３０は、ＡＴＭセル・プ
ロセッサがイネーブルされないときに、ＡＴＭセル・プ
ロセッサ４０の周囲にデータを供給し、そうでないなら
ば、ＡＴＭセル・プロセッサにデータを供給する。この
ＡＴＭセル・プロセッサは、ＳＯＮＥＴフレームに挿入
できるようにＡＴＭセルを準備する。ＡＴＭセル・デー
タをアイドル・セル発生器４２に入力する。入力インタ
フェース２０のＦＩＦＯ２２、２３、２４、２５内のＡ
ＴＭセルが完全でなければ、アイドルＡＴＭセルが発生
して、ＳＯＮＥＴ及びＡＴＭのデータ・レートの間のレ
ート差を補償する。各セル用のヘッダ・ワードをＨＥＣ
発生器４６に入力し、このＨＥＣ発生器は、ＡＴＭセル
への挿入用のＨＥＣバイトを計算する。ＨＥＣエラー回
路４７は、エラーを試験用にＨＥＣバイトに挿入でき
る。このＨＥＣバイトは、ＵＤＦワードから引き出すこ
ともできる。すなわち、ヘッダの第５バイトをＵＤＦワ
ードの第１バイトとしてもよい。スクランブル回路４４
によりＡＴＭセル・ペイロードをスクランブルし、ヘッ
ダ及びＵＤＦワードをＡＴＭセル・プロセッサ４０の出
力に付加する。性能モニタ・カウンタ４９は、送信され
たセルの総数、送信されたアイドル・セルの数、及び各
入力インタフェース・パイプから送信されたセルの数を
追跡する。ペイロード・スクランブル回路４４及びＨＥ
Ｃ発生器４６は、ディスエーブルできる。
【００１４】ＳＯＮＥＴ経路プロセッサ６０がアクティ
ブのとき、ＡＴＭセル・プロセッサ４０の出力が、又
は、ＡＴＭセル・プロセッサがアクティブでないときに
は、入力インタフェース２０の出力が、第２選択器３２
を介して、ＳＯＮＥＴ経路プロセッサに進む。そうでな
ければ、第２選択器３２へのデータ入力が出力選択器３
４に直接転送されて、ＳＯＮＥＴ経路プロセッサ６０を
バイパスする。ＡＴＭのみのモードにおいて、ＦＰＩＮ
をＧＲＡＮＴとして用いて、出力データの流れを制御で
きる。
ブのとき、ＡＴＭセル・プロセッサ４０の出力が、又
は、ＡＴＭセル・プロセッサがアクティブでないときに
は、入力インタフェース２０の出力が、第２選択器３２
を介して、ＳＯＮＥＴ経路プロセッサに進む。そうでな
ければ、第２選択器３２へのデータ入力が出力選択器３
４に直接転送されて、ＳＯＮＥＴ経路プロセッサ６０を
バイパスする。ＡＴＭのみのモードにおいて、ＦＰＩＮ
をＧＲＡＮＴとして用いて、出力データの流れを制御で
きる。
【００１５】ＳＯＮＥＴペイロード・プロセッサ６０
は、ＡＴＭセルの周囲のＳＴＭ−１６ｃ／ＳＴＳ−４８
ｃ管理ユニット、又は行ペイロード・データを合成す
る。内部自走カウンタ又は入力フレーム・パルスのいず
れかを用いて、フレーム境界を定め、ＳＯＮＥＴペイロ
ード・プロセッサ６０は、ブランク部分及びライン・オ
ーバーヘッドと、ＳＰＥ内の経路オーバーヘッドの有効
ポインタと、ポインタ・プロセッサ６１内の他のポイン
タ用の関連ポインタとを発生する。ＡＴＭセル・プロセ
ッサ４０がアクティブのとき、ポインタが一定値として
開始し、スタッフ（stuff）の機会は通常利用しない。
ＳＯＮＥＴペイロード・プロセッサ６０のみがアクティ
ブのとき、ポインタは、−ＴＸＲＥＦ及びＴＸＳＯＣ信
号を用いる入力データに関係付けられ、一杯でない（un
derfill）又は一杯（overfill）のＦＩＦＯを基にその
機会を用いる。ユーザが必要でないポインタの動きや、
試験用の任意のポインタ値を挿入できるような機構を設
ける。
は、ＡＴＭセルの周囲のＳＴＭ−１６ｃ／ＳＴＳ−４８
ｃ管理ユニット、又は行ペイロード・データを合成す
る。内部自走カウンタ又は入力フレーム・パルスのいず
れかを用いて、フレーム境界を定め、ＳＯＮＥＴペイロ
ード・プロセッサ６０は、ブランク部分及びライン・オ
ーバーヘッドと、ＳＰＥ内の経路オーバーヘッドの有効
ポインタと、ポインタ・プロセッサ６１内の他のポイン
タ用の関連ポインタとを発生する。ＡＴＭセル・プロセ
ッサ４０がアクティブのとき、ポインタが一定値として
開始し、スタッフ（stuff）の機会は通常利用しない。
ＳＯＮＥＴペイロード・プロセッサ６０のみがアクティ
ブのとき、ポインタは、−ＴＸＲＥＦ及びＴＸＳＯＣ信
号を用いる入力データに関係付けられ、一杯でない（un
derfill）又は一杯（overfill）のＦＩＦＯを基にその
機会を用いる。ユーザが必要でないポインタの動きや、
試験用の任意のポインタ値を挿入できるような機構を設
ける。
【００１６】オーバーヘッド挿入回路６２は、シリアル
・ストリーム・オーバーヘッド・ソース６８から、内部
レジスタ６４−６７から、又は、ＳＯＮＥＴモードの場
合のみ、データ入力から通過した経路オーバーヘッドを
挿入できる。遠くの端部（far end）のブロック・エラ
ー(ＦＥＢＥ）計数を、専用ピンから挿入してもよい。
Ｂ３パリティ・チェック・バイトは、Ｂ３計算回路６３
により計算され、適切な位置に自動的に挿入される。エ
ラー・マスクにより、あるＢ３ビットの挿入ができる。
・ストリーム・オーバーヘッド・ソース６８から、内部
レジスタ６４−６７から、又は、ＳＯＮＥＴモードの場
合のみ、データ入力から通過した経路オーバーヘッドを
挿入できる。遠くの端部（far end）のブロック・エラ
ー(ＦＥＢＥ）計数を、専用ピンから挿入してもよい。
Ｂ３パリティ・チェック・バイトは、Ｂ３計算回路６３
により計算され、適切な位置に自動的に挿入される。エ
ラー・マスクにより、あるＢ３ビットの挿入ができる。
【００１７】ディフォルトにより、ＡＴＭセル・プロセ
ッサ４０がイネーブルされると、経路オーバーヘッドを
含んでいない同期ペイロード・エンベロープＳＰＥのワ
ードのみが、ＳＯＮＥＴペイロード・プロセッサ６０か
ら来る。ＡＴＭセル・プロセッサ４０がディスエーブル
されると、全ＳＰＥが入力インタフェース２０を介して
入力され、ＴＸＳＯＣ信号を用いて、経路オーバーヘッ
ドを含んだワードを示し、−ＴＸＲＥＦ信号を用いて、
Ｊ１バイトを含むワードを示す。ＳＯＮＥＴ／ＡＴＭモ
ードで発生したフレームは、標準動作で述べたように、
第１ページの後に、経路オーバーヘッド列ページ用の１
行当たり１５スタッフ・バイトを含んでいる。ＳＯＮＥ
Ｔモードで通過したフレームは、入力データの流れ内に
存在するどんなＰＯＨフォーマットも含んでいる。ＳＯ
ＮＥＴデータ出力は、３２ビット同期出力バスＳＤＯ、
ＳＯＮＥＴデータの新たなフレームの開始を合図するフ
レーム・パルス出力ＦＰＯ、及び出力クロックＳＤＯＣ
ＬＫを含んでいる。入力クロックＩＳＤＯＣＬＫは、Ｓ
ＯＮＥＴ／ＡＴＭ処理回路用のタイミングを提供する。
ッサ４０がイネーブルされると、経路オーバーヘッドを
含んでいない同期ペイロード・エンベロープＳＰＥのワ
ードのみが、ＳＯＮＥＴペイロード・プロセッサ６０か
ら来る。ＡＴＭセル・プロセッサ４０がディスエーブル
されると、全ＳＰＥが入力インタフェース２０を介して
入力され、ＴＸＳＯＣ信号を用いて、経路オーバーヘッ
ドを含んだワードを示し、−ＴＸＲＥＦ信号を用いて、
Ｊ１バイトを含むワードを示す。ＳＯＮＥＴ／ＡＴＭモ
ードで発生したフレームは、標準動作で述べたように、
第１ページの後に、経路オーバーヘッド列ページ用の１
行当たり１５スタッフ・バイトを含んでいる。ＳＯＮＥ
Ｔモードで通過したフレームは、入力データの流れ内に
存在するどんなＰＯＨフォーマットも含んでいる。ＳＯ
ＮＥＴデータ出力は、３２ビット同期出力バスＳＤＯ、
ＳＯＮＥＴデータの新たなフレームの開始を合図するフ
レーム・パルス出力ＦＰＯ、及び出力クロックＳＤＯＣ
ＬＫを含んでいる。入力クロックＩＳＤＯＣＬＫは、Ｓ
ＯＮＥＴ／ＡＴＭ処理回路用のタイミングを提供する。
【００１８】制御ロジック及びＩ／Ｏ（入出力）システ
ム回路（送信制御回路）１０は、ＳＰＡＴＴ用のコマン
ド及び制御を提供する。内部ＳＰＡＴＴレジスタ・アド
レスＡＤＤＲ及びＤＡＴＡと共に、−ＣＳ、−ＲＥ、−
ＷＥコマンドを発生するマイクロプロセッサ（図示せ
ず）と、制御回路１０は相互作用する。ＳＰＡＴＴは、
−ＤＴＡＣＫ及び−ＩＮＴ応答を発生して、読出し又は
書込みアクセスを認知（アクノレッジ）し、マイクロプ
ロセッサの注意を引く。ＳＯＮＥＴ経路オーバーヘッド
・イネーブル信号ＳＰＯＨＥＮは、オーバーヘッド・サ
ンプル・クロックＳＰＯＨＣＬＫに応答して、バイト単
位で経路オーバーヘッドのソースとして、ＳＯＮＥＴ経
路オーバーヘッド・データ入力ＳＰＯＨを使用すること
をイネーブルする。フレーム信号ＳＯＦの開始は、デー
タの新たなフレームの価値がいつＳＰＯＨに現れたかを
示す。エラー信号ＳＦＥＢＥは、出力の離れた端部ブロ
ック・エラー信号ＦＥＢＥに付加すべきエラー毎に１パ
ルスを受け入れる。最後に、１対のポインタ信号−ＰＡ
ＩＳ、−ＰＲＤＩを、ＳＯＮＥＴ経路オーバーヘッド用
に提供する。
ム回路（送信制御回路）１０は、ＳＰＡＴＴ用のコマン
ド及び制御を提供する。内部ＳＰＡＴＴレジスタ・アド
レスＡＤＤＲ及びＤＡＴＡと共に、−ＣＳ、−ＲＥ、−
ＷＥコマンドを発生するマイクロプロセッサ（図示せ
ず）と、制御回路１０は相互作用する。ＳＰＡＴＴは、
−ＤＴＡＣＫ及び−ＩＮＴ応答を発生して、読出し又は
書込みアクセスを認知（アクノレッジ）し、マイクロプ
ロセッサの注意を引く。ＳＯＮＥＴ経路オーバーヘッド
・イネーブル信号ＳＰＯＨＥＮは、オーバーヘッド・サ
ンプル・クロックＳＰＯＨＣＬＫに応答して、バイト単
位で経路オーバーヘッドのソースとして、ＳＯＮＥＴ経
路オーバーヘッド・データ入力ＳＰＯＨを使用すること
をイネーブルする。フレーム信号ＳＯＦの開始は、デー
タの新たなフレームの価値がいつＳＰＯＨに現れたかを
示す。エラー信号ＳＦＥＢＥは、出力の離れた端部ブロ
ック・エラー信号ＦＥＢＥに付加すべきエラー毎に１パ
ルスを受け入れる。最後に、１対のポインタ信号−ＰＡ
ＩＳ、−ＰＲＤＩを、ＳＯＮＥＴ経路オーバーヘッド用
に提供する。
【００１９】制御回路１０を介して供給された制御信号
は、ＳＰＡＴＴデフォルトを再生するリセット−ＲＥＳ
ＥＴと、夫々ＡＴＭセル挿入及びＳＯＮＥＴ経路処理用
であるＡＴＭイネーブルＡＴＭＥＮＡＢ及びＳＯＮＥＴ
イネーブルＳＯＮＥＴＥＮＡＢ信号と、１４又は１３ワ
ード若しくは５３又は５２バイト・フォーマット用のメ
イン及び２次インタフェース・パイプを構成するユーザ
定義イネーブルＴＸＵＤＦ及びＳＣＵＤＦとを含んでい
る。インタフェース・エラー信号ＵＴＯＰＥＲＲは、イ
ンタフェースのハンドシェーク又はセル・フォーマット
・エラーの検出を示す。ＳＰＡＴＴは、そのフレーム構
造を再編成し、必要に応じて、入力フレーム・パルスＦ
ＰＩＮを、この信号用のタイミングを与えるＩＳＤＯＣ
ＬＫと同期させる。ＡＴＭモードのみにおいて、データ
出力を認可するために、ＦＰＩＮ／ＧＲＡＮＴ信号を用
いる。ＳＰＡＴＴは、このＳＰＡＴＴによりＧＲＡＮＴ
が高にサンプリングされたサイクルの後の出力ＳＤＯの
１１サイクルにて、サンプリングするのに有効なデータ
を与える。
は、ＳＰＡＴＴデフォルトを再生するリセット−ＲＥＳ
ＥＴと、夫々ＡＴＭセル挿入及びＳＯＮＥＴ経路処理用
であるＡＴＭイネーブルＡＴＭＥＮＡＢ及びＳＯＮＥＴ
イネーブルＳＯＮＥＴＥＮＡＢ信号と、１４又は１３ワ
ード若しくは５３又は５２バイト・フォーマット用のメ
イン及び２次インタフェース・パイプを構成するユーザ
定義イネーブルＴＸＵＤＦ及びＳＣＵＤＦとを含んでい
る。インタフェース・エラー信号ＵＴＯＰＥＲＲは、イ
ンタフェースのハンドシェーク又はセル・フォーマット
・エラーの検出を示す。ＳＰＡＴＴは、そのフレーム構
造を再編成し、必要に応じて、入力フレーム・パルスＦ
ＰＩＮを、この信号用のタイミングを与えるＩＳＤＯＣ
ＬＫと同期させる。ＡＴＭモードのみにおいて、データ
出力を認可するために、ＦＰＩＮ／ＧＲＡＮＴ信号を用
いる。ＳＰＡＴＴは、このＳＰＡＴＴによりＧＲＡＮＴ
が高にサンプリングされたサイクルの後の出力ＳＤＯの
１１サイクルにて、サンプリングするのに有効なデータ
を与える。
【００２０】図２は、本発明によるＳＯＮＥＴ経路／Ａ
ＴＭ物理層受信プロセッサＳＰＡＴＲのブロック図を示
す。このＳＰＡＴＲは、３２個のライン・チャンネルＳ
ＤＩを介して入る入力ＳＯＮＥＴ ＳＴＭ−１６ｃ／Ｓ
ＴＳ−４８ｃ管理信号から、個別のＡＴＭセルを回復さ
せるのに必要なＳＯＮＥＴ及びＡＴＭ機能を実現する。
第１受信選択器９０は、３２ビットＳＯＮＥＴデータＳ
ＤＩ、フレーム・パルス信号ＦＰＩ、ＳＯＮＥＴデータ
・クロックＳＤＩＣＬＫ、有効データ信号ＯＯＦ／−Ｖ
ＡＬＩＤを受ける。ＳＯＮＥＴペイロード・プロセッサ
８０が、制御ロジック及びＩ／Ｏシステム７０を介し
て、ＳＯＮＥＴイネーブル・コマンドＳＯＮＥＴＥＮＡ
Ｂによりイネーブルされると、第１選択器９０は、ＳＯ
ＮＥＴデータをＳＯＮＥＴペイロード・プロセッサ８０
に供給する。ＳＯＮＥＴペイロード・プロセッサ８０
は、ポインタ処理、経路オーバーヘッド処理及び経路オ
ーバーヘッド出力を含む入力信号の経路オーバーヘッド
を終了させる。そうでなければ、ＳＯＮＥＴデータは、
ＳＯＮＥＴペイロード・プロセッサ８０をバイパスし
て、第１選択器９０から第２受信選択器９２に入力され
る。第２選択器９２は、ＳＯＮＥＴペイロード・プロセ
ッサ８０からの入力も受け、ＡＴＭイネーブル・コマン
ドＡＴＭＥＮＡＢが制御ロジック及びＩ／Ｏシステム７
０を介してＡＴＭセル・プロセッサをイネーブルしたか
否かに応じて、その出力を第３受信選択器９４又はＡＴ
Ｍセル・プロセッサ１００のいずれかに供給する。ＡＴ
Ｍセル・プロセッサ１００は、セルの描画、ＨＥＣ補
正、セル・ペイロード逆スクランブル、非指定でプログ
ラム可能なセルのろ波、及びプログラム可能なセルの流
用を実行する。第３選択器９４は、ＡＴＭセル・プロセ
ッサ１００からの出力信号も入力として受け、ＵＴＯＰ
ＩＡインタフェース１２０に出力を供給する。出力ＵＴ
ＯＰＩＡインタフェース１２０は、読出しイネーブル−
ＲＸＥＮＡＢ又は−ＳＣＥＮＡＢ、読出しポール（pol
l）−ＲＸＰＯＬＬ又は−ＳＣＰＯＬＬ、及び読出しコ
マンド−ＲＸＲＤ又は−ＳＣＲＤ、並びに読み出しクロ
ックＲＸＣＬＫ又はＳＣＣＬＫに応答して、３２ビット
出力データＲＸＤＡＴＡ又は８ビット出力データＳＣＤ
ＡＴＡと共に、セル状態インジケータ−ＲＸＥＭＰＴＹ
／ＲＸＣＬＡＶ又は−ＳＣＥＭＰＴＹ／ＳＣＣＬＡＶ
と、オーバーヘッド・インジケータＲＸＳＯＣ又はＳＣ
ＳＯＣを発生する。よって、ＳＯＮＥＴ及びＡＴＭ機能
を任意の組み合わせでイネーブルして、ＡＴＭ物理トラ
ンスポート層、ＳＴＭ−１６ｃ／ＳＴＳ−４８ｃ経路プ
ロセッサのみ、ＡＴＭ伝送コンバージェンス副層プロセ
ッサのみ、又は単なる高速ＦＩＦＯとして、ＳＰＡＴＲ
を用いることができる。
ＴＭ物理層受信プロセッサＳＰＡＴＲのブロック図を示
す。このＳＰＡＴＲは、３２個のライン・チャンネルＳ
ＤＩを介して入る入力ＳＯＮＥＴ ＳＴＭ−１６ｃ／Ｓ
ＴＳ−４８ｃ管理信号から、個別のＡＴＭセルを回復さ
せるのに必要なＳＯＮＥＴ及びＡＴＭ機能を実現する。
第１受信選択器９０は、３２ビットＳＯＮＥＴデータＳ
ＤＩ、フレーム・パルス信号ＦＰＩ、ＳＯＮＥＴデータ
・クロックＳＤＩＣＬＫ、有効データ信号ＯＯＦ／−Ｖ
ＡＬＩＤを受ける。ＳＯＮＥＴペイロード・プロセッサ
８０が、制御ロジック及びＩ／Ｏシステム７０を介し
て、ＳＯＮＥＴイネーブル・コマンドＳＯＮＥＴＥＮＡ
Ｂによりイネーブルされると、第１選択器９０は、ＳＯ
ＮＥＴデータをＳＯＮＥＴペイロード・プロセッサ８０
に供給する。ＳＯＮＥＴペイロード・プロセッサ８０
は、ポインタ処理、経路オーバーヘッド処理及び経路オ
ーバーヘッド出力を含む入力信号の経路オーバーヘッド
を終了させる。そうでなければ、ＳＯＮＥＴデータは、
ＳＯＮＥＴペイロード・プロセッサ８０をバイパスし
て、第１選択器９０から第２受信選択器９２に入力され
る。第２選択器９２は、ＳＯＮＥＴペイロード・プロセ
ッサ８０からの入力も受け、ＡＴＭイネーブル・コマン
ドＡＴＭＥＮＡＢが制御ロジック及びＩ／Ｏシステム７
０を介してＡＴＭセル・プロセッサをイネーブルしたか
否かに応じて、その出力を第３受信選択器９４又はＡＴ
Ｍセル・プロセッサ１００のいずれかに供給する。ＡＴ
Ｍセル・プロセッサ１００は、セルの描画、ＨＥＣ補
正、セル・ペイロード逆スクランブル、非指定でプログ
ラム可能なセルのろ波、及びプログラム可能なセルの流
用を実行する。第３選択器９４は、ＡＴＭセル・プロセ
ッサ１００からの出力信号も入力として受け、ＵＴＯＰ
ＩＡインタフェース１２０に出力を供給する。出力ＵＴ
ＯＰＩＡインタフェース１２０は、読出しイネーブル−
ＲＸＥＮＡＢ又は−ＳＣＥＮＡＢ、読出しポール（pol
l）−ＲＸＰＯＬＬ又は−ＳＣＰＯＬＬ、及び読出しコ
マンド−ＲＸＲＤ又は−ＳＣＲＤ、並びに読み出しクロ
ックＲＸＣＬＫ又はＳＣＣＬＫに応答して、３２ビット
出力データＲＸＤＡＴＡ又は８ビット出力データＳＣＤ
ＡＴＡと共に、セル状態インジケータ−ＲＸＥＭＰＴＹ
／ＲＸＣＬＡＶ又は−ＳＣＥＭＰＴＹ／ＳＣＣＬＡＶ
と、オーバーヘッド・インジケータＲＸＳＯＣ又はＳＣ
ＳＯＣを発生する。よって、ＳＯＮＥＴ及びＡＴＭ機能
を任意の組み合わせでイネーブルして、ＡＴＭ物理トラ
ンスポート層、ＳＴＭ−１６ｃ／ＳＴＳ−４８ｃ経路プ
ロセッサのみ、ＡＴＭ伝送コンバージェンス副層プロセ
ッサのみ、又は単なる高速ＦＩＦＯとして、ＳＰＡＴＲ
を用いることができる。
【００２１】ＳＯＮＥＴペイロード・プロセッサ８０内
のポインタ・プロセッサ８１は、第１選択器９０からの
３２ビットＳＯＮＥＴデータを受け、ＳＯＮＥＴフレー
ム内の第１ワードと調整されたフレーム・パルス信号を
用いて、入力データと同期させる。ポインタ・プロセッ
サ８１は、関連した入力信号の１つの有効ポインタを見
つけてデコードし、関連したインジケータにより総ての
他のポインタの位置が埋まっているかを確認し、そうで
なければ、エラー状態を知らせる。オーバーヘッド捕獲
回路８２は、有効ポインタに基づいて経路オーバーヘッ
ド・データを抽出し、次に、各関連チェック回路８４、
アラーム検出回路８６、Ｂ３／ＦＥＢＥエラー計数回路
８５、ＳＯＮＥＴパラレル回路８７、及びシリアルオー
バーヘッド回路８８により、経路オーバーヘッド・デー
タを処理する。総てのオーバーヘッド・バイトは、シリ
アルの流れとして、利用可能にする。また、Ｇ１バイト
から経路ＲＤＩ及びＦＥＢＥを抽出し、累積したＦＥＢ
Ｅ計数及びろ波した経路ＲＤＩインジケータを利用可能
にする。Ｂ３パリティを各フレームでチェックし、次の
フレームで伝送された値とＢ３計算回路８３で比較し
て、Ｂ３累積エラー計数を操作する。Ｃ２バイトをモニ
タして、割り当てられていない経路指示と、不安定な経
路信号ラベルとを検出する。ポインタＬＯＰ、経路アラ
ーム・インジケータ信号−ＰＡＩＳ、経路遠隔検出指示
−ＰＲＤＩ、関連エラーＣＥＲＲ、及び経路信号ラベル
・エラーＰＳＬＥ出力の損失を、制御ロジック及びＩ／
Ｏシステム７０が行う。制御ロジック及びＩ／Ｏシステ
ム７０を介して供給されたシリアル・オーバーヘッド出
力は、シリアル・オーバーヘッドの流れＳＰＯＨ、オー
バーヘッド・クロックＳＰＯＨＣＬＫ、Ｂ３エラー信号
ＳＦＥＢＥ、及びフレーム信号の開始ＳＯＦである。
のポインタ・プロセッサ８１は、第１選択器９０からの
３２ビットＳＯＮＥＴデータを受け、ＳＯＮＥＴフレー
ム内の第１ワードと調整されたフレーム・パルス信号を
用いて、入力データと同期させる。ポインタ・プロセッ
サ８１は、関連した入力信号の１つの有効ポインタを見
つけてデコードし、関連したインジケータにより総ての
他のポインタの位置が埋まっているかを確認し、そうで
なければ、エラー状態を知らせる。オーバーヘッド捕獲
回路８２は、有効ポインタに基づいて経路オーバーヘッ
ド・データを抽出し、次に、各関連チェック回路８４、
アラーム検出回路８６、Ｂ３／ＦＥＢＥエラー計数回路
８５、ＳＯＮＥＴパラレル回路８７、及びシリアルオー
バーヘッド回路８８により、経路オーバーヘッド・デー
タを処理する。総てのオーバーヘッド・バイトは、シリ
アルの流れとして、利用可能にする。また、Ｇ１バイト
から経路ＲＤＩ及びＦＥＢＥを抽出し、累積したＦＥＢ
Ｅ計数及びろ波した経路ＲＤＩインジケータを利用可能
にする。Ｂ３パリティを各フレームでチェックし、次の
フレームで伝送された値とＢ３計算回路８３で比較し
て、Ｂ３累積エラー計数を操作する。Ｃ２バイトをモニ
タして、割り当てられていない経路指示と、不安定な経
路信号ラベルとを検出する。ポインタＬＯＰ、経路アラ
ーム・インジケータ信号−ＰＡＩＳ、経路遠隔検出指示
−ＰＲＤＩ、関連エラーＣＥＲＲ、及び経路信号ラベル
・エラーＰＳＬＥ出力の損失を、制御ロジック及びＩ／
Ｏシステム７０が行う。制御ロジック及びＩ／Ｏシステ
ム７０を介して供給されたシリアル・オーバーヘッド出
力は、シリアル・オーバーヘッドの流れＳＰＯＨ、オー
バーヘッド・クロックＳＰＯＨＣＬＫ、Ｂ３エラー信号
ＳＦＥＢＥ、及びフレーム信号の開始ＳＯＦである。
【００２２】ＡＴＭセル・プロセッサ１００がイネーブ
ルされると、第２選択器９２は、経路オーバーヘッドを
含んでいないＳＯＮＥＴペイロード・プロセッサ８０か
らの同期ペイロード・エンベロープのワードのみを通過
させる。ＡＴＭセル・プロセッサ１００がディスエーブ
ルされると、第２選択器９２及び第３選択器９４を介し
て、出力インタフェース１２０に対して全ＳＰＥが利用
可能となり、ＲＸＳＯＣラインを用いて、経路オーバー
ヘッドを含んだワードを指示すると共に、−ＲＸＲＥＦ
ラインを用いて、Ｊ１バイトを含んだワードを指示す
る。ＳＴＭ−１６ｃ／ＳＴＳ−４８ｃ信号用の経路オー
バーヘッドＰＯＨを定義して、標準規格に記載された行
毎に１５スタッフ・バイトを指示する。
ルされると、第２選択器９２は、経路オーバーヘッドを
含んでいないＳＯＮＥＴペイロード・プロセッサ８０か
らの同期ペイロード・エンベロープのワードのみを通過
させる。ＡＴＭセル・プロセッサ１００がディスエーブ
ルされると、第２選択器９２及び第３選択器９４を介し
て、出力インタフェース１２０に対して全ＳＰＥが利用
可能となり、ＲＸＳＯＣラインを用いて、経路オーバー
ヘッドを含んだワードを指示すると共に、−ＲＸＲＥＦ
ラインを用いて、Ｊ１バイトを含んだワードを指示す
る。ＳＴＭ−１６ｃ／ＳＴＳ−４８ｃ信号用の経路オー
バーヘッドＰＯＨを定義して、標準規格に記載された行
毎に１５スタッフ・バイトを指示する。
【００２３】第２選択器９２からのＡＴＭデータをセル
描画回路１０２に入力する。このセル描画回路１０２
は、適切な標準規格に記載されているように、ＨＥＣを
基本とした検索及びハント／プリシンク（前もっての同
期）／シンク（同期）状態を用いる。これら状態は、制
御ロジック及びＩ／Ｏシステム７０を介して、ＨＵＮ
Ｔ、ＰＲＥＳＹＮＣ及びＳＹＮＣとして提供される。Ｈ
ＵＮＴ状態を除いた総ての状態で、セル・ペイロード・
データが逆スクランブル回路１０４に入力される。ま
た、ヘッダ補正回路１０５は、オプションとして、単一
ビット・ヘッダ・エラーのセルを補正する。エラー・フ
ィルタ１０６は、標準とされたヘッダ・エラー補正ステ
ート・マシンを維持し、メイン・データの流れから検出
されたエラーを有するセルをろ波する４つのオプション
を提供する。ろ波されたセルは、出力インタフェース１
２０内の２次データ・パイプに流用したり、取りやめ
（ドロップ）にしてもよい。
描画回路１０２に入力する。このセル描画回路１０２
は、適切な標準規格に記載されているように、ＨＥＣを
基本とした検索及びハント／プリシンク（前もっての同
期）／シンク（同期）状態を用いる。これら状態は、制
御ロジック及びＩ／Ｏシステム７０を介して、ＨＵＮ
Ｔ、ＰＲＥＳＹＮＣ及びＳＹＮＣとして提供される。Ｈ
ＵＮＴ状態を除いた総ての状態で、セル・ペイロード・
データが逆スクランブル回路１０４に入力される。ま
た、ヘッダ補正回路１０５は、オプションとして、単一
ビット・ヘッダ・エラーのセルを補正する。エラー・フ
ィルタ１０６は、標準とされたヘッダ・エラー補正ステ
ート・マシンを維持し、メイン・データの流れから検出
されたエラーを有するセルをろ波する４つのオプション
を提供する。ろ波されたセルは、出力インタフェース１
２０内の２次データ・パイプに流用したり、取りやめ
（ドロップ）にしてもよい。
【００２４】３個のプログラマブル・セル・ヘッダ・フ
ィルタ１０７、１０８、１０９は、メイン・データの流
れからの特定のヘッダを有するセルを除去する。これら
フィルタを、ディスエーブルしたり、出力インタフェー
ス１２０内の２次データ・パイプにセルを流用したり、
又は完全にセルをドロップするように設定したりしても
よい。これらフィルタの１つを用いて、割り当てられて
いないセルをドロップしてもよい。各フィルタ内のカウ
ンタは、受信したセルの総数、エラーによりドロップし
たり流用したセルの数、補正したヘッダと共に通過した
セルの数、各フィルタ・ブロックにより流用されたりド
ロップされたセルの数を累積する。
ィルタ１０７、１０８、１０９は、メイン・データの流
れからの特定のヘッダを有するセルを除去する。これら
フィルタを、ディスエーブルしたり、出力インタフェー
ス１２０内の２次データ・パイプにセルを流用したり、
又は完全にセルをドロップするように設定したりしても
よい。これらフィルタの１つを用いて、割り当てられて
いないセルをドロップしてもよい。各フィルタ内のカウ
ンタは、受信したセルの総数、エラーによりドロップし
たり流用したセルの数、補正したヘッダと共に通過した
セルの数、各フィルタ・ブロックにより流用されたりド
ロップされたセルの数を累積する。
【００２５】ＳＯＮＥＴペイロード・プロセッサ８０が
イネーブルされると、ＡＴＭセル・プロセッサ１００へ
の入力は、ＳＯＮＥＴペイロード・プロセッサ８０から
第２選択器９２を介して供給される。そうでなければ、
ＡＴＭセル・プロセッサ１００は、その入力として第２
選択器９２を介した３２ビットＳＤＩチャンネルを取込
み、ＯＯＦ／−ＶＡＬＩＤ信号を用いて、どのワードが
ＡＴＭの流れに属するかを決める。ＡＴＭセル・プロセ
ッサ１００がイネーブルされると、その出力は、第３選
択器９４を介して出力インタフェース１２０に進む。セ
ル・ペイロード逆アセンブリ及びヘッダ・エラー補正が
ディスエーブルされ、ＨＥＣ計算における特定の多項式
（copokynomial）（ｘ6＋ｘ4＋ｘ2＋１）を用いること
もディスエーブルできる。
イネーブルされると、ＡＴＭセル・プロセッサ１００へ
の入力は、ＳＯＮＥＴペイロード・プロセッサ８０から
第２選択器９２を介して供給される。そうでなければ、
ＡＴＭセル・プロセッサ１００は、その入力として第２
選択器９２を介した３２ビットＳＤＩチャンネルを取込
み、ＯＯＦ／−ＶＡＬＩＤ信号を用いて、どのワードが
ＡＴＭの流れに属するかを決める。ＡＴＭセル・プロセ
ッサ１００がイネーブルされると、その出力は、第３選
択器９４を介して出力インタフェース１２０に進む。セ
ル・ペイロード逆アセンブリ及びヘッダ・エラー補正が
ディスエーブルされ、ＨＥＣ計算における特定の多項式
（copokynomial）（ｘ6＋ｘ4＋ｘ2＋１）を用いること
もディスエーブルできる。
【００２６】出力インタフェース１２０は、メイン流れ
のＦＩＦＯ１２２、１２３及び２次流れのＦＩＦＯ１２
４、１３５の両方を有し、これらの各々は、総てのモー
ドを維持するセルを与える。メインＦＩＦＯ１２２、１
２３のセル・フォーマットは、３２ビット幅であり、２
次ＦＩＦＯ１２４、１２５セル・フォーマットは、８ビ
ット幅である。８ビット・フォーマットは、ＵＴＯＰＩ
Ａ規格などの適切な規格に記載されており、３２ビット
・フォーマットは、その拡張である。ＦＩＦＯオーバー
フローが繰り返し、オーバーフローにより取りやめられ
たセルの計数は維持される。
のＦＩＦＯ１２２、１２３及び２次流れのＦＩＦＯ１２
４、１３５の両方を有し、これらの各々は、総てのモー
ドを維持するセルを与える。メインＦＩＦＯ１２２、１
２３のセル・フォーマットは、３２ビット幅であり、２
次ＦＩＦＯ１２４、１２５セル・フォーマットは、８ビ
ット幅である。８ビット・フォーマットは、ＵＴＯＰＩ
Ａ規格などの適切な規格に記載されており、３２ビット
・フォーマットは、その拡張である。ＦＩＦＯオーバー
フローが繰り返し、オーバーフローにより取りやめられ
たセルの計数は維持される。
【００２７】ＡＴＭセル・プロセッサ１００がイネーブ
ルされると、３２ビット・セル・フォーマットは、４つ
のヘッダ・バイトに１ワードを割り当て、ＨＥＣバイト
を含むバイト１を有する４つのＵＤＦバイトに１ワード
を割り当て、１セル当たり４８ペイロード・バイトに１
２ワードを割り当てる。また、ＳＰＡＴＲは、ＵＤＦワ
ードを除去するように設定され、出力インタフェース１
２０におけるデータ・レートを下げる。ＳＰＡＴＲの制
御レジスタ内の設定は、ＵＤＦバイト２を用いて、各セ
ルのヘッダ内で検出されたエラーを報告できるようにす
る。すなわち、「０」は、エラーなしの検出の場合であ
り、「１」は、単一ビット・エラーの検出の場合であ
り、「２」は、単一ビット・エラーが検出されて補正さ
れた場合であり、「３」は、多数ビット・エラーの検出
の場合である。そうでなければ、ＵＤＦバイト２−４
は、ＳＰＡＴＲ内の書込み可能レジスタから読み出され
た値で一杯になる。セルの最初の３２ビット・ワードの
間、ＲＸＳＯＣが高となる。ＳＯＮＥＴペイロード・プ
ロセッサ８０がイネーブルされれば、−ＲＸＲＥＦ信号
は、基準クロックであり、そうでなければ、−ＲＸＲＥ
Ｆは、高に維持される。
ルされると、３２ビット・セル・フォーマットは、４つ
のヘッダ・バイトに１ワードを割り当て、ＨＥＣバイト
を含むバイト１を有する４つのＵＤＦバイトに１ワード
を割り当て、１セル当たり４８ペイロード・バイトに１
２ワードを割り当てる。また、ＳＰＡＴＲは、ＵＤＦワ
ードを除去するように設定され、出力インタフェース１
２０におけるデータ・レートを下げる。ＳＰＡＴＲの制
御レジスタ内の設定は、ＵＤＦバイト２を用いて、各セ
ルのヘッダ内で検出されたエラーを報告できるようにす
る。すなわち、「０」は、エラーなしの検出の場合であ
り、「１」は、単一ビット・エラーの検出の場合であ
り、「２」は、単一ビット・エラーが検出されて補正さ
れた場合であり、「３」は、多数ビット・エラーの検出
の場合である。そうでなければ、ＵＤＦバイト２−４
は、ＳＰＡＴＲ内の書込み可能レジスタから読み出され
た値で一杯になる。セルの最初の３２ビット・ワードの
間、ＲＸＳＯＣが高となる。ＳＯＮＥＴペイロード・プ
ロセッサ８０がイネーブルされれば、−ＲＸＲＥＦ信号
は、基準クロックであり、そうでなければ、−ＲＸＲＥ
Ｆは、高に維持される。
【００２８】ＳＯＮＥＴペイロード・プロセッサ８０の
みがイネーブルされると、３２ビット・メイン・パイプ
は、入力ＳＯＮＥＴフレームのＳＰＥからのデータを伝
送する。このモードにおいて、経路オーバーヘッドを含
んだワードの期間中にＲＸＳＯＣラインが出力され、Ｊ
１バイトを含むワードと伴って、−ＲＸＲＥＦ信号が低
に出力される。ＡＴＭプロセッサ１００もＳＯＮＥＴプ
ロセッサ８０もイネーブルされないと、３２ビット・メ
イン・パイプがＳＤＩチャンネル入力からのデータを伝
送し、ＯＯＦ／−ＶＡＬＵＥ信号がそのインタフェース
上の入力をイネーブルするように作用する。ＰＸＰＲＴ
Ｙ信号は、常に、データ・バスのアクティブ・ビットに
わたって奇数パリティを伝送する。この際、ＰＸＲＥＦ
及びＲＸＰＲＴＹ信号なしに、メインＦＩＦＯ１２２、
１２３の深さは８セルであり、２次ＦＩＦＯ１２４、１
２５の深さは４セルである。
みがイネーブルされると、３２ビット・メイン・パイプ
は、入力ＳＯＮＥＴフレームのＳＰＥからのデータを伝
送する。このモードにおいて、経路オーバーヘッドを含
んだワードの期間中にＲＸＳＯＣラインが出力され、Ｊ
１バイトを含むワードと伴って、−ＲＸＲＥＦ信号が低
に出力される。ＡＴＭプロセッサ１００もＳＯＮＥＴプ
ロセッサ８０もイネーブルされないと、３２ビット・メ
イン・パイプがＳＤＩチャンネル入力からのデータを伝
送し、ＯＯＦ／−ＶＡＬＵＥ信号がそのインタフェース
上の入力をイネーブルするように作用する。ＰＸＰＲＴ
Ｙ信号は、常に、データ・バスのアクティブ・ビットに
わたって奇数パリティを伝送する。この際、ＰＸＲＥＦ
及びＲＸＰＲＴＹ信号なしに、メインＦＩＦＯ１２２、
１２３の深さは８セルであり、２次ＦＩＦＯ１２４、１
２５の深さは４セルである。
【００２９】
【発明の効果】よって、本発明は、１対のＡＳＩＣ形式
で、ＳＯＮＥＴ経路／ＡＴＭ物理層の送信／受信プロセ
ッサを提供できる。これらＡＳＩＣでは、伝送媒体に対
する３２ビット・インタフェースと、適切な選択器と一
緒のＡＴＭセル・プロセッサ及びＳＯＮＥＴペイロード
・プロセッサと、２．４８８Ｇｂ／秒でＯＣ−４８を含
む複数のオプションを提供する制御ロジック回路とを用
いる。すなわち、本発明によれば、ＡＳＩＣで実現で
き、ＯＣ−４８能力、即ち、２．４８８Ｇｂ／秒のデー
タ・レートを達成するＳＯＮＥＴ経路／ＡＴＭ物理層の
送信／受信プロセッサを実現できる。
で、ＳＯＮＥＴ経路／ＡＴＭ物理層の送信／受信プロセ
ッサを提供できる。これらＡＳＩＣでは、伝送媒体に対
する３２ビット・インタフェースと、適切な選択器と一
緒のＡＴＭセル・プロセッサ及びＳＯＮＥＴペイロード
・プロセッサと、２．４８８Ｇｂ／秒でＯＣ−４８を含
む複数のオプションを提供する制御ロジック回路とを用
いる。すなわち、本発明によれば、ＡＳＩＣで実現で
き、ＯＣ−４８能力、即ち、２．４８８Ｇｂ／秒のデー
タ・レートを達成するＳＯＮＥＴ経路／ＡＴＭ物理層の
送信／受信プロセッサを実現できる。
【図１】本発明によるＳＯＮＥＴ経路／ＡＴＭ物理層の
送信プロセッサのブロック図である。
送信プロセッサのブロック図である。
【図２】本発明によるＳＯＮＥＴ経路／ＡＴＭ物理層の
受信プロセッサのブロック図である。
受信プロセッサのブロック図である。
１０ 制御ロジック及びＩ／Ｏシステム回路（送信制御
回路） ３０ 第１送信選択器 ３２ 第２送信選択器 ３４ 第３送信選択器 ２０ 入力インタフェース ４０ 送信ＡＴＭセル・プロセッサ ６０ 送信ＳＯＮＥＴペイロード・プロセッサ ７０ 制御ロジック及びＩ／Ｏシステム回路（受信制御
回路） ８０ 受信ＳＯＮＥＴペイロード・プロセッサ ９０ 第１受信選択器 ９２ 第２受信選択器 ９４ 第３受信選択器 １００ 受信ＡＴＭセル・プロセッサ １２０ 出力インタフェース
回路） ３０ 第１送信選択器 ３２ 第２送信選択器 ３４ 第３送信選択器 ２０ 入力インタフェース ４０ 送信ＡＴＭセル・プロセッサ ６０ 送信ＳＯＮＥＴペイロード・プロセッサ ７０ 制御ロジック及びＩ／Ｏシステム回路（受信制御
回路） ８０ 受信ＳＯＮＥＴペイロード・プロセッサ ９０ 第１受信選択器 ９２ 第２受信選択器 ９４ 第３受信選択器 １００ 受信ＡＴＭセル・プロセッサ １２０ 出力インタフェース
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ドナルド・シー・キラクパトリック アメリカ合衆国 オレゴン州 97006 ビーバートン サウスウェスト フェア サント・レーン 17595 (72)発明者 サミュエル・ジェイ・ペターズ アメリカ合衆国 オレゴン州 97007 ビーバートン サウスウェスト ワンハ ンドレッドフィフティサード・アベニュ ー 6434 (56)参考文献 特開 平８−102747（ＪＰ，Ａ) 特開 平６−169320（ＪＰ，Ａ) 特表 平11−505378（ＪＰ，Ａ) 米国特許5541926（ＵＳ，Ａ) 国際公開96／24994（ＷＯ，Ａ１) 欧州特許出願公開705050（ＥＰ，Ａ ２) (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 12/66 H04L 12/42
Claims (4)
- 【請求項１】 伝送媒体と、 送信器と、 受信器とを具え、 上記送信器は、 ３２ビット・データ信号及び８ビット・データ信号を３
２ビット・パイプライン及び８ビット・パイプラインと
夫々結合する第１入力端及び第２入力端を有すると共
に、上記３２ビット・パイプライン及び上記８ビット・
パイプラインの出力端に結合した出力端を有する入力イ
ンタフェースと、 該入力インタフェースの出力端に結合した入力端を有す
ると共に、第１出力端及び第２出力端を有する第１送信
選択器と、 該第１送信選択器の第１出力端に結合された入力端を有
すると共に、出力端を有する送信ＡＴＭセル・プロセッ
サと、 上記第１送信選択器の第２出力端に結合した第１入力
端、上記送信ＡＴＭセル・プロセッサの出力端に結合し
た第２入力端、並びに第１及び第２出力端を有する第２
送信選択器と、 該第２送信選択器の第１出力端に結合された入力端を有
すると共に、出力端を有する送信ＳＯＮＥＴペイロード
・プロセッサと、 該送信ＳＯＮＥＴペイロード・プロセッサの出力端に結
合された第１入力端、上記第２送信選択器の第２出力端
に結合された第２入力端、及び上記伝送媒体に結合され
た出力端を有する第３送信選択器と、 上記入力インタフェース、上記送信ＡＴＭセル・プロセ
ッサ及び上記送信ＳＯＮＥＴペイロード・プロセッサに
結合され、上記入力インタフェースの入力端から上記第
１、第２及び第３送信選択器を介して上記第３送信選択
器の出力端への入力データ信号用のデータ経路を選択的
に決定する送信制御回路とを具え、 上記受信器は、 上記伝送媒体に結合された入力端を有すると共に、第１
及び第２出力端を有する第１受信選択器と、 該第１受信選択器の第１出力端に結合した入力端を有す
ると共に、出力端を有する受信ＳＯＮＥＴペイロード・
プロセッサと、 上記第１受信選択器の第２出力端に結合された第１入力
端、及び上記受信ＳＯＮＥＴペイロード・プロセッサの
出力端に結合された第２入力端とを有すると共に、第１
及び第２出力端を有する第２受信選択器と、 該第２受信選択器の第１出力端に結合された入力端を有
すると共に、出力端を有する受信ＡＴＭセル・プロセッ
サと、 上記第２受信選択器の第２出力端に結合された第１入力
端、及び上記受信ＡＴＭセル・プロセッサの出力端に結
合された第２入力端を有すると共に、出力端を有する第
３受信選択器と、 該第３受信選択器の出力端に結合された入力端を有する
と共に、上記入力端及び上記各出力端の間に結合された
３２ビット・パイプライン及び８ビット・パイプライン
からの３２ビット出力データ信号及び８ビット出力デー
タ信号を夫々供給する第１及び第２出力端を有する出力
インタフェースと、 上記受信ＳＯＮＥＴペイロード・プロセッサ、上記受信
ＡＴＭセル・プロセッサ及び上記出力インタフェースに
結合され、上記第１受信選択器の入力端から上記出力イ
ンタフェースの出力端へのデータ経路を選択的に決定す
る受信制御回路とを具えたことを特徴とするＳＯＮＥＴ
経路／ＡＴＭ物理層の送信／受信プロセッサ・システ
ム。 - 【請求項２】 ３２ビット・データ信号及び８ビット・
データ信号を３２ビット・パイプライン及び８ビット・
パイプラインと夫々結合する第１入力端及び第２入力端
を有すると共に、上記３２ビット・パイプライン及び上
記８ビット・パイプラインの出力端に結合した出力端を
有する入力インタフェースと、 該入力インタフェースの出力端に結合した入力端を有す
ると共に、第１出力端及び第２出力端を有する第１送信
選択器と、 該第１送信選択器の第１出力端に結合された入力端を有
すると共に、出力端を有する送信ＡＴＭセル・プロセッ
サと、 上記第１送信選択器の第２出力端に結合した第１入力
端、上記送信ＡＴＭセル・プロセッサの出力端に結合し
た第２入力端、並びに第１及び第２出力端を有する第２
送信選択器と、 該第２送信選択器の第１出力端に結合された入力端を有
すると共に、出力端を有する送信ＳＯＮＥＴペイロード
・プロセッサと、 該送信ＳＯＮＥＴペイロード・プロセッサの出力端に結
合された第１入力端、上記第２送信選択器の第２出力端
に結合された第２入力端、及び出力端を有する第３送信
選択器と、 上記入力インタフェース、上記送信ＡＴＭセル・プロセ
ッサ及び上記送信ＳＯＮＥＴペイロード・プロセッサに
結合され、上記入力インタフェースの入力端から上記第
１、第２及び第３送信選択器を介して上記第３送信選択
器の出力端への入力データ信号用のデータ経路を選択的
に決定する送信制御回路とを具えたＳＯＮＥＴ経路／Ａ
ＴＭ物理層の送信プロセッサ。 - 【請求項３】 データ信号を受ける入力端を有すると共
に、第１及び第２出力端を有する第１受信選択器と、 該第１受信選択器の第１出力端に結合した入力端を有す
ると共に、出力端を有する受信ＳＯＮＥＴペイロード・
プロセッサと、 上記第１受信選択器の第２出力端に結合された第１入力
端、及び上記受信ＳＯＮＥＴペイロード・プロセッサの
出力端に結合された第２入力端とを有すると共に、第１
及び第２出力端を有する第２受信選択器と、 該第２受信選択器の第１出力端に結合された入力端を有
すると共に、出力端を有する受信ＡＴＭセル・プロセッ
サと、 上記第２受信選択器の第２出力端に結合された第１入力
端、及び上記受信ＡＴＭセル・プロセッサの出力端に結
合された第２入力端を有すると共に、出力端を有する第
３受信選択器と、 該第３受信選択器の出力端に結合された入力端を有する
と共に、上記入力端及び上記各出力端の間に結合された
３２ビット・パイプライン及び８ビット・パイプライン
からの３２ビット出力データ信号及び８ビット出力デー
タ信号を夫々供給する第１及び第２出力端を有する出力
インタフェースと、 上記受信ＳＯＮＥＴペイロード・プロセッサ、上記受信
ＡＴＭセル・プロセッサ及び上記出力インタフェースに
結合され、上記第１受信選択器の入力端から上記出力イ
ンタフェースの出力端へのデータ信号用データ経路を選
択的に決定する受信制御回路とを具えたＳＯＮＥＴ経路
／ＡＴＭ物理層の受信プロセッサ。 - 【請求項４】 ３２ビット及び８ビットのフォーマット
のデータの供給源及び行き先に結合する第１サイドを有
すると共に、第２サイドを有するインタフェースと、 第１サイド及び第２サイドを有し、ＡＴＭ物理層データ
を処理するＡＴＭセル・プロセッサと、 ＳＯＮＥＴフレーム・データを処理し、第１サイド及び
第２サイドを有するＳＯＮＥＴペイロード・プロセッサ
と、 上記インタフェースの第２サイド及び上記ＡＴＭセル・
プロセッサの第１サイドの間、上記ＡＴＭセル・プロセ
ッサの第２サイド及び上記ＳＯＮＥＴペイロード・プロ
セッサの第１サイドの間、並びに上記ＳＯＮＥＴペイロ
ード・プロセッサの第２サイド及び伝送媒体の間に夫々
結合され、入力コマンドに応じて、上記ＡＴＭセル・プ
ロセッサ及び上記ＳＯＮＥＴペイロード・プロセッサを
介して又はそれらの周辺で、上記供給源／行き先と上記
伝送媒体の間でデータ経路を形成する複数の選択器とを
具えたＳＯＮＥＴ経路／ＡＴＭ物理層の送信／受信プロ
セッサ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/736,074 US6041043A (en) | 1996-10-25 | 1996-10-25 | SONET path/ATM physical layer transmit/receive processor |
| US08/736,074 | 1996-10-25 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10135986A JPH10135986A (ja) | 1998-05-22 |
| JP3303107B2 true JP3303107B2 (ja) | 2002-07-15 |
Family
ID=24958407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29126197A Expired - Fee Related JP3303107B2 (ja) | 1996-10-25 | 1997-10-23 | Ｓｏｎｅｔ経路／ａｔｍ物理層の送信／受信プロセッサ・システム |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6041043A (ja) |
| EP (1) | EP0838971B1 (ja) |
| JP (1) | JP3303107B2 (ja) |
| KR (1) | KR100457952B1 (ja) |
| DE (1) | DE69709289T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US6430195B1 (en) | 1994-05-05 | 2002-08-06 | Sprint Communications Company L.P. | Broadband telecommunications system interface |
| US6014378A (en) | 1996-11-22 | 2000-01-11 | Sprint Communications Company, L.P. | Telecommunications tandem system for circuit-based traffic |
| US6002689A (en) | 1996-11-22 | 1999-12-14 | Sprint Communications Co. L.P. | System and method for interfacing a local communication device |
| JP3425046B2 (ja) * | 1996-11-29 | 2003-07-07 | 富士通株式会社 | 受信ポインタ処理装置 |
| US6067299A (en) | 1997-04-16 | 2000-05-23 | Sprint Communications Company, L.P. | Communications system for providing ATM connections and echo cancellation |
| US6137800A (en) * | 1997-05-09 | 2000-10-24 | Sprint Communications Company, L. P. | System and method for connecting a call |
| US6075788A (en) * | 1997-06-02 | 2000-06-13 | Lsi Logic Corporation | Sonet physical layer device having ATM and PPP interfaces |
| KR100252119B1 (ko) | 1997-12-29 | 2000-04-15 | 윤종용 | Atm 단말 기능 및 atm 기반 adsl 단말 기능을 공통으로 갖는 단말 시스템 |
| US6546022B1 (en) | 1998-04-03 | 2003-04-08 | Sprint Communications Company, L.P. | Method, system and apparatus for processing information in a telecommunications system |
| US6266333B1 (en) * | 1998-06-02 | 2001-07-24 | Lucent Technologies Inc. | Network-independent routing of communication signals |
| US6269096B1 (en) * | 1998-08-14 | 2001-07-31 | Cisco Technology, Inc. | Receive and transmit blocks for asynchronous transfer mode (ATM) cell delineation |
| US6381243B1 (en) * | 1998-09-18 | 2002-04-30 | Telefonaktiebolaget Lm Ericsson (Publ) | Determining time slot delay for ATM transmission |
| JP3055544B2 (ja) | 1998-12-11 | 2000-06-26 | 日立プラント建設株式会社 | 生体高分子中の重金属除去方法及び装置 |
| US6449254B1 (en) * | 1998-12-11 | 2002-09-10 | Analog Devices, Inc. | ATM cell filtering |
| US6982950B1 (en) | 1998-12-22 | 2006-01-03 | Sprint Communications Company L.P. | System and method for connecting a call in a tandem architecture |
| US6785282B1 (en) | 1998-12-22 | 2004-08-31 | Sprint Communications Company L.P. | System and method for connecting a call with a gateway system |
| CA2265346A1 (en) * | 1999-03-17 | 2000-09-17 | Pmc-Sierra Ltd. | Pos-phy interface for interconnection of physical layer devices and link layer devices |
| JP2001053704A (ja) * | 1999-08-11 | 2001-02-23 | Fujitsu Ltd | 光伝送装置 |
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