JP3278321B2 - 画像処理装置 - Google Patents
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- 238000003705 background correction Methods 0.000 description 13
- 238000010586 diagram Methods 0.000 description 12
- 235000019800 disodium phosphate Nutrition 0.000 description 12
- 238000000034 method Methods 0.000 description 7
- 101100443272 Arabidopsis thaliana DIR2 gene Proteins 0.000 description 1
- 101710118890 Photosystem II reaction center protein Ycf12 Proteins 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
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Description
【０００１】
【産業上の利用分野】本発明は複写機、ＦＡＸ、プリン
タ等、画像信号を処理する所謂画像処理装置に関する。
タ等、画像信号を処理する所謂画像処理装置に関する。
【０００２】
【従来の技術】従来より画像処理装置、例えば複写機で
は、原稿をライン光センサで読取り、得られた輝度信号
を対数変換して記録濃度に比例する記録濃度信号を生成
する。センサから得られる輝度信号は１ライン毎のラス
タ信号で有るため、１画素８ビット信号を対数変換する
にはアドレス端子が８本ある２５６ワード（２ｋｂｉ
ｔ）のメモリを用いてＬＵＴ変換で行うのが常である。
この種の非線型なデータ変換は対数変換に限らずこの種
の装置では濃度調整の為のγ変換、固体記録素子の記録
むら補正の為の変換等、数多く一般的に行われている。
は、原稿をライン光センサで読取り、得られた輝度信号
を対数変換して記録濃度に比例する記録濃度信号を生成
する。センサから得られる輝度信号は１ライン毎のラス
タ信号で有るため、１画素８ビット信号を対数変換する
にはアドレス端子が８本ある２５６ワード（２ｋｂｉ
ｔ）のメモリを用いてＬＵＴ変換で行うのが常である。
この種の非線型なデータ変換は対数変換に限らずこの種
の装置では濃度調整の為のγ変換、固体記録素子の記録
むら補正の為の変換等、数多く一般的に行われている。
【０００３】一方近年画像処理を目的とするＤＳＰ（Ｄ
ｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）と
して、ＮＴＳＣ等の高速ビデオ信号をリアルタイムに処
理するために、内部に多数の算術演算ユニット（ＡＬ
Ｕ）を持ち、１ラスタの各画素各々を各プロセッサで同
時に並列処理させることが、可能となってきた。
ｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）と
して、ＮＴＳＣ等の高速ビデオ信号をリアルタイムに処
理するために、内部に多数の算術演算ユニット（ＡＬ
Ｕ）を持ち、１ラスタの各画素各々を各プロセッサで同
時に並列処理させることが、可能となってきた。
【０００４】
【発明が解決しようとする課題】上記ＬＵＴ変換で行う
画像処理は１ラスタの画素数に関わらず単一のＬＵＴを
用いてシリアルに処理出来るメリットがあるが、画像処
理用並列処理型ＤＳＰで同様の処理を行うにはＬＵＴ用
メモリは画素数分必要となり、非現実的である。
画像処理は１ラスタの画素数に関わらず単一のＬＵＴを
用いてシリアルに処理出来るメリットがあるが、画像処
理用並列処理型ＤＳＰで同様の処理を行うにはＬＵＴ用
メモリは画素数分必要となり、非現実的である。
【０００５】例えばＴＩ社のＤＳＰ（ＳＶＰ：Ｓｃａｎ
−ｌｉｎｅ Ｖｉｄｅｏ Ｐｒｏｃｅｓｓｏｒ）では各
画素が同時に使えるレジスタは各々２５６ビットであ
り、現状の１０倍の容量のレジスタが必要となる。
−ｌｉｎｅ Ｖｉｄｅｏ Ｐｒｏｃｅｓｓｏｒ）では各
画素が同時に使えるレジスタは各々２５６ビットであ
り、現状の１０倍の容量のレジスタが必要となる。
【０００６】本発明は上述した従来技術の欠点を除去
し、従来のシリアル処理に適した画像処理を、並列処理
が可能なＤＳＰを用いて実現できる画像処理装置の提供
を目的とする。
し、従来のシリアル処理に適した画像処理を、並列処理
が可能なＤＳＰを用いて実現できる画像処理装置の提供
を目的とする。
【０００７】又、本発明は多数組みの算術論理演算ユニ
ットを１チップ内に有し、直列に入力され並列に保持さ
れたデータを各データ毎に並列処理するＤＳＰの出力信
号をＬＵＴ変換すると共に、ＬＵＴ変換された信号をＤ
ＳＰに入力しＬＵＴ変換したデータに更にＤＳＰで処理
を加えることによって、従来直列的にＡＳＩＣ等で実施
されていた、画像処理を高速に、かつ、安価に実現する
ことができる画像処理装置の提供を目的とする。
ットを１チップ内に有し、直列に入力され並列に保持さ
れたデータを各データ毎に並列処理するＤＳＰの出力信
号をＬＵＴ変換すると共に、ＬＵＴ変換された信号をＤ
ＳＰに入力しＬＵＴ変換したデータに更にＤＳＰで処理
を加えることによって、従来直列的にＡＳＩＣ等で実施
されていた、画像処理を高速に、かつ、安価に実現する
ことができる画像処理装置の提供を目的とする。
【０００８】
【課題を解決するための手段】上述した目的を達成する
ため本発明の画像処理装置によれば、シリアルな形態
で、画像信号を入力する入力手段と、前記入力手段で入
力した複数個の画像信号のそれぞれを並列に演算する多
数組みの算術演算ユニットで構成された演算手段と、前
記演算手段からシリアルに出力される演算結果をルック
アップテーブルを用いて変換する変換手段と、前記変換
手段で変換されシリアルに出力される画像信号を前記演
算手段へ入力する制御手段とを備える。
ため本発明の画像処理装置によれば、シリアルな形態
で、画像信号を入力する入力手段と、前記入力手段で入
力した複数個の画像信号のそれぞれを並列に演算する多
数組みの算術演算ユニットで構成された演算手段と、前
記演算手段からシリアルに出力される演算結果をルック
アップテーブルを用いて変換する変換手段と、前記変換
手段で変換されシリアルに出力される画像信号を前記演
算手段へ入力する制御手段とを備える。
【０００９】
（実施例１）以下、図面を参照し本発明の実施例を詳細
に説明する。
に説明する。
【００１０】まず本実施例で用いるＤＳＰの概要を図１
で概説する。本実施例ではＤＳＰの一例としてＴＩ社の
ＳＶＰを例に説明する。
で概説する。本実施例ではＤＳＰの一例としてＴＩ社の
ＳＶＰを例に説明する。
【００１１】ＴＩ社ＳＶＰは入力バス１によって、４０
ビット巾までのラスタ画像信号をデータインプトレジス
タＤＩＲで９６０画素分保持（４０×９６０ｂｉｔ）
し、並列にプロセッサ３に入力出来る。プロセッサ３は
９６０組プロセッサエレメントから成り、各々１２８ビ
ットの２個のレジスタファイルＲＦ０とＲＦ１と４個の
ワーキングレジスタと算術演算ユニット（ＡＬＵ）を持
つ。
ビット巾までのラスタ画像信号をデータインプトレジス
タＤＩＲで９６０画素分保持（４０×９６０ｂｉｔ）
し、並列にプロセッサ３に入力出来る。プロセッサ３は
９６０組プロセッサエレメントから成り、各々１２８ビ
ットの２個のレジスタファイルＲＦ０とＲＦ１と４個の
ワーキングレジスタと算術演算ユニット（ＡＬＵ）を持
つ。
【００１２】ＡＬＵは全て単一のプログラムメモリユニ
ット５に用意されたプログラムに従って並列に処理が実
行される。尚、ＳＶＰは隣接する４画素領域のレジスタ
を使う事も可能である。処理結果は２４ビット巾のデー
タアウトプットレジスタＤＯＲ４に転送し、その後並直
変換して出力データバス６へ出力される。
ット５に用意されたプログラムに従って並列に処理が実
行される。尚、ＳＶＰは隣接する４画素領域のレジスタ
を使う事も可能である。処理結果は２４ビット巾のデー
タアウトプットレジスタＤＯＲ４に転送し、その後並直
変換して出力データバス６へ出力される。
【００１３】図２に本実施例で行う一連の画像処理を示
す。シェーディング補正回路１０はセンサで読みとられ
た画像信号を基準となる白色板を読み取った白信号に基
ずいてムラ補正する。その後対数変換回路１１は輝度信
号を濃度信号に変換する。エッジ強調回路１２は画像を
より鮮明に再生するためにエッジ強調処理を行い、濃度
調整回路１３は濃度調整レバーに基づく濃度調整１３を
行う。２値化回路１４は組織ディザで２値化し記録装置
に出力する。ここで、シェーディング補正回路１０，エ
ッジ強調回路１２，２値化回路１４の処理は図１で示し
たＳＶＰが行なう。対数変換回路１１，濃度調整回路１
３の処理は従来通り、外部メモリを使ったＬＵＴ変換で
行う。尚、本実施例は１ラスタが５１２画素のインクジ
ェット記録を前提とする。
す。シェーディング補正回路１０はセンサで読みとられ
た画像信号を基準となる白色板を読み取った白信号に基
ずいてムラ補正する。その後対数変換回路１１は輝度信
号を濃度信号に変換する。エッジ強調回路１２は画像を
より鮮明に再生するためにエッジ強調処理を行い、濃度
調整回路１３は濃度調整レバーに基づく濃度調整１３を
行う。２値化回路１４は組織ディザで２値化し記録装置
に出力する。ここで、シェーディング補正回路１０，エ
ッジ強調回路１２，２値化回路１４の処理は図１で示し
たＳＶＰが行なう。対数変換回路１１，濃度調整回路１
３の処理は従来通り、外部メモリを使ったＬＵＴ変換で
行う。尚、本実施例は１ラスタが５１２画素のインクジ
ェット記録を前提とする。
【００１４】図３は本実施例のハード構成図である。Ｓ
ＶＰ１５はまずＭＰＸ９を介して入力する入力信号８を
シェーディング補正し出力する。ＬＵＴ７は２５６Ｂ
（バイト）のＲＡＭ２個からなり、一方のＲＡＭで対数
変換を行いＭＰＸ９を通して再びＳＶＰ１５に入力す
る。ＳＶＰ１５はこの対数変換後信号Ｄ（０，Ｎ）をそ
の内部で３ライン分遅延保持し３×３画素領域でエッジ
強調の処理を行う。このエッジ強調後信号Ｅは先述のＬ
ＵＴ７の他方のＲＡＭを用いて濃度調整の為のデータ変
換が施され、先述同様に再びＳＶＰ１５に入力する。Ｓ
ＶＰ１５はこの濃度調整された信号Ｆに対し２値化処理
を施し最終処理結果として出力する。
ＶＰ１５はまずＭＰＸ９を介して入力する入力信号８を
シェーディング補正し出力する。ＬＵＴ７は２５６Ｂ
（バイト）のＲＡＭ２個からなり、一方のＲＡＭで対数
変換を行いＭＰＸ９を通して再びＳＶＰ１５に入力す
る。ＳＶＰ１５はこの対数変換後信号Ｄ（０，Ｎ）をそ
の内部で３ライン分遅延保持し３×３画素領域でエッジ
強調の処理を行う。このエッジ強調後信号Ｅは先述のＬ
ＵＴ７の他方のＲＡＭを用いて濃度調整の為のデータ変
換が施され、先述同様に再びＳＶＰ１５に入力する。Ｓ
ＶＰ１５はこの濃度調整された信号Ｆに対し２値化処理
を施し最終処理結果として出力する。
【００１５】つまりＳＶＰ１５の入力バス５バイトの内
の１バイトは入力信号Ａ，他の１バイトはそれに対して
１ライン前の入力信号を対数変換した信号Ｄ（０，
Ｎ），又他の１バイトは更に１ライン前の入力信号に対
する濃度調整信号Ｆに割り当てられ、ＳＶＰ１５は同時
に３バイトの信号を入力し、各々に対してシェーディン
グ補正処理、エッジ強調処理，２値化処理を行う。ＳＶ
Ｐ１５の出力バス２４ビットの内１バイトはシェーディ
ング補正後信号Ｓ、又１バイトはエッジ強調後信号Ｅと
して、又、１ビットは２値化信号ＯとしてＳＶＰ１５は
同時に出力する。
の１バイトは入力信号Ａ，他の１バイトはそれに対して
１ライン前の入力信号を対数変換した信号Ｄ（０，
Ｎ），又他の１バイトは更に１ライン前の入力信号に対
する濃度調整信号Ｆに割り当てられ、ＳＶＰ１５は同時
に３バイトの信号を入力し、各々に対してシェーディン
グ補正処理、エッジ強調処理，２値化処理を行う。ＳＶ
Ｐ１５の出力バス２４ビットの内１バイトはシェーディ
ング補正後信号Ｓ、又１バイトはエッジ強調後信号Ｅと
して、又、１ビットは２値化信号ＯとしてＳＶＰ１５は
同時に出力する。
【００１６】シェーディング補正後信号Ｓとエッジ強調
後信号Ｅは独立にＬＵＴ７で各々対数変換、濃度調整を
目的とするデータ変換が行われる。一方２値化信号Ｏは
現在入力された信号Ａに対しては３ライン前の信号に対
する２値化結果となる。そして５１２の画素全てに対し
て並列にＳＶＰ１５の内部プロセッサは処理を行う。
後信号Ｅは独立にＬＵＴ７で各々対数変換、濃度調整を
目的とするデータ変換が行われる。一方２値化信号Ｏは
現在入力された信号Ａに対しては３ライン前の信号に対
する２値化結果となる。そして５１２の画素全てに対し
て並列にＳＶＰ１５の内部プロセッサは処理を行う。
【００１７】ＭＰＵ１６はＬＵＴ７、ＭＰＸ９、ＳＶＰ
１５のそれぞれにデータの書き込み、読み出し等の制御
を行う。
１５のそれぞれにデータの書き込み、読み出し等の制御
を行う。
【００１８】次にＳＶＰ１５の内部レジスタＤＩＲ，Ｄ
ＯＲ，ＲＦ０，ＲＦ１のマップ図４，図５，図６，図７
を用いてＳＶＰ内部の処理を詳説する。
ＯＲ，ＲＦ０，ＲＦ１のマップ図４，図５，図６，図７
を用いてＳＶＰ内部の処理を詳説する。
【００１９】図４はＤＩＲの３バイトの各々に前述した
入力信号Ａ、対数変換後信号Ｄ（０，Ｎ），濃度調整信
号Ｆを割り当てていることを示している。このデータは
１ラスタのデータ５１２画素分を入力した後、各々入力
信号Ａは図６に示したＲＦ０のＲＦ０３に、対数変換後
信号Ｄ（０，Ｎ）はＲＦ０４に、濃度調整信号ＦはＲＦ
０７に転送される。
入力信号Ａ、対数変換後信号Ｄ（０，Ｎ），濃度調整信
号Ｆを割り当てていることを示している。このデータは
１ラスタのデータ５１２画素分を入力した後、各々入力
信号Ａは図６に示したＲＦ０のＲＦ０３に、対数変換後
信号Ｄ（０，Ｎ）はＲＦ０４に、濃度調整信号ＦはＲＦ
０７に転送される。
【００２０】（シェーディング補正）ＲＦ０１，ＲＦ０
２には既に基準の白色板を読み取った各画素の白データ
Ｗと原稿露光光源を消灯して得られる黒データＢが記憶
されている。
２には既に基準の白色板を読み取った各画素の白データ
Ｗと原稿露光光源を消灯して得られる黒データＢが記憶
されている。
【００２１】そして、入力信号Ａに対し以下の演算でシ
ェーディング補正後信号Ｓを得る。
ェーディング補正後信号Ｓを得る。
【００２２】Ｓ＝２５５×Ａ／（Ｗ−Ｂ） 得られたシェーディング補正後信号Ｓは図７で示す様に
ＲＦ１１に格納する。
ＲＦ１１に格納する。
【００２３】（エッジ強調）対数変換後信号Ｄ（０，
Ｎ）をＲＦ０４に入力完了した時点で、既に入力された
１ライン前の対数変換後信号Ｄ（１，Ｎ）及び２ライン
前の対数変換後信号Ｄ（２，Ｎ）はＲＦ０５、ＲＦ０６
に格納されているため、この３ラインの対数変換後信号
を用いて以下の演算でエッジ強調信号Ｅを得る。
Ｎ）をＲＦ０４に入力完了した時点で、既に入力された
１ライン前の対数変換後信号Ｄ（１，Ｎ）及び２ライン
前の対数変換後信号Ｄ（２，Ｎ）はＲＦ０５、ＲＦ０６
に格納されているため、この３ラインの対数変換後信号
を用いて以下の演算でエッジ強調信号Ｅを得る。
【００２４】ＬＰ＝４×Ｄ（１，Ｎ）−Ｄ（０，Ｎ−
１）−Ｄ（０，Ｎ＋１）−Ｄ（２，Ｎ−１）−Ｄ（２，
Ｎ＋１） 但し −Ｋ１＜ＬＰ＜Ｋ１の時 ＬＰ＝０ Ｅ＝Ｄ（１，Ｎ）＋Ｋ２×ＬＰ 但し Ｅ＜０の場合 Ｅ＝０ Ｅ＞２５５の場合 Ｅ＝２５５ ここでＤ（０，Ｎ−１），Ｄ（２，Ｎ−１）は各々隣の
ＡＬＵが担当するＲＦ０４、ＲＦ０６のデータを意味し
Ｋ１，Ｋ２は予めＭＰＵ１６から設定される常数であ
る。得られたエッジ強調信号ＥはＤ（１，Ｎ）を強調し
た信号としてＲＦ１２に格納する。その後ＲＦ０５のデ
ータをＲＦ０６へ、同様にＲＦ０４のデータをＲＦ０５
へ移し次のラインの処理の準備をしておく。
１）−Ｄ（０，Ｎ＋１）−Ｄ（２，Ｎ−１）−Ｄ（２，
Ｎ＋１） 但し −Ｋ１＜ＬＰ＜Ｋ１の時 ＬＰ＝０ Ｅ＝Ｄ（１，Ｎ）＋Ｋ２×ＬＰ 但し Ｅ＜０の場合 Ｅ＝０ Ｅ＞２５５の場合 Ｅ＝２５５ ここでＤ（０，Ｎ−１），Ｄ（２，Ｎ−１）は各々隣の
ＡＬＵが担当するＲＦ０４、ＲＦ０６のデータを意味し
Ｋ１，Ｋ２は予めＭＰＵ１６から設定される常数であ
る。得られたエッジ強調信号ＥはＤ（１，Ｎ）を強調し
た信号としてＲＦ１２に格納する。その後ＲＦ０５のデ
ータをＲＦ０６へ、同様にＲＦ０４のデータをＲＦ０５
へ移し次のラインの処理の準備をしておく。
【００２５】（２値化）４×４画素を基本ディザマトリ
ックスとする組織ディザ法で２値化する場合について説
明する。ＲＦ０８，ＲＦ０９，ＲＦ０Ａ，ＲＦ０Ｂには
既に４バイトのしきい値Ｔ１，Ｔ２，Ｔ３，Ｔ４が格納
されており、このしきい値で濃度変換後信号Ｆを２値化
する。２値化信号Ｏは Ｆ＞Ｔの場合 Ｏ＝１ その他 Ｏ＝０ この時図示しないラインカウンタの値に応じてしきい値
ＴはＴ１，Ｔ２，Ｔ３，Ｔ４，Ｔ１，Ｔ２，…と順に選
択して用いる。得られた２値化信号ＯはＲＦ１３に格納
する。
ックスとする組織ディザ法で２値化する場合について説
明する。ＲＦ０８，ＲＦ０９，ＲＦ０Ａ，ＲＦ０Ｂには
既に４バイトのしきい値Ｔ１，Ｔ２，Ｔ３，Ｔ４が格納
されており、このしきい値で濃度変換後信号Ｆを２値化
する。２値化信号Ｏは Ｆ＞Ｔの場合 Ｏ＝１ その他 Ｏ＝０ この時図示しないラインカウンタの値に応じてしきい値
ＴはＴ１，Ｔ２，Ｔ３，Ｔ４，Ｔ１，Ｔ２，…と順に選
択して用いる。得られた２値化信号ＯはＲＦ１３に格納
する。
【００２６】さて一連の処理が終了し、外部より次のラ
スタデータが入力終了された時ＲＦ１１，ＲＦ１２，Ｒ
Ｆ１３に格納してある、シェーディング補正後信号Ｓ、
エッジ強調後信号Ｅ、２値化信号Ｏを各々図５に示すＤ
ＯＲに転送する。尚、図８に示す様に、このレジスタの
データは次の入力データの入力開始と同期して順次シリ
アルに出力する。以上の処理をラスタ信号に同期して１
ページ分繰り返し処理が終了する。
スタデータが入力終了された時ＲＦ１１，ＲＦ１２，Ｒ
Ｆ１３に格納してある、シェーディング補正後信号Ｓ、
エッジ強調後信号Ｅ、２値化信号Ｏを各々図５に示すＤ
ＯＲに転送する。尚、図８に示す様に、このレジスタの
データは次の入力データの入力開始と同期して順次シリ
アルに出力する。以上の処理をラスタ信号に同期して１
ページ分繰り返し処理が終了する。
【００２７】（実施例２）前記実施例１は図８に示す様
に入力信号の１ラスタに同期してＳＶＰの処理及び入出
力を実行しているが、この入力信号の１ラスタ期間を６
分割し独立に処理を行う事も可能である。図９にタイミ
ングを示す。
に入力信号の１ラスタに同期してＳＶＰの処理及び入出
力を実行しているが、この入力信号の１ラスタ期間を６
分割し独立に処理を行う事も可能である。図９にタイミ
ングを示す。
【００２８】すなわち、まず、入力信号の１ラスタデー
タを２分割しかつＦＩＦＯ等で速度変換しその約１／３
の期間にＳＶＰ１５に入力する。図１０に示す如く前半
の９６０画素Ａ１が期間１でＤＩＲに入力され、このデ
ータは期間２の直前に前述のＲＦ０に転送される。
タを２分割しかつＦＩＦＯ等で速度変換しその約１／３
の期間にＳＶＰ１５に入力する。図１０に示す如く前半
の９６０画素Ａ１が期間１でＤＩＲに入力され、このデ
ータは期間２の直前に前述のＲＦ０に転送される。
【００２９】期間２では、この入力データＡ１に対して
ＡＬＵは前述のシェーディング補正処理のみを実行しそ
の結果をＲＦ１に保持しておく。尚、この期間に後半の
入力データＡ２がＤＩＲに入力されている。図１０はＤ
ＩＲの内容を示している。
ＡＬＵは前述のシェーディング補正処理のみを実行しそ
の結果をＲＦ１に保持しておく。尚、この期間に後半の
入力データＡ２がＤＩＲに入力されている。図１０はＤ
ＩＲの内容を示している。
【００３０】期間３の直前にこのシェーディング補正さ
れたデータＳ１はＤＯＲに転送され期間３でＳＶＰ１５
より出力される。該出力信号Ｓ１は図１１のＬＵＴを持
つＲＡＭ７２で対数変換されＤ１信号として同時にＳＶ
Ｐ１５に入力する。図１１のＭＰＸ９１は期間３でＳＶ
Ｐ１５への入力を入力信号８からＲＡＭ７２の出力信号
に切り替える。
れたデータＳ１はＤＯＲに転送され期間３でＳＶＰ１５
より出力される。該出力信号Ｓ１は図１１のＬＵＴを持
つＲＡＭ７２で対数変換されＤ１信号として同時にＳＶ
Ｐ１５に入力する。図１１のＭＰＸ９１は期間３でＳＶ
Ｐ１５への入力を入力信号８からＲＡＭ７２の出力信号
に切り替える。
【００３１】尚、期間３では、期間２で入力された入力
信号の後半Ａ２に対しシェーディング補正が行われる。
信号の後半Ａ２に対しシェーディング補正が行われる。
【００３２】期間４では同様にして対数変換された信号
Ｄ１に対してエッジ強調処理がほどこされる。同信号Ｅ
１は次の期間５で出力され、図１１のＲＡＭ７１で濃度
調査の為のデータ変換が実行される。濃度調整された信
号Ｆ１はＭＰＸ９１の切り替えによって同時期間にＳＶ
Ｐ１５に入力される。この信号Ｆ１は期間６で２値化さ
れＯ２として次の入力信号の期間の先頭で出力される。
Ｄ１に対してエッジ強調処理がほどこされる。同信号Ｅ
１は次の期間５で出力され、図１１のＲＡＭ７１で濃度
調査の為のデータ変換が実行される。濃度調整された信
号Ｆ１はＭＰＸ９１の切り替えによって同時期間にＳＶ
Ｐ１５に入力される。この信号Ｆ１は期間６で２値化さ
れＯ２として次の入力信号の期間の先頭で出力される。
【００３３】実施例２は上述した如く、入出力のレジス
タＤＩＲ、ＤＯＲを各々８ビットしか必要としない為、
カラー画像、すなわちＲＧＢの２４ビット巾の入力信号
にも対応可能であるし、また分割数を上げれば本実施例
の１９２０画素以上にも対応可能である。
タＤＩＲ、ＤＯＲを各々８ビットしか必要としない為、
カラー画像、すなわちＲＧＢの２４ビット巾の入力信号
にも対応可能であるし、また分割数を上げれば本実施例
の１９２０画素以上にも対応可能である。
【００３４】
【発明の効果】以上説明した様に、本発明によれば、多
数組みの算術論理演算ユニットを１チップ内に有し、直
列に入力され並列に保持されたデータを各データ毎に並
列処理するＤＳＰの出力信号をＬＵＴ変換すると共に、
ＬＵＴ変換された信号をＤＳＰに入力しＬＵＴ変換した
データに更にＤＳＰで処理を加えることによって、従来
直列的にＡＳＩＣ等で実施されていた、画像処理を高速
に、かつ、安価に実現することができる。
数組みの算術論理演算ユニットを１チップ内に有し、直
列に入力され並列に保持されたデータを各データ毎に並
列処理するＤＳＰの出力信号をＬＵＴ変換すると共に、
ＬＵＴ変換された信号をＤＳＰに入力しＬＵＴ変換した
データに更にＤＳＰで処理を加えることによって、従来
直列的にＡＳＩＣ等で実施されていた、画像処理を高速
に、かつ、安価に実現することができる。
【図１】ＤＳＰの構成を示したブロック図。
【図２】画像処理装置の処理の流れを示した図。
【図３】本実施例の画像処理装置の構成を示したブロッ
ク図。
ク図。
【図４】ＤＩＲ２の内容を示した図。
【図５】ＤＯＲ４の内容を示した図。
【図６】ＲＦＯの内容を示した図。
【図７】ＲＦＩの内容を示した図。
【図８】実施例１におけるタイミングを示した図。
【図９】実施例２におけるタイミングを示した図。
【図１０】実施例２におけるＤＩＲの内容を示した図。
【図１１】実施例２における画像処理装置の構成を示し
たブロック図。
たブロック図。
２ データインプットレジスタＤＩＲ ３ プロセッサ ４ データアウトプットレジスタＤＯＲ ７ ルックアップテーブルＬＵＴ ９ マルチプレクサＭＰＸ １０ シェーディング補正回路 １１ 対数変換回路 １２ エッジ強調回路 １３ 濃度調製回路 １４ ２値化回路 １５ ＳＶＰ １６ ＭＰＵ
Claims (1)
- 【請求項１】 シリアルな形態で、画像信号を入力する
入力手段と、 前記入力手段で入力した複数個の画像信号のそれぞれを
並列に演算する多数組みの算術演算ユニットで構成され
た演算手段と、 前記演算手段からシリアルに出力される演算結果をルッ
クアップテーブルを用いて変換する変換手段と、 前記変換手段で変換されシリアルに出力される画像信号
を前記演算手段へ入力する制御手段とを有すること事を
特徴とする画像処理装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13373595A JP3278321B2 (ja) | 1995-05-31 | 1995-05-31 | 画像処理装置 |
| DE69619586T DE69619586T2 (de) | 1995-05-18 | 1996-05-17 | Verfahren und Vorrichtung zur Bildverarbeitung |
| US08/649,470 US6067088A (en) | 1995-05-18 | 1996-05-17 | Image processing method and apparatus thereof |
| EP96303509A EP0743617B1 (en) | 1995-05-18 | 1996-05-17 | Image processing method and apparatus thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13373595A JP3278321B2 (ja) | 1995-05-31 | 1995-05-31 | 画像処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08331378A JPH08331378A (ja) | 1996-12-13 |
| JP3278321B2 true JP3278321B2 (ja) | 2002-04-30 |
Family
ID=15111697
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13373595A Expired - Fee Related JP3278321B2 (ja) | 1995-05-18 | 1995-05-31 | 画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3278321B2 (ja) |
-
1995
- 1995-05-31 JP JP13373595A patent/JP3278321B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08331378A (ja) | 1996-12-13 |
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