JP3277510B2 - フェイルセーフ論理回路 - Google Patents
フェイルセーフ論理回路Info
- Publication number
- JP3277510B2 JP3277510B2 JP01417291A JP1417291A JP3277510B2 JP 3277510 B2 JP3277510 B2 JP 3277510B2 JP 01417291 A JP01417291 A JP 01417291A JP 1417291 A JP1417291 A JP 1417291A JP 3277510 B2 JP3277510 B2 JP 3277510B2
- Authority
- JP
- Japan
- Prior art keywords
- flip
- pulse
- flop
- input
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/007—Fail-safe circuits
Landscapes
- Logic Circuits (AREA)
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、信頼性、安全性の要求
されるシステムにおいて、フェイルセーフ論理を実現す
るに好適な論理回路に関する。
されるシステムにおいて、フェイルセーフ論理を実現す
るに好適な論理回路に関する。
【０００２】
【従来の技術】近年、様々な制御システムにおいて、か
つてリレーで論理回路を構成していたものがマイクロコ
ンピュータ等のエレクトロニクス回路に置き換えられつ
つある。 ところが、このエレクトロニクス素子は壊れ
た場合どのような状態になるか保証されず、リレーのよ
うに壊れたら必ずオフ側になると云った、いわゆるフェ
イルセーフ性を持たないため、制御のフェイルセーフ
性、安全性を求められるシステムにおいては、部分的に
しろ、未だリレーによる論理回路が利用されている。
つてリレーで論理回路を構成していたものがマイクロコ
ンピュータ等のエレクトロニクス回路に置き換えられつ
つある。 ところが、このエレクトロニクス素子は壊れ
た場合どのような状態になるか保証されず、リレーのよ
うに壊れたら必ずオフ側になると云った、いわゆるフェ
イルセーフ性を持たないため、制御のフェイルセーフ
性、安全性を求められるシステムにおいては、部分的に
しろ、未だリレーによる論理回路が利用されている。
【０００３】例えば、鉄道で用いられている自動列車制
御装置ＡＴＣは、制御機能そのものはエレクトロニクス
素子で実現し、それを３重系の多数決論理を構成してい
るが、多数決を行なう論理回路にはリレーが用いられて
いる。
御装置ＡＴＣは、制御機能そのものはエレクトロニクス
素子で実現し、それを３重系の多数決論理を構成してい
るが、多数決を行なう論理回路にはリレーが用いられて
いる。
【０００４】一方、エレクトロニクス素子によってフェ
イルセーフ論理回路を実現しようとする試みは古くから
あり、その一つとして、アナログ回路を用いて発振回路
を構成し、発振の有無によって論理の１と０を表し、素
子に故障の発生した場合はこの発振が停止するものであ
る。
イルセーフ論理回路を実現しようとする試みは古くから
あり、その一つとして、アナログ回路を用いて発振回路
を構成し、発振の有無によって論理の１と０を表し、素
子に故障の発生した場合はこの発振が停止するものであ
る。
【０００５】
【発明が解決しようとする課題】当然のことながら、リ
レーを用いた論理回路は、小型化が困難であり、フェイ
ルセーフとはいえ故障が無い訳ではなくむしろ接点の接
触不良等、エレクトロニクス素子よりも故障率は高い。
レーを用いた論理回路は、小型化が困難であり、フェイ
ルセーフとはいえ故障が無い訳ではなくむしろ接点の接
触不良等、エレクトロニクス素子よりも故障率は高い。
【０００６】また、発振型のフェイルセーフ論理回路
は、アナログ回路によって構成しているためディジタル
回路のような集積回路技術を利用しにくく、小型化、低
価格化が困難であり、また、回路の性格上演算速度に制
約があり、特殊な対象に利用されているに過ぎない。
は、アナログ回路によって構成しているためディジタル
回路のような集積回路技術を利用しにくく、小型化、低
価格化が困難であり、また、回路の性格上演算速度に制
約があり、特殊な対象に利用されているに過ぎない。
【０００７】
【課題を解決するための手段】本発明は、以上のような
問題に鑑みて、フェイルセーフ論理をディジタル集積回
路略してディジタルＩＣによって実現し、フェイルセー
フ論理回路の小型化、高速化を実現するものである。
問題に鑑みて、フェイルセーフ論理をディジタル集積回
路略してディジタルＩＣによって実現し、フェイルセー
フ論理回路の小型化、高速化を実現するものである。
【０００８】図１はその基本回路を示したもので、複数
のフリップフロップを縦列に接続し、最後段のフリップ
フロップの出力を最前段の入力に論理的に反転させて結
合したリングを構成し、各々のフリップフロップのタイ
ミング（又はクロック）入力端に論理回路としての信号
を入力することでフェイルセーフ性を持った論理回路を
構成するものである。
のフリップフロップを縦列に接続し、最後段のフリップ
フロップの出力を最前段の入力に論理的に反転させて結
合したリングを構成し、各々のフリップフロップのタイ
ミング（又はクロック）入力端に論理回路としての信号
を入力することでフェイルセーフ性を持った論理回路を
構成するものである。
【０００９】
【作用】本発明は、図２のタイミングチャートに示すよ
うに、先ず論理回路に入力される信号Ｘａ，Ｘｂを、規
定の周期でオンオフする交番（またはパルス）信号で表
現し、その交番の有無、もしくはその周波数で論理値の
１，０に対応させる。この信号を各フリップフロップの
タイミング入力端に加えると、信号Ｘａ，Ｘｂが両方の
パルスが現れたとき各フリップフロップの出力は次の段
にシフトされ、最後段が反転して最前段に接続されてい
るため最後段のフリップフロップの出力には交番する信
号が現れる。一方、Ｘａ，Ｘｂの何れかにパルスが存在
しなくなると、シフトが行なわれなくなるため最後段の
フリップフロップのは出力は交番しなくなる。即ち、図
１の回路は２入力の論理積（ＡＮＤ）回路を構成してい
ることになる。
うに、先ず論理回路に入力される信号Ｘａ，Ｘｂを、規
定の周期でオンオフする交番（またはパルス）信号で表
現し、その交番の有無、もしくはその周波数で論理値の
１，０に対応させる。この信号を各フリップフロップの
タイミング入力端に加えると、信号Ｘａ，Ｘｂが両方の
パルスが現れたとき各フリップフロップの出力は次の段
にシフトされ、最後段が反転して最前段に接続されてい
るため最後段のフリップフロップの出力には交番する信
号が現れる。一方、Ｘａ，Ｘｂの何れかにパルスが存在
しなくなると、シフトが行なわれなくなるため最後段の
フリップフロップのは出力は交番しなくなる。即ち、図
１の回路は２入力の論理積（ＡＮＤ）回路を構成してい
ることになる。
【００１０】この回路は、フリップフロップが故障した
場合、通常はフリップフロップとして動作しなくなるた
め、出力の交番信号が無くなり、ディジタルＩＣでフェ
イルセーフな論理回路を実現することが出来る。
場合、通常はフリップフロップとして動作しなくなるた
め、出力の交番信号が無くなり、ディジタルＩＣでフェ
イルセーフな論理回路を実現することが出来る。
【００１１】
【実施例】以下、図に基づいて本発明の実施例を説明す
る。
る。
【００１２】図１は本発明の基本原理を示す回路で、１
ａ，１ｂはフリップフロップ、２ａ，２ｂは信号入力端
で、各フリップフロップ１ａ，１ｂのタイミング入力端
に接続されている。また、３はこの論理回路の出力端
で、最後段のフリップフロップの出力に接続されてい
る。
ａ，１ｂはフリップフロップ、２ａ，２ｂは信号入力端
で、各フリップフロップ１ａ，１ｂのタイミング入力端
に接続されている。また、３はこの論理回路の出力端
で、最後段のフリップフロップの出力に接続されてい
る。
【００１３】ここで、図２のタイミングチャートで示す
ように、先ず、入力信号Ｘａ，Ｘｂにパルスがある場合
は、図１のフリップフロップ１ａ，１ｂはシフトレジス
タのように各出力の値を次段にシフトする。この時、最
後段のフリップフロップである１ｂの出力は、反転して
最前段のフリップフロップ１ａの入力に接続されている
ため１，０に反転する出力が最後段のフリップフロップ
の出力に現れる。
ように、先ず、入力信号Ｘａ，Ｘｂにパルスがある場合
は、図１のフリップフロップ１ａ，１ｂはシフトレジス
タのように各出力の値を次段にシフトする。この時、最
後段のフリップフロップである１ｂの出力は、反転して
最前段のフリップフロップ１ａの入力に接続されている
ため１，０に反転する出力が最後段のフリップフロップ
の出力に現れる。
【００１４】次に、一方の入力信号例えばＸｂにパルス
が無くなった場合、フリップフロップ１ｂの出力はタイ
ミング入力端にパルスが入らなくなるので変化しない。
これは入力Ｘａのパルスが無くなっても同様であり、両
方の入力にパルスが現れたときのみ出力に交番信号が現
れない。
が無くなった場合、フリップフロップ１ｂの出力はタイ
ミング入力端にパルスが入らなくなるので変化しない。
これは入力Ｘａのパルスが無くなっても同様であり、両
方の入力にパルスが現れたときのみ出力に交番信号が現
れない。
【００１５】即ち、入力Ｘａ，Ｘｂをパルスの存在を論
理値１に、ない場合を０に対応させ、出力信号に交番が
発生したときを１に対応させれば図１の回路は２値論理
の論理積（ＡＮＤ）回路を実現していることになる。
理値１に、ない場合を０に対応させ、出力信号に交番が
発生したときを１に対応させれば図１の回路は２値論理
の論理積（ＡＮＤ）回路を実現していることになる。
【００１６】以上は論理回路に故障の無い場合の動作を
説明したが、図１の回路において、接続線の断線は全て
出力の交番信号が無くなるモードとなり、論理的には０
側になる。
説明したが、図１の回路において、接続線の断線は全て
出力の交番信号が無くなるモードとなり、論理的には０
側になる。
【００１７】次に、フリップフロップ１ａ，１ｂの何れ
か一方が故障した場合、入力Ｄ出力Ｑの１，０何れの固
着に関しても出力の交番が無くなり同様に論理的には０
となる。例外的に仮にタイミング入力端Ｔから入る信号
が直接フリップフロップの出力Ｑに現れるような複雑な
故障が発生した場合は出力に交番信号が現れることにな
るが複数の内部ゲートが同時に壊れたとき以外は発生し
ない。
か一方が故障した場合、入力Ｄ出力Ｑの１，０何れの固
着に関しても出力の交番が無くなり同様に論理的には０
となる。例外的に仮にタイミング入力端Ｔから入る信号
が直接フリップフロップの出力Ｑに現れるような複雑な
故障が発生した場合は出力に交番信号が現れることにな
るが複数の内部ゲートが同時に壊れたとき以外は発生し
ない。
【００１８】従って、殆どの故障において本回路は論理
的に０の状態になり、ここにフェイルセーフ性を実現す
ることが出来る。
的に０の状態になり、ここにフェイルセーフ性を実現す
ることが出来る。
【００１９】図３は、図１の基本原理回路を基に３値論
理のＡＮＤ回路の実施例を示したもので、１ａ，１ｂは
フリップフロップ、５ａ，５ｂは入力微分回路、６は遅
延回路である。
理のＡＮＤ回路の実施例を示したもので、１ａ，１ｂは
フリップフロップ、５ａ，５ｂは入力微分回路、６は遅
延回路である。
【００２０】今、図３の構成において、図４に示す信号
Ｙａ，Ｙｂを、規定周期内において１回交番する場合を
論理値０とし、２回交番する場合を論理値１と規定し、
何も変化の無い場合を空（φ）とする３値論理で表現
し、φは故障あるいは誤りを示すものとする。このよう
にして表現される信号Ｙａ，Ｙｂが入力端４ａ，４ｂに
入力された場合、各入力Ｙａ，Ｙｂは、微分回路５ａ，
５ｂによって、信号の変化点においてパルスを発生し、
各々Ｘａ，Ｘｂで示す波形の信号を得る。この信号を図
１と同様に各フリップフロップのタイミング入力に加え
るが、Ｘｂについては遅延回路６によって時間ｔｄだけ
タイミングをずらした信号Ｘｂ’としてフリップフロッ
プのタイミング入力とする。
Ｙａ，Ｙｂを、規定周期内において１回交番する場合を
論理値０とし、２回交番する場合を論理値１と規定し、
何も変化の無い場合を空（φ）とする３値論理で表現
し、φは故障あるいは誤りを示すものとする。このよう
にして表現される信号Ｙａ，Ｙｂが入力端４ａ，４ｂに
入力された場合、各入力Ｙａ，Ｙｂは、微分回路５ａ，
５ｂによって、信号の変化点においてパルスを発生し、
各々Ｘａ，Ｘｂで示す波形の信号を得る。この信号を図
１と同様に各フリップフロップのタイミング入力に加え
るが、Ｘｂについては遅延回路６によって時間ｔｄだけ
タイミングをずらした信号Ｘｂ’としてフリップフロッ
プのタイミング入力とする。
【００２１】このようにすることによって、図４のタイ
ミングチャートに示すように、フリップフロップ１ａ，
１ｂはＹａ，Ｙｂの両入力が論理値１を示している周期
は、フリップフロップ１ｂの出力Ｚは１周期に２回交番
する論理値１を示し、一方でも入力が論理値０を示すと
きは出力Ｚは１回のみ交番する論理値０を示すＡＮＤの
論理回路となる。更に、入力が一方でも交番しない空
（φ）を示しているときには出力Ｚも交番しないφとな
る。一方、図３の回路に故障があった場合にも出力はφ
となり、このように３値論理とすることによって、入力
の異常、論理回路の故障を正常な場合と区別することが
出来きる。これはフェイルセーフではあるが論理値１，
０のみしか表現出来ず、故障と０とを区別出来ない図１
の２値論理の場合より演算した結果の信頼度を高めるこ
とが出来る。更に、入力を一旦微分処理することによっ
て、入力と出力を同一形式の信号とすることができ、こ
の出力Ｚは次の回路の入力として利用することが出来
る。
ミングチャートに示すように、フリップフロップ１ａ，
１ｂはＹａ，Ｙｂの両入力が論理値１を示している周期
は、フリップフロップ１ｂの出力Ｚは１周期に２回交番
する論理値１を示し、一方でも入力が論理値０を示すと
きは出力Ｚは１回のみ交番する論理値０を示すＡＮＤの
論理回路となる。更に、入力が一方でも交番しない空
（φ）を示しているときには出力Ｚも交番しないφとな
る。一方、図３の回路に故障があった場合にも出力はφ
となり、このように３値論理とすることによって、入力
の異常、論理回路の故障を正常な場合と区別することが
出来きる。これはフェイルセーフではあるが論理値１，
０のみしか表現出来ず、故障と０とを区別出来ない図１
の２値論理の場合より演算した結果の信頼度を高めるこ
とが出来る。更に、入力を一旦微分処理することによっ
て、入力と出力を同一形式の信号とすることができ、こ
の出力Ｚは次の回路の入力として利用することが出来
る。
【００２２】この回路は２入力の場合を示したものであ
るが、フリップフロップをｎ段とすることでｎ入力のＡ
ＮＤ回路を構成できることは言うまでもない。
るが、フリップフロップをｎ段とすることでｎ入力のＡ
ＮＤ回路を構成できることは言うまでもない。
【００２３】又、図３の構成要素である微分回路は、図
７に示すように、フリップフロップと排他論理和（ＥＯ
Ｒ）ゲートによって構成出来ることは周知のことであ
る。
７に示すように、フリップフロップと排他論理和（ＥＯ
Ｒ）ゲートによって構成出来ることは周知のことであ
る。
【００２４】次に、図５は今一つの実施例であるＯＲ論
理回路の構成を示したもので、入力Ｙａ，Ｙｂは微分回
路５ａ，５ｂで微分された後、ＯＲゲート７で単純論理
和をとってフリップフロップ１のタイミング入力とす
る。
理回路の構成を示したもので、入力Ｙａ，Ｙｂは微分回
路５ａ，５ｂで微分された後、ＯＲゲート７で単純論理
和をとってフリップフロップ１のタイミング入力とす
る。
【００２５】図６はその動作を示すタイミングチャート
で、入力の一方でも論理値１を示す場合出力Ｚは論理値
１を示し、両入力とも０の場合出力はＺは０を示す。
で、入力の一方でも論理値１を示す場合出力Ｚは論理値
１を示し、両入力とも０の場合出力はＺは０を示す。
【００２６】尚、本回路の場合、入力の一方に障害があ
り、φとなった場合にも他方が正常であれば出力Ｚはφ
とはならず、φとなるのは両入力共にφの場合、及び回
路故障の場合のみである。
り、φとなった場合にも他方が正常であれば出力Ｚはφ
とはならず、φとなるのは両入力共にφの場合、及び回
路故障の場合のみである。
【００２７】図７は図３、図５で用いる微分回路５ａ，
５ｂの詳細を示したもので、シフトレジスタを構成する
フリップフロップ５１、５２に入力Ｙを通し、その出力
を排他論理和（ＥＯＲ）ゲートによって図８に示すよう
な微分出力を得る。
５ｂの詳細を示したもので、シフトレジスタを構成する
フリップフロップ５１、５２に入力Ｙを通し、その出力
を排他論理和（ＥＯＲ）ゲートによって図８に示すよう
な微分出力を得る。
【００２８】図９はＡＮＤとＯＲを複合した多数決論理
の実施例を示したもので、１ａ，１ｂ，１ｃは前記同様
フリップフロップで、各々縦列で入出力が接続され、最
後段の１ｃの出力が反転して１ａの入力に接続されてい
る。ここで３つの入力Ｘａ，Ｘｂ，Ｘｃは各々微分回路
５ａ，５ｂ，５ｃを通った後に、２入力の組合せで単純
論理和をとり、各々フリップフロップの順に遅延時間の
異なる遅延回路６ｂ，６ｃでタイミングをずらし各々の
フリップフロップのタイミング入力とする。
の実施例を示したもので、１ａ，１ｂ，１ｃは前記同様
フリップフロップで、各々縦列で入出力が接続され、最
後段の１ｃの出力が反転して１ａの入力に接続されてい
る。ここで３つの入力Ｘａ，Ｘｂ，Ｘｃは各々微分回路
５ａ，５ｂ，５ｃを通った後に、２入力の組合せで単純
論理和をとり、各々フリップフロップの順に遅延時間の
異なる遅延回路６ｂ，６ｃでタイミングをずらし各々の
フリップフロップのタイミング入力とする。
【００２９】このような構成とすることによって、図１
０のタイミングチャートで示すように、３入力の内、少
なくも２入力が１を示すとき出力Ｚは１となり、少なく
も２入力が０の時出力は０となる多数決論理が構成され
る。尚、図１０のタイミングチャートは簡単のためタイ
ミングのずれは省略して示したものである。
０のタイミングチャートで示すように、３入力の内、少
なくも２入力が１を示すとき出力Ｚは１となり、少なく
も２入力が０の時出力は０となる多数決論理が構成され
る。尚、図１０のタイミングチャートは簡単のためタイ
ミングのずれは省略して示したものである。
【００３０】図１１は否定（ＮＯＴ）論理回路の構成を
示したもので、ＥＯＲ論理ゲート８の一方の入力に交番
入力Ｙを入力し、他方の入力端子に各周期の１／２の点
で反転する基準信号Ｉを入力することにより、ＥＯＲゲ
ート８の出力Ｚに図１２に示すような、論理的にＹの否
定となる出力を得ることが出来る。
示したもので、ＥＯＲ論理ゲート８の一方の入力に交番
入力Ｙを入力し、他方の入力端子に各周期の１／２の点
で反転する基準信号Ｉを入力することにより、ＥＯＲゲ
ート８の出力Ｚに図１２に示すような、論理的にＹの否
定となる出力を得ることが出来る。
【００３１】以上の基本的な論理回路を組合せることに
よって任意のフェイルセイフ論理回路を実現することが
出来る。
よって任意のフェイルセイフ論理回路を実現することが
出来る。
【００３２】一方、この否定回路は素子の故障、あるい
はＩ入力が無くなることによって否定機能が動作しない
だけではなく、正常と区別出来ないため、シフトレジス
タを構成するフリップフロップ１０及び１１とＥＯＲゲ
ート９によって帰還回路を構成し、常に各周期の１／２
点で反転するＩ信号が存在することを監視することによ
って故障検出を可能にする。
はＩ入力が無くなることによって否定機能が動作しない
だけではなく、正常と区別出来ないため、シフトレジス
タを構成するフリップフロップ１０及び１１とＥＯＲゲ
ート９によって帰還回路を構成し、常に各周期の１／２
点で反転するＩ信号が存在することを監視することによ
って故障検出を可能にする。
【００３３】
【発明の効果】以上のように、本発明に依れば、普通の
ディジタルＩＣを用いてフェイルセイフ回路を構成する
ことが可能となり、信頼性や安全性の必要なシステムの
構成要素として用いることのよりフェイルセイフ回路を
容易に構成することが出来る点で、その効果は甚大であ
る。
ディジタルＩＣを用いてフェイルセイフ回路を構成する
ことが可能となり、信頼性や安全性の必要なシステムの
構成要素として用いることのよりフェイルセイフ回路を
容易に構成することが出来る点で、その効果は甚大であ
る。
【図１】本発明実施例の基本である２入力論理積（ＡＮ
Ｄ）を実現する回路図
Ｄ）を実現する回路図
【図２】図２の動作を示すタイムチャート
【図３】本発明実施例の周波数で２論理値を表した２入
力ＡＮＤ論理回路
力ＡＮＤ論理回路
【図４】図３の論理回路の動作タイミングチャート
【図５】本発明実施例の２入力論理和（ＯＲ）回路
【図６】図５の動作タイムチャート
【図７】本実施例のエッジ検出のための微分回路
【図８】図７の動作タイミングチャート
【図９】本発明実施例の多数決論理回路
【図１０】図９の動作タイミングチャート
【図１１】本発明実施例の否定（ＮＯＴ）論理回路
【図１２】図１１の動作タイミングチャート
１：エッジトリガフリップフロップ、２：パルス入力端
子、３：出力端子、４：周波数変調型入力パルス端子、
５：微分回路、６：遅延回路、７：ＯＲ論理ゲート、
８：ＥＯＲ論理ゲート
子、３：出力端子、４：周波数変調型入力パルス端子、
５：微分回路、６：遅延回路、７：ＯＲ論理ゲート、
８：ＥＯＲ論理ゲート
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 19/007 H03K 19/23
Claims (5)
- 【請求項１】タイミングパルスの前縁及び後縁の内、い
ずれかで入力を出力に反映するタイミング入力端を持つ
フリップフロップを複数縦列に接続し、 該フリップフロップの最終段の出力を１段目のフリップ
フロップの入力に論理的に反転して接続した回路を構成
し、 該フリップフロップの各々のタイミング入力端に各々独
立のパルスを入力し、全てのフリップフロップの入力に
パルスが到来している間、最終段のフリップフロップの
出力に交番する信号を生じさせると共に、 前記複数のフリップフロップの少なくも１つのタイミン
グ入力端に、複数のパルス列の論理和をとったパルスを
入力することにより、各々の交番によって論理値を表現
する入力と同様に交番する出力の論理的関係を論理和と
なるべく構成し、前記フリップフロップの段数を２段以
上とすることによって、入出力論理値の関係を論理和の
論理積とする ことを特徴とするフェイルセーフ論理回
路。 - 【請求項２】 前記論理積により、多数決論理回路を構成
する請求項１のフェイルセーフ論理回路。 - 【請求項３】 前記各フリップフロップのタイミング入力
端に与えるパルス列を、パルスの到来の有無を論理値の
１，０に対応させ、かつ、最終段のフリップフロップの
出力における交番信号の有無を同様に論理値の１，０に
対応させ、よって該論理回路によって論理積回路を構成
する請求項１項のフェイルセーフ論理回路。 - 【請求項４】 前記フリップフロップの入出力信号に所定
の周期を規定し、該周期内において、半周期で交番する
信号を論理値の１と規定し、１周期毎に交番する信号を
論理値の０と規定し、入力パルスの変化点を新たなパル
スに変換する手段を備え、変換後の該パルスを各フリッ
プフロップのタイミング入力端に加え、よって各入力パ
ルスによって表される論理値と、出力信号で表される論
理値によって関係づける請求項１項のフェイルセーフ論
理回路。 - 【請求項５】 縦列接続されたフリップフロップの順序に
対応して各フリップフロップのタイミング入力端に加え
る前記パルスに異なった遅延時間を持つ遅延要素を挿入
する請求項４のフェイルセーフ論理回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01417291A JP3277510B2 (ja) | 1991-02-05 | 1991-02-05 | フェイルセーフ論理回路 |
| DE1992623660 DE69223660T2 (de) | 1991-02-05 | 1992-01-27 | Fehlersichere Logikschaltung |
| EP19920101252 EP0498248B1 (en) | 1991-02-05 | 1992-01-27 | Fail-safe logic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01417291A JP3277510B2 (ja) | 1991-02-05 | 1991-02-05 | フェイルセーフ論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04248712A JPH04248712A (ja) | 1992-09-04 |
| JP3277510B2 true JP3277510B2 (ja) | 2002-04-22 |
Family
ID=11853726
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01417291A Expired - Fee Related JP3277510B2 (ja) | 1991-02-05 | 1991-02-05 | フェイルセーフ論理回路 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0498248B1 (ja) |
| JP (1) | JP3277510B2 (ja) |
| DE (1) | DE69223660T2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100573311B1 (ko) * | 2004-02-02 | 2006-04-24 | 학교법인 한양학원 | 비반전 출력을 가지는 2단 플립플롭 |
| WO2015075783A1 (ja) * | 2013-11-20 | 2015-05-28 | 株式会社日立製作所 | 論理集積回路及びこれを用いた論理回路，比較器，高信頼性システム |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3673429A (en) * | 1970-10-19 | 1972-06-27 | Westinghouse Electric Corp | Pseudo-and gate having failsafe qualities |
| US4797575A (en) * | 1986-12-05 | 1989-01-10 | Western Digital Corporation | Flip-flop with identical propagation delay in clock pass through mode and in normal operation |
-
1991
- 1991-02-05 JP JP01417291A patent/JP3277510B2/ja not_active Expired - Fee Related
-
1992
- 1992-01-27 EP EP19920101252 patent/EP0498248B1/en not_active Expired - Lifetime
- 1992-01-27 DE DE1992623660 patent/DE69223660T2/de not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE69223660T2 (de) | 1998-07-16 |
| JPH04248712A (ja) | 1992-09-04 |
| EP0498248A1 (en) | 1992-08-12 |
| DE69223660D1 (de) | 1998-02-05 |
| EP0498248B1 (en) | 1997-12-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4583008A (en) | Retriggerable edge detector for edge-actuated internally clocked parts | |
| US4920540A (en) | Fault-tolerant digital timing apparatus and method | |
| US3479603A (en) | A plurality of sources connected in parallel to produce a timing pulse output while any source is operative | |
| US5672990A (en) | Edge-trigger pulse generator | |
| JP2579876B2 (ja) | アドレス遷移検出回路 | |
| US7557643B2 (en) | De-glitch circuit | |
| JP3277510B2 (ja) | フェイルセーフ論理回路 | |
| US4282488A (en) | Noise eliminator circuit | |
| US4374331A (en) | D-Type flip-flop circuit | |
| US5559453A (en) | Interlocked restore circuit | |
| JP4836892B2 (ja) | ディジタル周波数逓倍回路 | |
| JP2571020B2 (ja) | 発振回路 | |
| JPH06188698A (ja) | 遅延回路およびこの遅延回路を用いた波形整形回路 | |
| SU917355A1 (ru) | Двоичный счетчик с обнаружением единичных сбоев и устройство дл контрол последовательности импульсов | |
| RU1772887C (ru) | Триггер | |
| JP2679458B2 (ja) | ユニット切替装置 | |
| SU938425A1 (ru) | Резервированный генератор | |
| RU2058667C1 (ru) | Самокорректирующийся делитель частоты | |
| SU1175029A1 (ru) | Устройство дл контрол последовательности импульсов | |
| JPH0750557A (ja) | 論理回路 | |
| JPH06152350A (ja) | セレクト回路 | |
| JPS63292719A (ja) | カウンタ回路 | |
| JPH0352106A (ja) | ライトプレシフト回路のチェック装置 | |
| JPH0668691A (ja) | シフトレジスタ回路 | |
| JPH01212018A (ja) | パルスノイズ除去回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |