JP3267642B2 - 高ビットレートのデジタル信号を再生成し同期をとるための回路および方法 - Google Patents

高ビットレートのデジタル信号を再生成し同期をとるための回路および方法

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    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
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    • H04L7/0054—Detection of the synchronisation error by features other than the received signal transition
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Television Signal Processing For Recording (AREA)
  • Time-Division Multiplex Systems (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明はシステムクロックから
所望の位相位置、ジッタ、およびワンダ（ずれ）を示す
ことのできる、高ビットレートデジタル信号の再生成と
同期のための回路および方法に関する。
【０００２】
【従来の技術】一般的な同期機器および方法では、フェ
ーズロックドループ（ＰＬＬ）が使用され、デジタル信
号のサンプリングが行なわれていた。しかしながら、Ｐ
ＬＬは相対的に大きなキャパシタンスを有しているので
集積度が悪い。さらに、複数のＰＬＬが結合して、例え
ば、ビーティング（うなり）およびハンティング（うね
り）のような問題を生じる。
【０００３】高ビットレートデジタル信号の再生成およ
び同期のための回路は、例えばドイツ特許第３５４３３
９２号に開示されている。この特許では、遅延ライン、
マルチプレクサ、および評価回路を用いている。評価
は、とりわけフリップフロップと別の遅延ラインにより
行なわれる。この方法では、ウインドウ機能を備えデジ
タル信号はエッジ部分においてサンプリングされる。
【０００４】
【発明が解決しようとする課題】しかしながら、この種
の信号を評価する場合、ジッタにより正しくない情報が
得られたり、回路の制御領域が制限されるという問題が
ある。
【０００５】この発明の目的は、簡単な構成で、全帯域
にわたりエラーの無い、高ビットレートのデジタル信号
の再生成と同期のための回路および方法を提供すること
である。この発明の方法では、システムクロックからの
所望の位相位置、ジッタ、およびワンダを信号が示すこ
とができる。
【０００６】この課題は、請求項１に記載した特徴およ
び請求項８に記載した方法により解決される。サンプリ
ング回路によりデジタル信号がアイオープニングの中心
でサンプリングされるので、デジタル信号の再生成およ
び同期化の最中にジッタの影響をほとんど受けることが
ない。
【０００７】好適実施例としては、サンプリング回路
は、少なくとも１つの相関回路およびマルチプレクサ、
および、相関回路の出力信号を評価しマルチプレクサを
制御する少なくとも１つのロジック回路含むことが望ま
しい。また遅延ラインを用いることにより、相関手段に
より最適なサンプリング時間を決定することができる。
このため、遅延ラインの個々のタップは互いに相関して
いる。アイオープニングの中心で判断し、従って最適な
サンプリングタイムを判断するための最大相関度がロジ
ック回路で決定される。最後に、マルチプレクサがこの
サンプリングタイムに調節される。信号のサンプリング
がアイオープニングの中心で行なわれるので、システム
クロックに対する信号の高周波ジッタの問題は生じな
い。
【０００８】この発明による特定の好適実施例では、タ
ップは離散的に相関ずけられている。この結果、この発
明は遅延回路の他に、乗算器と離散的な積分器とを含ん
だ特別簡単なデジタル回路で実現できる。
【０００９】また、この発明の回路および方法によれ
ば、サンプリングされた信号には、値が不連続な特定の
値、例えばハイレベルに対し”１”が、ロウレベルに対
して”ー１”が割り当てられる。この結果、回路構成が
非常に簡単になる。乗算器にはＥＸＯＲが使用され、積
分器にはカウンタが使用される。
【００１０】ここに挙げた回路構成の実施例は回路が小
さくなるという点で望ましい。この実施例では相関度を
シリアルに計算するための２つの乗算器が設けられ、遅
延回路を介して別の乗算器と共に動作する。シリアル相
関の結果はバッファに格納される。バッファに格納され
た値はロジック回路で計算されて、相関の最大値、すな
わち最適サンプリングタイムとしてのアイオープニング
の最大値が決定される。この回路により、乗算器は、遅
延時間が未知の遅延ラインであっても、相対的にわずか
の労力で最適に調節することができる。
【００１１】さらに、この発明の回路の好適実施例によ
れば、ワンダによるビットスリップを補償するために、
メモリ望ましくはＦＩＦＯメモリが設けられる。この回
路により、アイオープニングが遅延ライン外の瞬時的な
ワンダに動作することにより生じるビットスリップを相
対的にわずかの労力で補償することができる。
【００１２】さらに、この発明の回路構成によれば、可
変長メモリを使用することができる。データは、２つの
マルチプレクサによりこの可変長メモリに読み込まれ
る。メモリの長さは２つの別のマルチプレクサにより調
整される。この比較的簡単な回路により信号のワンダに
もとずくビットエラーを防止することができる。
【００１３】また、この発明の方法によれば、システム
クロックからのデータ信号のずれ（ワンダ）を補償する
ために、新たなサンプリングポイントとして新たなアイ
オープニングが選択される。この新たなアイオープニン
グもまた、相関値により決定される。現在のサンプリン
グタイムのアイオープニングを決定する相関と並行し
て、現在の相関時間の前および／または後のデータとの
相関値を得るための相関が行なわれる。このようにして
得られた相関値を比較すればいつ現在のサンプリングが
アイオープニングからずれたのかを知ることができる。
この方法により、ずれにより現在値が遅延ラインからず
れた場合に、ビットエラーを生じることなく新たなスキ
ャン時間を調節することができる。
【００１４】特に、この発明の方法によれば、公知の遅
延時間の遅延ラインを使用することができる。乗算器と
してイクスクルーシブオア（ＥＸＯＲ）ゲートが使用さ
れるが、積分器として１ビットカウンタが使用される。
それゆえ、この方法は非常に簡単に実行できるととも
に、低価格で実現できる。
【００１５】さらに、未知の遅延時間の遅延ラインでこ
の方法を実現する場合、相関値をシリアルに計算し、ア
イオープニングの決定のための相関結果をバッファに格
納することにより方法がさらに簡単になる。
【００１６】ビットスリップを防止するために、この発
明の好適実施例によれば、メモリ、望ましくはＦＩＦＯ
メモリを用いている。データ信号がシステムクロックよ
り速い場合、同じクロックパルス時間で新旧のデータが
ＦＩＦＯメモリに書き込まれる。データ信号がシステム
クロックより遅い場合、相関に使用されるデータ信号は
ＦＩＦＯメモリに書き込まずに、１クロック期間遅延さ
れる。
【００１７】特に、この発明の方法の好適実施例によれ
ば、データ信号がシステムクロックより速い場合、その
長さを伸張し、データ信号がシステムクロックより遅い
場合、その長さを縮小するメモリ、望ましくはＦＩＦＯ
メモリを使用してビットスリップの補償が行なわれる。
【００１８】
【実施例】同期装置の機能および方法の機能を明瞭にす
るために、相関回路を図１を参照して説明する。相関回
路により、次式により離散的相関が実現できる。
【００１９】
【数１】
【００２０】但し、ｋ＝０，．．．，Ｌ−１であり、Ｎ
は積分定数、Ｌはサンプリング値の数あるいはタップの
数である。図１の最上部に遅延ライン（以下遅延ライン
１と呼ぶ）が示されている。τと中に書かれた方形によ
り異なる遅延段３が示されている。信号ｙ（ｎ）が遅延
ラインに供給される。
【００２１】遅延ラインの下にはいくつかの乗算器５が
示されている。これらの乗算器５の一方側には遅延ライ
ン１からサンプリングされた値が供給され、他方側に
は、遅延ラインのクロック信号ｘ（ｎ）が供給される。
【００２２】乗算器５により生成される信号は積分器７
に供給される。この実施例では積分器７はカウンタとし
て設計される。乗算器５および積分器７は相関回路の一
部であり、積分器の出力信号が相関結果Ｒ（０）、Ｒ
（１）、Ｒ（２）、．．．Ｒ（Ｌ−１）を表わす。
【００２３】図２は図１の相関器を含む同期回路１０を
示す。ＭＵＸで示されるマルチプレクサ１１が遅延ライ
ン１に割り付けられている。ロジック回路１３は相関結
果を評価する、すなわち相関の最大値を決定する。眼
（アイ）が開かれる（オープンする）と、相関値は最大
になる。
【００２４】ロジック回路１３はマルチプレクサ１１を
アイオープニング、従って最も望ましいサンプリング時
刻に調節する。同期回路１０のマルチプレクサ１１はデ
ータ信号のサンプリング中眼の中心に調節される。サン
プリング時刻は前の相関値にもとずいて選択される。こ
のため、２つのマルチプレクサを設けるようにしてもよ
い。
【００２５】マルチプレクサ１１によるデータ信号のサ
ンプリング中、同期したデータ信号ｘ（ｎ）がマルチプ
レクサ１１の出力に印加され、同期したデータ信号と、
遅延ライン１の入力に印加された信号ｙ（ｎ）とが連続
して相関ずけられる。この相関により同期回路がモニタ
されサンプリング回路が調節される。マルチプレクサが
眼の中心でデータ信号をサンプリングしているかどうか
がチェックされる。モニタ機能については後で詳述す
る。
【００２６】出力端子ｘ（ｎ）にはフリップフロップ
Ｆ、望ましくはＤタイプフリップフロップを設けること
ができる。このフリップフロップにビットクロック信号
が入力され、データ信号をビットクロック信号でサンプ
リングする。このようにして、データ信号の再生成が可
能となり、クロック信号の位相、すなわち、回路のクロ
ック信号の位相と同期をとることが可能となる。図２の
波線はフリップフロップＦをマルチプレクサ１１の後段
に直接配置するようにしてもよいことを示している。
【００２７】この結果、回路技術の見地から乗算器を簡
単にすることができる。さらに、相互相関の代わりに、
図２に示す回路構成の先に接続される伝達システムのパ
ルス応答を得る。信号曲線の形は積分時間の関数として
積分器７により決定される。図３は相関器３１とビット
スリップ補償のためのメモリ３３とを有した同期回路３
０を示す。図面の表示を簡単にするために、この図で
は、図１および図２と同様に、遅延ライン１は２、３の
遅延部材のみを示している。相関器３１はこの実施例で
は乗算器として作動するＥＸＯＲゲート３５と、積分器
として作動する直列に接続されたカウンタ３Ｔとで構成
される。保持フリップフロップ、すなわち、１ビットカ
ウンタをカウンタとして使用することができる。相関結
果はロジック回路１３により評価される。
【００２８】しかしながら、この実施例における相関で
は、遅延ライン１の入力に印加されるのは信号ｙ（ｎ）
ではなく、マルチプレクサ１１の出力端子に現われる信
号ｘ（ｎ）が使用される。そのかわり、信号ｙ（ｎ）ま
たはｘ（ｎ）のいずれかが１クロック期間Ｔだけ遅延さ
れる。それゆえ遅延部材Ｔが図３に示される。しかしな
がら、この実施例では簡単化するために、この種の遅延
部材は信号ｙ（ｎ）およびｘ（ｎ）の両方に割り付けら
れるが、相関値を計算する場合には、１つの信号のみが
所定時間遅延される。
【００２９】図３から明らかなように、両信号は相関さ
れる前に相関器３１内のＭＵＸで示されるマルチプレク
サ３９に印加される。この実施例では、３つのマルチプ
レクサ３９が共通の制御ラインＳに接続されている。図
３に示す回路構成により、眼の特定の中心におけるスキ
ャン時刻を導びきだす実際の相関値の他に、この実際の
相関値前後のデータとの相関値を得る。それゆえ、以下
の式が得られる。但し、Ｔはシステムクロックの期間を
表わす。
【００３０】
【数２】
【００３１】この結果、異なるデータとの相関結果が得
られることになり、現在のサンプリング時刻と他のサン
プリング時刻との半永久的な比較をロジック回路１３に
おいて行なうことができる。従って、種々の相関計算を
並列に行なうことにより、相関結果を互いに比較するこ
とができる。それゆえ、現在のサンプリングが行なわれ
る１つのアイオープニングがいつ遅延ライン１からずれ
るか、すなわち最適な同期を維持するためにサンプリン
グの基準として使用する別のアイオープニングをいつ使
用するかを検出することができる。アイオープニングが
遅延ラインのエッヂに到達していない場合でも、サンプ
リングの基準になるアイオープニングを放棄し別のアイ
オープニングを選択可能である。
【００３２】ずれが生じると、サンプリングのために選
択されたアイオープニングが遅延ラインからずれ、遅延
長が制限される。この場合、１つのアイオープニングは
遅延ラインからはずれるが、少なくとも１つの新たなア
イオープニングが遅延ラインに現われる。これは、相関
結果Ｒ とＲ を使用することにより実現できる。
実際のスキャンが基準にしているアイオープニングがワ
ンダ（ずれ）のため遅延ラインの終端を越えてずれた場
合、ビットエラーが起こる。これは、適当な時間で遅延
ライン内の新たなアイオープニングを捜すことにより防
止できる。しかしながら、サンプリング時刻をオリジナ
ルアイから新たなアイにシフトするだけではビットエラ
ーは防止できない。オリジナルアイの信号のサンプリン
グで得られた値と、新たなアイのサンプリングで得られ
る値とを格納する必要がある。このため、新旧のデータ
を同一クロックパルス時刻にメモリ、この実施例では、
ＦＩＦＯメモリに書き込む必要がある。しかし、これは
データ信号がシステムクロックより速い場合である。
【００３３】逆の場合、すなわち、データ信号がシステ
ムクロックより遅い場合、値はスキップされる。すなわ
ち、１クロックパルス期間ウエイトし、メモリへの入力
をスキップする。従って、このウエイト期間何もＦＩＦ
Ｏには格納されない。
【００３４】この方法では、新たなアイオープニングは
相関により再び得られる。しかしながら、この相関で
は、データ信号ｘ（ｎ）あるいはｙ（ｎ＋ｋ）は１クロ
ック期間遅延される。このように、図３の説明で上述し
たように、実際のサンプリングが基準とするｘ（ｎ）の
前後のデータとの相関が得られる。
【００３５】メモリ３３の出力端子には同期した信号Ｄ
Ｓが得られる。すなわち図４の上部に示すデータ信号が
得られる。縦方向の矢で示すように、この実施例では信
号は６回サンプリングされる。サンプリングされた信号
は互いの相関値が計算される。この計算結果はロジック
回路（図示せず）により評価される。
【００３６】相関計算を簡単にするためには、互いに隣
接する信号との相関計算を行なえばよい。この相関計算
には、乗算器ＭとしてＥＸＯＲゲートが用いられる。カ
ウンタとしては１ビットカウンタ（ここには図示せず）
を用いることができる。相関結果からロジック回路は以
下のような結論を導き出すことができる。
【００３７】”１”がＥＸＯＲゲートの出力端子に印加
された場合、相関計算のもととなった２つのサンプリン
グ値の間でデータ交換があったことを意味する。”０”
がＥＸＯＲゲートの出力端子に現われた場合には、２つ
の相関ずけられたサンプリング値がアイオープニング内
に存在することを意味する。図４から明らかなように、
アイオープニングの中心はビットパターンから容易に判
断できる。
【００３８】図５は同期回路５０を示す。同期回路５０
は遅延ラインのサンプリング値を検出するレジスタ５３
を備えた遅延ライン５１と、サンプリング時刻を眼の中
心に調節するためにサンプリングした信号の相関値の計
算および相関結果あるいは相関機能の評価を実行するロ
ジック回路５５を含む。
【００３９】遅延ライン５１はＴ／ｘで示されるいくつ
かの遅延ユニットから成る。ｘは遅延ラインを実現する
関数として選択される。例えば、遅延ラインがフリップ
フロップ、例えばＤタイプフリップフロップで構成され
る場合、４以上の積分定数がｘとして選択される。イン
バータのような遅延ユニットで遅延ラインが実現される
場合、４以上の実数がｘとして使用される。
【００４０】マルチプレクサＭＵＸ１およびＭＵＸ２は
ロジック回路５５とともに動作し、サンプリングしたデ
ータをメモリ（望ましくはＦＩＦＯメモリ）５７に書き
込む。このデータの書き込みはマルチプレクサＭＵＸ１
およびＭＵＸ２を介して直接行なわれるのではなく、マ
ルチプレクサＭＵＸ３およびＭＵＸ４を介して行なわれ
る。マルチプレクサＭＵＸ３は第１マルチプレクサＭＵ
Ｘ１に割り付けられ、マルチプレクサＭＵＸ４は第２マ
ルチプレクサＭＵＸ２に割り付けられている。同期デー
タ信号はメモリの出力端子から得られる。
【００４１】ワンダによるビットスリップを防止するた
めに、いわゆる”ブリージング”メモリ、特に可変長の
ＦＩＦＯメモリをこの実施例では使用している。このメ
モリは図５に示される。
【００４２】同期回路５０の機能およびこの同期回路か
ら得られる同期方法を以下詳細に述べる。ロジック回路
５５内の遅延ライン５１のサンプリング値の相関値にも
とずいて、最適なサンプリング時刻、すなわち、眼の中
心が決定される。このサンプリング時刻にもとずいて、
マルチプレクサＭＵＸ１およびＭＵＸ２がロジック回路
の制御により作動する。
【００４３】実際の相関とはべつに図３で述べたように
遅延信号ｙ（ｎ＋Ｔ）あるいはｘ（ｎ＋Ｔ）を用いた相
関計算が行なわれる。この相関機能を評価することによ
り現在のサンプリング時刻がまだ最適かどうかを決定す
ることができる。遅延ラインの遅延時間が公知の場合、
相関関数Ｒ およびＲ の計算は、相関関数のコー
スが同一であるので省略できる。
【００４４】以下の説明では、相関結果の評価にもとず
いて最適なサンプリング時刻が発見され、信号のサンプ
リングがマルチプレクサＭＵＸ１により行なわれている
ものとする。
【００４５】ワンダのために、最適なサンプリング時間
が遅延ラインからはずれるとすぐに、ロジック回路が実
際の相関値と、並列に計算される相関値とを比較して検
出する。この結果、マルチプレクサ ＭＵＸ２がロジッ
ク回路５５により作動される。データ信号がシステムク
ロック信号より速い場合には、マルチプレクサＭＵＸ１
およびＭＵＸ２はマルチプレクサＭＵＸ３およびＭＵＸ
４を介してメモリ５７の現在のデータを書き込む。この
場合、マルチプレクサＭＵＸ３は旧データを書き込み、
マルチプレクサＭＵＸ４は新データ、すなわちそれ以降
のサンプリングのベースとなるアイオープニングのデー
タを書き込む。この方法では、”ブリージング”メモリ
の長さが増大する。
【００４６】この後、第１マルチプレクサＭＵＸ１およ
び第３マルチプレクサＭＵＸ３が動作を停止する。マル
チプレクサＭＵＸ２によりそれ以降のデータ信号のサン
プリングが行なわれる。
【００４７】マルチプレクサＭＵＸ２を介して行なわれ
るサンプリングが基準とするアイオープニングが遅延ラ
インからはずれ、新たなアイオープニングをそれ以降の
サンプリングの基準として使用する必要があるとすぐに
同じ手続きが再び実行される。データ信号がシステムク
ロックよりも速い場合、両方のデータをメモリ５７に書
き込むために、マルチプレクサＭＵＸ１およびＭＵＸ２
を再び動作させる。
【００４８】以上述べたように、サンプリングが基準と
するアイオープニングが遅延ラインからはずれると、新
たなアイオープニングがそれ以降のサンプリングの基準
値として使用される。この新たなアイオープニング、す
なわち新たなサンプリング時刻は、相関値により決定さ
れる。新たなサンプリング時刻が選択されるときは、マ
ルチプレクサＭＵＸ１からマルチプレクサＭＵＸ２への
あるいはその逆の切り替えが行なわれる。この制御はロ
ジック回路５５により行なわれる。マルチプレクサＭＵ
Ｘ１とＭＵＸ２の切り替えはサンプリングが基準として
いるアイオープニングが遅延ラインのエッジに到達する
前に行なうこともできる。
【００４９】上述した仮定とは逆に、データ信号がシス
テムクロックより遅い場合、２つのマルチプレクサＭＵ
Ｘ３およびＭＵＸ４は、現在のアイオープニングから別
のアイオープニングに切り替わった場合ロジック回路５
５により動作が停止する。そのかわり、この場合、１ク
ロック期間Ｔ、メモリへの書き込みが行なわれない。そ
れゆえ、サンプリング時刻が変化する間、データは格納
されない。１クロック期間、データはＦＩＦＯメモリに
書き込まれないので、メモリ長は短縮できる。そのとき
動作しているマルチプレクサＭＵＸ３またはＭＵＸ４に
よりこの短縮は行なわれる。
【００５０】図６は同期回路６０の概略回路図を示す。
この回路６０によりシリアルな相関が行なわれる。回路
６０は遅延ライン１、第１マルチプレクサＭＵＸ１０、
第２マルチプレクサＭＵＸ２０、および第３マルチプレ
クサＭＵＸ３０を有している。第３マルチプレクサＭＵ
Ｘ３０は遅延回路６１、６３を介してマルチプレクサＭ
ＵＸ１０、ＭＵＸ２０に接続されている。マルチプレク
サＭＵＸ３０からの出力信号はＦＩＦＯメモリとして設
計されたメモリ６５に供給される。同期したデータ信号
ＤＳはこのメモリ出力端子から得られる。マルチプレク
サＭＵＸ３０の出力信号は、乗算器６９と積分器７１を
含む相関器６７により相関値が計算される。この場合、
例えば、ＥＸＯＲゲートが乗算器として設けられる。積
分器７１はカウンタとして設計される。カウンタはオー
バフローを有した１ビットカウンタである。
【００５１】相関結果はロジック回路７３に供給され
る。このロジック回路７３は相関値からアイオープニン
グの中心を決定し、２つのマルチプレクサＭＵＸ１０お
よびＭＵＸ２０を適当に作動させる。
【００５２】ここに示す回路は、２、３の遅延部材３の
み示されている遅延ライン１の遅延時間が未知の場合に
使用される。原理的には遅延ライン１から得られた信号
の完全な相関がとられなければならない。しかしなが
ら、この方法を実現するためには、相関値の計算を並列
よりはむしろ直列に行なうことにより、回路を簡単にす
ることができる。しかしながら、このためには、各相関
結果を格納し、最適のサンプリング時間をこれらの値か
らロジック回路により決定する必要がある。
【００５３】シリアル処理の場合には、並列処理の場合
のように最適サンプリング時刻を迅速に決定できない。
それゆえ、ワンダ（ずれ）に対する反応が迅速でなくな
る。それゆえ、この方法では、ビットエラーを伴わない
遅いワンダのみを補償できる。 従って、ここで述べた
同期方法の必須の原理は、スキャンがアイオープニング
の中心で生じ、エッジでは生じないということである。
この結果、この発明による回路および方法は一般的な回
路および方法よりもデータ信号のジッタの影響をほとん
ど受けない。
【００５４】それゆえこの実施例ではＰＬＬの代わりに
遅延ラインが使用される。遅延ラインの信号はタップさ
れ、サンプリング値が互いに相関される。ロジック回路
を使用することにより、相関関数の最大値が決定され最
適サンプリング時刻が得られる。相関値はアイオープニ
ングの中心で最大となる。それゆえ、マルチプレクサを
最大相関値に設定しておけば、データ信号のサンプリン
グはアイオープニングの中心の領域で生じる。
【００５５】タップを個別に相関ずけることでこの発明
の方法を簡単にすることができる。相関に使用する信号
の値を再定義することにより、さらに回路を簡単にする
ことができる。ハイレベルのとき”１”をロウレベルの
とき”ー１”を割り当てることにより、信号ｘ（ｎ）お
よびｙ（ｎ）の値をそれぞれ個別に考慮することができ
る。
【００５６】これらの関数の相関にはデジタル回路を使
用することができる。デジタル回路の乗算器はＥＸＯＲ
ゲートで、積分器はカウンタで構成される。図６に示す
回路構成では、対称的に設計されている。すなわち、２
つのマルチプレクサＭＵＸ１０およびＭＵＸ２０が設け
られ、１つは実際のデータ信号のサンプリングに使用さ
れ、他方はサイドアイを決定する、すなわち実際のアイ
内のサンプリング時刻を決定するのに使用される。
【００５７】対称的な回路設計にもとずいて、２つのマ
ルチプレクサの機能を自由に交換できる。マルチプレク
サの機能は基本的には、データ路を相関路に割り当てた
りあるいはその逆を行なうために設けられる。２つのマ
ルチプレクサＭＵＸ１０およびＭＵＸ２０の切り替えは
これらのマルチプレクサに接続されたマルチプレクサＭ
ＵＸ３０により実行される。ここで選択された回路設計
の結果、非常に高いデータ周波数まで切り替え可能であ
る。
【００５８】回路構成を実現するために、マルチプレク
サＭＵＸ１０、ＭＵＸ２０とマルチプレクサＭＵＸ３０
との間に、サンプリング回路ＡＳが接続される。サンプ
リング回路ＡＳはマルチプレクサＭＵＸ１０およびＭＵ
Ｘ２０の時間的に連続した信号を時間的に離散した信号
に変換する。これらの信号をさらに処理する場合、さら
に簡単な方法で行なうことができる。
【００５９】特に望ましい態様では、サンプリング回路
ＡＳはフリップフロップとして実現される。このよう
に、相互相関のかわりに、図６の回路の後段に接続され
る伝達システムのパルス応答を評価して最適なサンプリ
ング時刻、すなわちアイオープニングを決定することが
できる。この種の回路が、ワンダが現われるエルゴード
システムに使用される場合、相関値はシリアルに計算さ
れる。
【００６０】図示した回路が、領域ごとに異なるクロッ
ク周波数が現われる近距離クロノシステム（ｐｌｅｓｉ
ｏｃｈｒｏｎｏｕｓ ｓｙｓｔｅｍ）にも使用可能であ
る。クロック周波数が異なる領域のデータを組み合わせ
た場合、ビットスリップの結果データ損失が生じるが、
この発明による回路により防止できる。しかしながら、
クロック周波数間の差があまり大きくてはいけない。デ
ータ信号の適合も必要となる。すなわち、データ信号の
同期と再生成をエラー無く進めることができるようにス
タッフィングｓｔｕｆｆｉｎｇ）機構、例えばスタッフ
ィングビットを介挿する必要がある。
【００６１】図６に示した回路はメソクロノ（ｍｅｓｏ
ｃｈｒｏｎｏｕｓ）システムにも使用することができ
る。この実施例では単一のシステムクロックをプリセッ
トしたが、例えば部品の許容度や温度変化によりシステ
ムの種々の領域でシステムクロックを変化させてもよ
い。データ信号のワンダは結果として生じる。ここで説
明した回路を用いれば、データ信号はこのワンダにもか
かわらず非常に簡単な方法で同期をとり再生成すること
ができる。この方法はさらに、スイッチングシステムや
伝達技術などのクローズデジタルシステムにも使用する
ことができる。
【００６２】従って、ここで同期方法を用いれば、遅延
ラインのサンプリング値の相関値により、データ信号の
アイオープニングの中心の最適なサンプリングポイント
を計算することができる。それゆえこの方法は他の方法
に比べてジッタの影響を受けない。ワンダによるビット
損失は、メモリ（この実施ではＦＩＦＯ）により防止で
きる。
【００６３】ここで述べた回路構成および方法を用いて
データ信号のジッタおよびワンダを補償することができ
る。それゆえ、この発明による回路および方法はすべて
のシリアルデジタルデータ接続に使用できる。特に、い
わゆるスタッフイング機構が直列に接続されている場合
には、この方法を用いてプレシオクロノ（ｐｌｅｓｉｏ
ｃｈｒｏｎｏｕｓ）データフロー、すなわち局部クロッ
クを用いたシステムのデータを処理可能である。
【図面の簡単な説明】
【図１】遅延ラインのサンプリングされた信号を処理す
る相関器。
【図２】図１に示す相関器を有した同期回路。
【図３】相関器およびビットスリップ補償機能を備えた
同期回路。
【図４】データ信号、サンプリングされた信号、および
これらの信号の相関結果をしめす図。
【図５】可変長メモリを有する同期回路。
【図６】シリアル相関を実現するための同期回路。
【符号の説明】
１、５１・・・遅延ライン ３・・・遅延段 ５、１１、３９、６９・・・乗算器 ７、７１・・・積分器 １０、５０、６０・・・同期回路 １３、５５、７３・・・ロジック回路 Ｆ・・・フリップフロップ回路 ３１・・・相関器 Ｓ・・・共通制御ライン Ｔ・・・システムクロックの期間長 ５７、６５・・・ＦＩＦＯメモリ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヘルムート・プライザハ ドイツ連邦共和国、7141 ムル、ベンニ ンガー・ベーク 24 (56)参考文献 特開 平２−111130（ＪＰ，Ａ) 特開 昭62−42632（ＪＰ，Ａ) 特開 昭62−81840（ＪＰ，Ａ) 特開 平３−113928（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 7/02 H03L 7/00

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項１】 デジタル信号が入力される、可変遅延ラ
    インと判断ロジック回路の一連の組合せから成る、高ビ
    ットレートのデジタル信号を再生成し同期をとるための
    回路において、前記判断回路はアイオープニングの中心
    でデジタル信号をサンプリングするサンプリン回路を含
    み、 前記サンプリング回路は、少なくとも１つの相関回路
    （５、７、３５、３７）およびマルチプレクサと、前記
    相関回路からの出力信号を評価し前記マルチプレクサを
    制御する少なくとも１つのロジック（１３、５５、７
    ３）とを含むことを特徴とするの高ビットレートのデジ
    タル信号の再生成と同期のための回路。
  2. 【請求項２】 前記相関回路は乗算器（５、３５）と積
    分器（７、３７）とで構成され、離散的な相関を行なう
    ために前記乗算器としてイクスクルーシブＯＲゲート
    を、前記積分器としてカウンタをそれぞれ用いたことを
    特徴とする請求項１に記載の高ビットレートのデジタル
    信号の再生成と同期のための回路。
  3. 【請求項３】 前記カウンタはオーバフローを有した１
    ビットカウンタであることを特徴とする請求項２に記載
    の高ビットレートのデジタル信号の再生成と同期のため
    の回路。
  4. 【請求項４】 シリアルに相関値を計算するために、第
    １および第２マルチプレクサ（ＭＵＸ１０，ＭＵＸ２
    ０）が設けられ、少なくとも１つの遅延回路（６１，６
    ３）を介して第３マルチプレクサ（ＭＵＸ３０）と協動
    し、前記シリアルに計算した相関値を格納するバッファ
    をさらに有することを特徴とする請求項１乃至３に記載
    の高ビットレートのデジタル信号の再生成と同期のため
    の回路。
  5. 【請求項５】 ワンダにより生じたビットスリップを補
    償するために、ＦＩＦＯメモリ（３３Ｍ、５７、６５）
    を設けたことを特徴とする請求項１乃至４に載の高ビッ
    トレートのデジタル信号の再生成と同期のための回路。
  6. 【請求項６】 前記ＦＩＦＯメモリにデータを書き込む
    ための第１および第２マルチプレクサ（ＭＵＸ１、ＭＵ
    Ｘ２）と、前記第１および第２マルチプレクサと協動し
    て前記ＦＩＦＯメモリの長さを変化させる第３および第
    ４マルチプレクサ〈ＭＵＸ３，ＭＵＸ４〉とをさらに有
    することを特徴とする請求項５に記載の高ビットレート
    のデジタル信号の再生成と同期のための回路。
  7. 【請求項７】 遅延ラインからタップされた信号ｘ
    （ｎ）、ｙ（ｎ）を離散的に相関させるステップと、 アイオープニングの中心を決定するために相関の最大値
    を決定するステップと、およびマルチプレクサをアイオ
    ープニングの中心に調節するステップとを有し、さらに
    システムクロックからデータ信号のワンダを補償するた
    めに、相関値により決定される新たなアイオープニング
    を新たなサンプリング点として選択するステップと、 互いに隣接する遅延ラインの信号の相関値を、積分器と
    して作用する１ビットカウンタを用いて計算するステッ
    プとを有し、前記相関値の計算はシリアルに行なわれ、
    さらに サンプリング時刻としてのアイオープニング判断
    のための相関結果をメモリに格納するステップとを有す
    る ことを特徴とする高ビットレートのデジタル信号の再
    生成と同期のための方法。
  8. 【請求項８】 ビットスリップ補償に使用される少なく
    とも１つのメモリ、望ましくはＦＩＦＯメモリを有し、
    データ信号がシステムクロックより速い場合、新旧デー
    タは同一クロック時間で前記メモリに書き込まれ、デー
    タ信号がシステムクロックよりも遅い場合、データ信号
    ｘ（ｎ）およびｙ（ｎ）は１クロック期間遅延されるこ
    とを特徴とする請求７に記載の高ビットレートのデジタ
    ル信号の再生成と同期のための方法。
  9. 【請求項９】 ビットスリップ補償のためにメモリ、望
    ましくはＦＩＦＯメモリを使用し、データ信号がシステ
    ムクロックよりも速い場合、少なくとも１つのマルチプ
    レクサにより前記メモリの長さを伸張し、前記データ信
    号がシステムクロックよりも遅い場合、少なくとも１つ
    のマルチプレクサにより前記メモリの長さを短縮するこ
    とを特徴とする請求項７に記載の高ビットレートのデジ
    タル信号の再生成と同期のための方法。
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