JP3267642B2 - 高ビットレートのデジタル信号を再生成し同期をとるための回路および方法 - Google Patents
高ビットレートのデジタル信号を再生成し同期をとるための回路および方法Info
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Description
所望の位相位置、ジッタ、およびワンダ(ずれ)を示す
ことのできる、高ビットレートデジタル信号の再生成と
同期のための回路および方法に関する。
ーズロックドループ(PLL)が使用され、デジタル信
号のサンプリングが行なわれていた。しかしながら、P
LLは相対的に大きなキャパシタンスを有しているので
集積度が悪い。さらに、複数のPLLが結合して、例え
ば、ビーティング(うなり)およびハンティング(うね
り)のような問題を生じる。
び同期のための回路は、例えばドイツ特許第35433
92号に開示されている。この特許では、遅延ライン、
マルチプレクサ、および評価回路を用いている。評価
は、とりわけフリップフロップと別の遅延ラインにより
行なわれる。この方法では、ウインドウ機能を備えデジ
タル信号はエッジ部分においてサンプリングされる。
の信号を評価する場合、ジッタにより正しくない情報が
得られたり、回路の制御領域が制限されるという問題が
ある。
にわたりエラーの無い、高ビットレートのデジタル信号
の再生成と同期のための回路および方法を提供すること
である。この発明の方法では、システムクロックからの
所望の位相位置、ジッタ、およびワンダを信号が示すこ
とができる。
び請求項8に記載した方法により解決される。サンプリ
ング回路によりデジタル信号がアイオープニングの中心
でサンプリングされるので、デジタル信号の再生成およ
び同期化の最中にジッタの影響をほとんど受けることが
ない。
は、少なくとも1つの相関回路およびマルチプレクサ、
および、相関回路の出力信号を評価しマルチプレクサを
制御する少なくとも1つのロジック回路含むことが望ま
しい。また遅延ラインを用いることにより、相関手段に
より最適なサンプリング時間を決定することができる。
このため、遅延ラインの個々のタップは互いに相関して
いる。アイオープニングの中心で判断し、従って最適な
サンプリングタイムを判断するための最大相関度がロジ
ック回路で決定される。最後に、マルチプレクサがこの
サンプリングタイムに調節される。信号のサンプリング
がアイオープニングの中心で行なわれるので、システム
クロックに対する信号の高周波ジッタの問題は生じな
い。
ップは離散的に相関ずけられている。この結果、この発
明は遅延回路の他に、乗算器と離散的な積分器とを含ん
だ特別簡単なデジタル回路で実現できる。
ば、サンプリングされた信号には、値が不連続な特定の
値、例えばハイレベルに対し”1”が、ロウレベルに対
して”ー1”が割り当てられる。この結果、回路構成が
非常に簡単になる。乗算器にはEXORが使用され、積
分器にはカウンタが使用される。
さくなるという点で望ましい。この実施例では相関度を
シリアルに計算するための2つの乗算器が設けられ、遅
延回路を介して別の乗算器と共に動作する。シリアル相
関の結果はバッファに格納される。バッファに格納され
た値はロジック回路で計算されて、相関の最大値、すな
わち最適サンプリングタイムとしてのアイオープニング
の最大値が決定される。この回路により、乗算器は、遅
延時間が未知の遅延ラインであっても、相対的にわずか
の労力で最適に調節することができる。
れば、ワンダによるビットスリップを補償するために、
メモリ望ましくはFIFOメモリが設けられる。この回
路により、アイオープニングが遅延ライン外の瞬時的な
ワンダに動作することにより生じるビットスリップを相
対的にわずかの労力で補償することができる。
変長メモリを使用することができる。データは、2つの
マルチプレクサによりこの可変長メモリに読み込まれ
る。メモリの長さは2つの別のマルチプレクサにより調
整される。この比較的簡単な回路により信号のワンダに
もとずくビットエラーを防止することができる。
クロックからのデータ信号のずれ(ワンダ)を補償する
ために、新たなサンプリングポイントとして新たなアイ
オープニングが選択される。この新たなアイオープニン
グもまた、相関値により決定される。現在のサンプリン
グタイムのアイオープニングを決定する相関と並行し
て、現在の相関時間の前および/または後のデータとの
相関値を得るための相関が行なわれる。このようにして
得られた相関値を比較すればいつ現在のサンプリングが
アイオープニングからずれたのかを知ることができる。
この方法により、ずれにより現在値が遅延ラインからず
れた場合に、ビットエラーを生じることなく新たなスキ
ャン時間を調節することができる。
延時間の遅延ラインを使用することができる。乗算器と
してイクスクルーシブオア(EXOR)ゲートが使用さ
れるが、積分器として1ビットカウンタが使用される。
それゆえ、この方法は非常に簡単に実行できるととも
に、低価格で実現できる。
の方法を実現する場合、相関値をシリアルに計算し、ア
イオープニングの決定のための相関結果をバッファに格
納することにより方法がさらに簡単になる。
明の好適実施例によれば、メモリ、望ましくはFIFO
メモリを用いている。データ信号がシステムクロックよ
り速い場合、同じクロックパルス時間で新旧のデータが
FIFOメモリに書き込まれる。データ信号がシステム
クロックより遅い場合、相関に使用されるデータ信号は
FIFOメモリに書き込まずに、1クロック期間遅延さ
れる。
ば、データ信号がシステムクロックより速い場合、その
長さを伸張し、データ信号がシステムクロックより遅い
場合、その長さを縮小するメモリ、望ましくはFIFO
メモリを使用してビットスリップの補償が行なわれる。
るために、相関回路を図1を参照して説明する。相関回
路により、次式により離散的相関が実現できる。
は積分定数、Lはサンプリング値の数あるいはタップの
数である。図1の最上部に遅延ライン(以下遅延ライン
1と呼ぶ)が示されている。τと中に書かれた方形によ
り異なる遅延段3が示されている。信号y(n)が遅延
ラインに供給される。
示されている。これらの乗算器5の一方側には遅延ライ
ン1からサンプリングされた値が供給され、他方側に
は、遅延ラインのクロック信号x(n)が供給される。
に供給される。この実施例では積分器7はカウンタとし
て設計される。乗算器5および積分器7は相関回路の一
部であり、積分器の出力信号が相関結果R(0)、R
(1)、R(2)、...R(L−1)を表わす。
示す。MUXで示されるマルチプレクサ11が遅延ライ
ン1に割り付けられている。ロジック回路13は相関結
果を評価する、すなわち相関の最大値を決定する。眼
(アイ)が開かれる(オープンする)と、相関値は最大
になる。
アイオープニング、従って最も望ましいサンプリング時
刻に調節する。同期回路10のマルチプレクサ11はデ
ータ信号のサンプリング中眼の中心に調節される。サン
プリング時刻は前の相関値にもとずいて選択される。こ
のため、2つのマルチプレクサを設けるようにしてもよ
い。
ンプリング中、同期したデータ信号x(n)がマルチプ
レクサ11の出力に印加され、同期したデータ信号と、
遅延ライン1の入力に印加された信号y(n)とが連続
して相関ずけられる。この相関により同期回路がモニタ
されサンプリング回路が調節される。マルチプレクサが
眼の中心でデータ信号をサンプリングしているかどうか
がチェックされる。モニタ機能については後で詳述す
る。
F、望ましくはDタイプフリップフロップを設けること
ができる。このフリップフロップにビットクロック信号
が入力され、データ信号をビットクロック信号でサンプ
リングする。このようにして、データ信号の再生成が可
能となり、クロック信号の位相、すなわち、回路のクロ
ック信号の位相と同期をとることが可能となる。図2の
波線はフリップフロップFをマルチプレクサ11の後段
に直接配置するようにしてもよいことを示している。
単にすることができる。さらに、相互相関の代わりに、
図2に示す回路構成の先に接続される伝達システムのパ
ルス応答を得る。信号曲線の形は積分時間の関数として
積分器7により決定される。図3は相関器31とビット
スリップ補償のためのメモリ33とを有した同期回路3
0を示す。図面の表示を簡単にするために、この図で
は、図1および図2と同様に、遅延ライン1は2、3の
遅延部材のみを示している。相関器31はこの実施例で
は乗算器として作動するEXORゲート35と、積分器
として作動する直列に接続されたカウンタ3Tとで構成
される。保持フリップフロップ、すなわち、1ビットカ
ウンタをカウンタとして使用することができる。相関結
果はロジック回路13により評価される。
は、遅延ライン1の入力に印加されるのは信号y(n)
ではなく、マルチプレクサ11の出力端子に現われる信
号x(n)が使用される。そのかわり、信号y(n)ま
たはx(n)のいずれかが1クロック期間Tだけ遅延さ
れる。それゆえ遅延部材Tが図3に示される。しかしな
がら、この実施例では簡単化するために、この種の遅延
部材は信号y(n)およびx(n)の両方に割り付けら
れるが、相関値を計算する場合には、1つの信号のみが
所定時間遅延される。
れる前に相関器31内のMUXで示されるマルチプレク
サ39に印加される。この実施例では、3つのマルチプ
レクサ39が共通の制御ラインSに接続されている。図
3に示す回路構成により、眼の特定の中心におけるスキ
ャン時刻を導びきだす実際の相関値の他に、この実際の
相関値前後のデータとの相関値を得る。それゆえ、以下
の式が得られる。但し、Tはシステムクロックの期間を
表わす。
られることになり、現在のサンプリング時刻と他のサン
プリング時刻との半永久的な比較をロジック回路13に
おいて行なうことができる。従って、種々の相関計算を
並列に行なうことにより、相関結果を互いに比較するこ
とができる。それゆえ、現在のサンプリングが行なわれ
る1つのアイオープニングがいつ遅延ライン1からずれ
るか、すなわち最適な同期を維持するためにサンプリン
グの基準として使用する別のアイオープニングをいつ使
用するかを検出することができる。アイオープニングが
遅延ラインのエッヂに到達していない場合でも、サンプ
リングの基準になるアイオープニングを放棄し別のアイ
オープニングを選択可能である。
択されたアイオープニングが遅延ラインからずれ、遅延
長が制限される。この場合、1つのアイオープニングは
遅延ラインからはずれるが、少なくとも1つの新たなア
イオープニングが遅延ラインに現われる。これは、相関
結果R とR を使用することにより実現できる。
実際のスキャンが基準にしているアイオープニングがワ
ンダ(ずれ)のため遅延ラインの終端を越えてずれた場
合、ビットエラーが起こる。これは、適当な時間で遅延
ライン内の新たなアイオープニングを捜すことにより防
止できる。しかしながら、サンプリング時刻をオリジナ
ルアイから新たなアイにシフトするだけではビットエラ
ーは防止できない。オリジナルアイの信号のサンプリン
グで得られた値と、新たなアイのサンプリングで得られ
る値とを格納する必要がある。このため、新旧のデータ
を同一クロックパルス時刻にメモリ、この実施例では、
FIFOメモリに書き込む必要がある。しかし、これは
データ信号がシステムクロックより速い場合である。
ムクロックより遅い場合、値はスキップされる。すなわ
ち、1クロックパルス期間ウエイトし、メモリへの入力
をスキップする。従って、このウエイト期間何もFIF
Oには格納されない。
相関により再び得られる。しかしながら、この相関で
は、データ信号x(n)あるいはy(n+k)は1クロ
ック期間遅延される。このように、図3の説明で上述し
たように、実際のサンプリングが基準とするx(n)の
前後のデータとの相関が得られる。
Sが得られる。すなわち図4の上部に示すデータ信号が
得られる。縦方向の矢で示すように、この実施例では信
号は6回サンプリングされる。サンプリングされた信号
は互いの相関値が計算される。この計算結果はロジック
回路(図示せず)により評価される。
接する信号との相関計算を行なえばよい。この相関計算
には、乗算器MとしてEXORゲートが用いられる。カ
ウンタとしては1ビットカウンタ(ここには図示せず)
を用いることができる。相関結果からロジック回路は以
下のような結論を導き出すことができる。
された場合、相関計算のもととなった2つのサンプリン
グ値の間でデータ交換があったことを意味する。”0”
がEXORゲートの出力端子に現われた場合には、2つ
の相関ずけられたサンプリング値がアイオープニング内
に存在することを意味する。図4から明らかなように、
アイオープニングの中心はビットパターンから容易に判
断できる。
は遅延ラインのサンプリング値を検出するレジスタ53
を備えた遅延ライン51と、サンプリング時刻を眼の中
心に調節するためにサンプリングした信号の相関値の計
算および相関結果あるいは相関機能の評価を実行するロ
ジック回路55を含む。
かの遅延ユニットから成る。xは遅延ラインを実現する
関数として選択される。例えば、遅延ラインがフリップ
フロップ、例えばDタイプフリップフロップで構成され
る場合、4以上の積分定数がxとして選択される。イン
バータのような遅延ユニットで遅延ラインが実現される
場合、4以上の実数がxとして使用される。
ロジック回路55とともに動作し、サンプリングしたデ
ータをメモリ(望ましくはFIFOメモリ)57に書き
込む。このデータの書き込みはマルチプレクサMUX1
およびMUX2を介して直接行なわれるのではなく、マ
ルチプレクサMUX3およびMUX4を介して行なわれ
る。マルチプレクサMUX3は第1マルチプレクサMU
X1に割り付けられ、マルチプレクサMUX4は第2マ
ルチプレクサMUX2に割り付けられている。同期デー
タ信号はメモリの出力端子から得られる。
めに、いわゆる”ブリージング”メモリ、特に可変長の
FIFOメモリをこの実施例では使用している。このメ
モリは図5に示される。
ら得られる同期方法を以下詳細に述べる。ロジック回路
55内の遅延ライン51のサンプリング値の相関値にも
とずいて、最適なサンプリング時刻、すなわち、眼の中
心が決定される。このサンプリング時刻にもとずいて、
マルチプレクサMUX1およびMUX2がロジック回路
の制御により作動する。
遅延信号y(n+T)あるいはx(n+T)を用いた相
関計算が行なわれる。この相関機能を評価することによ
り現在のサンプリング時刻がまだ最適かどうかを決定す
ることができる。遅延ラインの遅延時間が公知の場合、
相関関数R およびR の計算は、相関関数のコー
スが同一であるので省略できる。
いて最適なサンプリング時刻が発見され、信号のサンプ
リングがマルチプレクサMUX1により行なわれている
ものとする。
が遅延ラインからはずれるとすぐに、ロジック回路が実
際の相関値と、並列に計算される相関値とを比較して検
出する。この結果、マルチプレクサ MUX2がロジッ
ク回路55により作動される。データ信号がシステムク
ロック信号より速い場合には、マルチプレクサMUX1
およびMUX2はマルチプレクサMUX3およびMUX
4を介してメモリ57の現在のデータを書き込む。この
場合、マルチプレクサMUX3は旧データを書き込み、
マルチプレクサMUX4は新データ、すなわちそれ以降
のサンプリングのベースとなるアイオープニングのデー
タを書き込む。この方法では、”ブリージング”メモリ
の長さが増大する。
び第3マルチプレクサMUX3が動作を停止する。マル
チプレクサMUX2によりそれ以降のデータ信号のサン
プリングが行なわれる。
るサンプリングが基準とするアイオープニングが遅延ラ
インからはずれ、新たなアイオープニングをそれ以降の
サンプリングの基準として使用する必要があるとすぐに
同じ手続きが再び実行される。データ信号がシステムク
ロックよりも速い場合、両方のデータをメモリ57に書
き込むために、マルチプレクサMUX1およびMUX2
を再び動作させる。
するアイオープニングが遅延ラインからはずれると、新
たなアイオープニングがそれ以降のサンプリングの基準
値として使用される。この新たなアイオープニング、す
なわち新たなサンプリング時刻は、相関値により決定さ
れる。新たなサンプリング時刻が選択されるときは、マ
ルチプレクサMUX1からマルチプレクサMUX2への
あるいはその逆の切り替えが行なわれる。この制御はロ
ジック回路55により行なわれる。マルチプレクサMU
X1とMUX2の切り替えはサンプリングが基準として
いるアイオープニングが遅延ラインのエッジに到達する
前に行なうこともできる。
テムクロックより遅い場合、2つのマルチプレクサMU
X3およびMUX4は、現在のアイオープニングから別
のアイオープニングに切り替わった場合ロジック回路5
5により動作が停止する。そのかわり、この場合、1ク
ロック期間T、メモリへの書き込みが行なわれない。そ
れゆえ、サンプリング時刻が変化する間、データは格納
されない。1クロック期間、データはFIFOメモリに
書き込まれないので、メモリ長は短縮できる。そのとき
動作しているマルチプレクサMUX3またはMUX4に
よりこの短縮は行なわれる。
この回路60によりシリアルな相関が行なわれる。回路
60は遅延ライン1、第1マルチプレクサMUX10、
第2マルチプレクサMUX20、および第3マルチプレ
クサMUX30を有している。第3マルチプレクサMU
X30は遅延回路61、63を介してマルチプレクサM
UX10、MUX20に接続されている。マルチプレク
サMUX30からの出力信号はFIFOメモリとして設
計されたメモリ65に供給される。同期したデータ信号
DSはこのメモリ出力端子から得られる。マルチプレク
サMUX30の出力信号は、乗算器69と積分器71を
含む相関器67により相関値が計算される。この場合、
例えば、EXORゲートが乗算器として設けられる。積
分器71はカウンタとして設計される。カウンタはオー
バフローを有した1ビットカウンタである。
る。このロジック回路73は相関値からアイオープニン
グの中心を決定し、2つのマルチプレクサMUX10お
よびMUX20を適当に作動させる。
み示されている遅延ライン1の遅延時間が未知の場合に
使用される。原理的には遅延ライン1から得られた信号
の完全な相関がとられなければならない。しかしなが
ら、この方法を実現するためには、相関値の計算を並列
よりはむしろ直列に行なうことにより、回路を簡単にす
ることができる。しかしながら、このためには、各相関
結果を格納し、最適のサンプリング時間をこれらの値か
らロジック回路により決定する必要がある。
のように最適サンプリング時刻を迅速に決定できない。
それゆえ、ワンダ(ずれ)に対する反応が迅速でなくな
る。それゆえ、この方法では、ビットエラーを伴わない
遅いワンダのみを補償できる。 従って、ここで述べた
同期方法の必須の原理は、スキャンがアイオープニング
の中心で生じ、エッジでは生じないということである。
この結果、この発明による回路および方法は一般的な回
路および方法よりもデータ信号のジッタの影響をほとん
ど受けない。
遅延ラインが使用される。遅延ラインの信号はタップさ
れ、サンプリング値が互いに相関される。ロジック回路
を使用することにより、相関関数の最大値が決定され最
適サンプリング時刻が得られる。相関値はアイオープニ
ングの中心で最大となる。それゆえ、マルチプレクサを
最大相関値に設定しておけば、データ信号のサンプリン
グはアイオープニングの中心の領域で生じる。
の方法を簡単にすることができる。相関に使用する信号
の値を再定義することにより、さらに回路を簡単にする
ことができる。ハイレベルのとき”1”をロウレベルの
とき”ー1”を割り当てることにより、信号x(n)お
よびy(n)の値をそれぞれ個別に考慮することができ
る。
用することができる。デジタル回路の乗算器はEXOR
ゲートで、積分器はカウンタで構成される。図6に示す
回路構成では、対称的に設計されている。すなわち、2
つのマルチプレクサMUX10およびMUX20が設け
られ、1つは実際のデータ信号のサンプリングに使用さ
れ、他方はサイドアイを決定する、すなわち実際のアイ
内のサンプリング時刻を決定するのに使用される。
ルチプレクサの機能を自由に交換できる。マルチプレク
サの機能は基本的には、データ路を相関路に割り当てた
りあるいはその逆を行なうために設けられる。2つのマ
ルチプレクサMUX10およびMUX20の切り替えは
これらのマルチプレクサに接続されたマルチプレクサM
UX30により実行される。ここで選択された回路設計
の結果、非常に高いデータ周波数まで切り替え可能であ
る。
サMUX10、MUX20とマルチプレクサMUX30
との間に、サンプリング回路ASが接続される。サンプ
リング回路ASはマルチプレクサMUX10およびMU
X20の時間的に連続した信号を時間的に離散した信号
に変換する。これらの信号をさらに処理する場合、さら
に簡単な方法で行なうことができる。
ASはフリップフロップとして実現される。このよう
に、相互相関のかわりに、図6の回路の後段に接続され
る伝達システムのパルス応答を評価して最適なサンプリ
ング時刻、すなわちアイオープニングを決定することが
できる。この種の回路が、ワンダが現われるエルゴード
システムに使用される場合、相関値はシリアルに計算さ
れる。
ク周波数が現われる近距離クロノシステム(plesi
ochronous system)にも使用可能であ
る。クロック周波数が異なる領域のデータを組み合わせ
た場合、ビットスリップの結果データ損失が生じるが、
この発明による回路により防止できる。しかしながら、
クロック周波数間の差があまり大きくてはいけない。デ
ータ信号の適合も必要となる。すなわち、データ信号の
同期と再生成をエラー無く進めることができるようにス
タッフィングstuffing)機構、例えばスタッフ
ィングビットを介挿する必要がある。
chronous)システムにも使用することができ
る。この実施例では単一のシステムクロックをプリセッ
トしたが、例えば部品の許容度や温度変化によりシステ
ムの種々の領域でシステムクロックを変化させてもよ
い。データ信号のワンダは結果として生じる。ここで説
明した回路を用いれば、データ信号はこのワンダにもか
かわらず非常に簡単な方法で同期をとり再生成すること
ができる。この方法はさらに、スイッチングシステムや
伝達技術などのクローズデジタルシステムにも使用する
ことができる。
ラインのサンプリング値の相関値により、データ信号の
アイオープニングの中心の最適なサンプリングポイント
を計算することができる。それゆえこの方法は他の方法
に比べてジッタの影響を受けない。ワンダによるビット
損失は、メモリ(この実施ではFIFO)により防止で
きる。
データ信号のジッタおよびワンダを補償することができ
る。それゆえ、この発明による回路および方法はすべて
のシリアルデジタルデータ接続に使用できる。特に、い
わゆるスタッフイング機構が直列に接続されている場合
には、この方法を用いてプレシオクロノ(plesio
chronous)データフロー、すなわち局部クロッ
クを用いたシステムのデータを処理可能である。
る相関器。
同期回路。
これらの信号の相関結果をしめす図。
Claims (9)
- 【請求項1】 デジタル信号が入力される、可変遅延ラ
インと判断ロジック回路の一連の組合せから成る、高ビ
ットレートのデジタル信号を再生成し同期をとるための
回路において、前記判断回路はアイオープニングの中心
でデジタル信号をサンプリングするサンプリン回路を含
み、 前記サンプリング回路は、少なくとも1つの相関回路
(5、7、35、37)およびマルチプレクサと、前記
相関回路からの出力信号を評価し前記マルチプレクサを
制御する少なくとも1つのロジック(13、55、7
3)とを含むことを特徴とするの高ビットレートのデジ
タル信号の再生成と同期のための回路。 - 【請求項2】 前記相関回路は乗算器(5、35)と積
分器(7、37)とで構成され、離散的な相関を行なう
ために前記乗算器としてイクスクルーシブORゲート
を、前記積分器としてカウンタをそれぞれ用いたことを
特徴とする請求項1に記載の高ビットレートのデジタル
信号の再生成と同期のための回路。 - 【請求項3】 前記カウンタはオーバフローを有した1
ビットカウンタであることを特徴とする請求項2に記載
の高ビットレートのデジタル信号の再生成と同期のため
の回路。 - 【請求項4】 シリアルに相関値を計算するために、第
1および第2マルチプレクサ(MUX10,MUX2
0)が設けられ、少なくとも1つの遅延回路(61,6
3)を介して第3マルチプレクサ(MUX30)と協動
し、前記シリアルに計算した相関値を格納するバッファ
をさらに有することを特徴とする請求項1乃至3に記載
の高ビットレートのデジタル信号の再生成と同期のため
の回路。 - 【請求項5】 ワンダにより生じたビットスリップを補
償するために、FIFOメモリ(33M、57、65)
を設けたことを特徴とする請求項1乃至4に載の高ビッ
トレートのデジタル信号の再生成と同期のための回路。 - 【請求項6】 前記FIFOメモリにデータを書き込む
ための第1および第2マルチプレクサ(MUX1、MU
X2)と、前記第1および第2マルチプレクサと協動し
て前記FIFOメモリの長さを変化させる第3および第
4マルチプレクサ〈MUX3,MUX4〉とをさらに有
することを特徴とする請求項5に記載の高ビットレート
のデジタル信号の再生成と同期のための回路。 - 【請求項7】 遅延ラインからタップされた信号x
(n)、y(n)を離散的に相関させるステップと、 アイオープニングの中心を決定するために相関の最大値
を決定するステップと、およびマルチプレクサをアイオ
ープニングの中心に調節するステップとを有し、さらに
システムクロックからデータ信号のワンダを補償するた
めに、相関値により決定される新たなアイオープニング
を新たなサンプリング点として選択するステップと、 互いに隣接する遅延ラインの信号の相関値を、積分器と
して作用する1ビットカウンタを用いて計算するステッ
プとを有し、前記相関値の計算はシリアルに行なわれ、
さらに サンプリング時刻としてのアイオープニング判断
のための相関結果をメモリに格納するステップとを有す
る ことを特徴とする高ビットレートのデジタル信号の再
生成と同期のための方法。 - 【請求項8】 ビットスリップ補償に使用される少なく
とも1つのメモリ、望ましくはFIFOメモリを有し、
データ信号がシステムクロックより速い場合、新旧デー
タは同一クロック時間で前記メモリに書き込まれ、デー
タ信号がシステムクロックよりも遅い場合、データ信号
x(n)およびy(n)は1クロック期間遅延されるこ
とを特徴とする請求7に記載の高ビットレートのデジタ
ル信号の再生成と同期のための方法。 - 【請求項9】 ビットスリップ補償のためにメモリ、望
ましくはFIFOメモリを使用し、データ信号がシステ
ムクロックよりも速い場合、少なくとも1つのマルチプ
レクサにより前記メモリの長さを伸張し、前記データ信
号がシステムクロックよりも遅い場合、少なくとも1つ
のマルチプレクサにより前記メモリの長さを短縮するこ
とを特徴とする請求項7に記載の高ビットレートのデジ
タル信号の再生成と同期のための方法。
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