JP3257524B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関する。本発明はたとえば、半導体装置の製造に
おける多層レジストプロセスなどにおいて、厚い有機膜
層をエッチングする際に、エッチングガス中に下地と反
応または下地をエッチングするガスを添加する形で具体
化した製造方法等として、利用することができる。
方法に関する。本発明はたとえば、半導体装置の製造に
おける多層レジストプロセスなどにおいて、厚い有機膜
層をエッチングする際に、エッチングガス中に下地と反
応または下地をエッチングするガスを添加する形で具体
化した製造方法等として、利用することができる。
【０００２】
【従来の技術】電子材料の分野では、ますます微細化、
集積化が要求されるようになっている。例えば半導体装
置であるＵＬＳＩなどについては、その微細化が進む中
で、形成するパターンも微細になっている。このように
微細化が進むことに伴い、従来の単層レジストプロセス
では下地段差または下地からの反射の影響を受けること
によって良好なパターン形成が得にくくなる場合があ
り、この対策のため、多層レジストプロセスが検討され
てきている。例えば２層レジストプロセスは、一般に、
段差を有する基体上に、下層に平坦化膜としての厚い有
機膜層、上層にＳｉを含有するレジスト層を形成して従
来法によりパターン形成を行ない、Ｓi 含有レジストを
マスクとしてＯ2 ガスによるＲＩＥ（Ｒeactive Ｉon
Ｅtching）などで下層の厚い有機膜層にパターンを高精
度に転写するものである（２層レジストプロセスについ
ては、「電子材料」１９８６年４月号４７〜４８頁参
照）。また、３層レジストプロセスでは下層に厚い有機
膜層、更に中間層、無機層（例えばスパッタ法により形
成した薄いＳi Ｏ2 層）、上層に従来法によるレジスト
パターンを形成し、上層レジストをマスクに中間の無機
層をエッチングし、その後中間の無機層をマスクにＯ2
ガスなどで下層の厚い有機膜にパターンを転写するもの
である（３層レジストプロセス等の多層レジストプロセ
スについては、Ｓemiconductor Ｗorld」１９８６年５
月号（プレスジャーナル社）７０〜７７頁参照）。これ
ら多層レジストプロセスでは、段差を有する下地部分ま
たは下層レジストに光を吸収する材料を用いれば、下地
からの反射の影響を全く受けずに高精度なパターニング
を行うことが可能である。
集積化が要求されるようになっている。例えば半導体装
置であるＵＬＳＩなどについては、その微細化が進む中
で、形成するパターンも微細になっている。このように
微細化が進むことに伴い、従来の単層レジストプロセス
では下地段差または下地からの反射の影響を受けること
によって良好なパターン形成が得にくくなる場合があ
り、この対策のため、多層レジストプロセスが検討され
てきている。例えば２層レジストプロセスは、一般に、
段差を有する基体上に、下層に平坦化膜としての厚い有
機膜層、上層にＳｉを含有するレジスト層を形成して従
来法によりパターン形成を行ない、Ｓi 含有レジストを
マスクとしてＯ2 ガスによるＲＩＥ（Ｒeactive Ｉon
Ｅtching）などで下層の厚い有機膜層にパターンを高精
度に転写するものである（２層レジストプロセスについ
ては、「電子材料」１９８６年４月号４７〜４８頁参
照）。また、３層レジストプロセスでは下層に厚い有機
膜層、更に中間層、無機層（例えばスパッタ法により形
成した薄いＳi Ｏ2 層）、上層に従来法によるレジスト
パターンを形成し、上層レジストをマスクに中間の無機
層をエッチングし、その後中間の無機層をマスクにＯ2
ガスなどで下層の厚い有機膜にパターンを転写するもの
である（３層レジストプロセス等の多層レジストプロセ
スについては、Ｓemiconductor Ｗorld」１９８６年５
月号（プレスジャーナル社）７０〜７７頁参照）。これ
ら多層レジストプロセスでは、段差を有する下地部分ま
たは下層レジストに光を吸収する材料を用いれば、下地
からの反射の影響を全く受けずに高精度なパターニング
を行うことが可能である。
【０００３】
【発明が解決しようとする課題】ところが上記のような
従来技術にあっては、下層レジストのエッチング時に、
これがオーバーエッチングされると、下地材料を構成す
る物質がスパッタされて、それが下層レジストの側壁に
付着してしまうという問題がある。例えば図２に示すよ
うに、下地である例えばアルミニウム層１上にレジスト
２を形成し、該レジストをマスク層３であるＳi Ｏ2 膜
をマスクとしてエッチングすると、下地層１のアルミニ
ウムがオーバーエッチングされて、そのスパッタ物１,
がレジスト２の側壁に付着することが生じるのである。
このようにスパッタ物１, が付着すると、レジスト形状
の制御性が悪くなるばかりでなく、その後の下地層１の
エッチング時及び下層レジスト２を除去する際のダスト
発生の原因となってしまう。下地層１からのスパッタ物
を少なくするためには、オーバーエッチングを少なくす
れば良いが、多層レジストプロセスは本来下地に段差が
ある所で使用することが一般的であるため、下地段差の
上方部ではオーバーエッチングを避けることはできな
い。即ち、図３をもって説明すると、下地層１の段差１
ａ上にレジスト等の有機膜（段差を平坦化するための平
坦化膜である場合が多い）を形成すると、該有機膜２が
段差上部１ｂに乗っている所では、有機膜２の厚さｌ1
は、段差下部Ｉｃに乗っている有機膜２の厚さｌ2 より
も、不可避的な小さくなる。このような場合に有機膜２
ををエッチングすると、実質的に有機膜２が薄い所（厚
さｌ1 の所）では、どうしてもオーバーエッチングが避
けられず、下地層１もエッチングされることになる。
従来技術にあっては、下層レジストのエッチング時に、
これがオーバーエッチングされると、下地材料を構成す
る物質がスパッタされて、それが下層レジストの側壁に
付着してしまうという問題がある。例えば図２に示すよ
うに、下地である例えばアルミニウム層１上にレジスト
２を形成し、該レジストをマスク層３であるＳi Ｏ2 膜
をマスクとしてエッチングすると、下地層１のアルミニ
ウムがオーバーエッチングされて、そのスパッタ物１,
がレジスト２の側壁に付着することが生じるのである。
このようにスパッタ物１, が付着すると、レジスト形状
の制御性が悪くなるばかりでなく、その後の下地層１の
エッチング時及び下層レジスト２を除去する際のダスト
発生の原因となってしまう。下地層１からのスパッタ物
を少なくするためには、オーバーエッチングを少なくす
れば良いが、多層レジストプロセスは本来下地に段差が
ある所で使用することが一般的であるため、下地段差の
上方部ではオーバーエッチングを避けることはできな
い。即ち、図３をもって説明すると、下地層１の段差１
ａ上にレジスト等の有機膜（段差を平坦化するための平
坦化膜である場合が多い）を形成すると、該有機膜２が
段差上部１ｂに乗っている所では、有機膜２の厚さｌ1
は、段差下部Ｉｃに乗っている有機膜２の厚さｌ2 より
も、不可避的な小さくなる。このような場合に有機膜２
ををエッチングすると、実質的に有機膜２が薄い所（厚
さｌ1 の所）では、どうしてもオーバーエッチングが避
けられず、下地層１もエッチングされることになる。
【０００４】このように、段差上に平坦化膜を形成する
従来技術では、オーバーエッチングに伴う下地のスパッ
タ及びそれに伴う問題を避けることはできなかったので
ある。
従来技術では、オーバーエッチングに伴う下地のスパッ
タ及びそれに伴う問題を避けることはできなかったので
ある。
【０００５】本発明は、上記問題点を解決して、下地の
スパッタ物が平坦化膜の側壁には付着することなくエッ
チングを行うことができる半導体装置の製造方法を提供
せんとするものである。
スパッタ物が平坦化膜の側壁には付着することなくエッ
チングを行うことができる半導体装置の製造方法を提供
せんとするものである。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、本発明にかかる半導体装置の製造方法は、段差を有
する半導体基体上に形成した金属系材料からなる下地層
上に有機膜からなる平坦化膜を形成する工程と、該平坦
化膜上にエッチングマスクを形成する工程と、該平坦化
膜を、該平坦化膜をエッチングしかつ上記下地層と反応
性のエッチングが進行するガスを用いてエッチングする
工程と、その後上記段差により連続して該平坦化膜をマ
スクとした上記下地層のオーバーエッチングが進行する
工程を備える半導体装置の製造方法であって、上記平坦
化膜をエッチングしかつ上記下地層と反応性のエッチン
グが進行するガスは、平坦化膜のエッチングに主として
寄与するガスと、下地層とのエッチングに主として寄与
するガスとの混合ガスであり、該混合ガスは、酸素及び
又は窒素を構成元素として含むハロゲン系ガスであり、
該混合ガスによるエッチングにおいては、オーバーエッ
チングされた下地層を反応生成物として生成してこれを
除去することにより、下地層の材料が平坦化膜の側壁に
付着することなくエッチングを進行させる構成とする。
め、本発明にかかる半導体装置の製造方法は、段差を有
する半導体基体上に形成した金属系材料からなる下地層
上に有機膜からなる平坦化膜を形成する工程と、該平坦
化膜上にエッチングマスクを形成する工程と、該平坦化
膜を、該平坦化膜をエッチングしかつ上記下地層と反応
性のエッチングが進行するガスを用いてエッチングする
工程と、その後上記段差により連続して該平坦化膜をマ
スクとした上記下地層のオーバーエッチングが進行する
工程を備える半導体装置の製造方法であって、上記平坦
化膜をエッチングしかつ上記下地層と反応性のエッチン
グが進行するガスは、平坦化膜のエッチングに主として
寄与するガスと、下地層とのエッチングに主として寄与
するガスとの混合ガスであり、該混合ガスは、酸素及び
又は窒素を構成元素として含むハロゲン系ガスであり、
該混合ガスによるエッチングにおいては、オーバーエッ
チングされた下地層を反応生成物として生成してこれを
除去することにより、下地層の材料が平坦化膜の側壁に
付着することなくエッチングを進行させる構成とする。
【０００７】本発明の構成について、後記詳述する本発
明の一実施例を示す図１の工程図を用いて略述すると、
次のとおりである。
明の一実施例を示す図１の工程図を用いて略述すると、
次のとおりである。
【０００８】本発明においては、段差を有する半導体基
体（図１には図示していないが、例えばシリコン系基板
などの半導体基板から成るものであってよい）上に形成
した下地層１上に平坦化膜２を形成して、図１（ａ）に
例示の如き構造にする。金属系材料からなる下地層１
は、代表的には例えばアルミニウムやタングステンなど
であるが、基体の段差を反映して、段差１１を有してお
り、これが平坦化膜２により平坦化される。次に、平坦
化膜２上にエッチングマスクを形成する。図示例では３
層レジストプロセスを適用して、Ｓi Ｏ2 膜３と上層レ
ジスト４とからエッチングマスクを形成した（図１
（ｂ）の例示参照）。
体（図１には図示していないが、例えばシリコン系基板
などの半導体基板から成るものであってよい）上に形成
した下地層１上に平坦化膜２を形成して、図１（ａ）に
例示の如き構造にする。金属系材料からなる下地層１
は、代表的には例えばアルミニウムやタングステンなど
であるが、基体の段差を反映して、段差１１を有してお
り、これが平坦化膜２により平坦化される。次に、平坦
化膜２上にエッチングマスクを形成する。図示例では３
層レジストプロセスを適用して、Ｓi Ｏ2 膜３と上層レ
ジスト４とからエッチングマスクを形成した（図１
（ｂ）の例示参照）。
【０００９】なお本発明において「段差を有する半導体
基体」とは、半導体基板自体が段差を有する場合や、そ
れにより基板上の下地層が該段差を反映して段差を有す
るようになる場合、また半導体基板上に部分的に膜を形
成することにより段差が生じる場合、更には下地層自身
が段差を有して全体として段差を有する半導体基体とな
っている場合など、各種の場合を含むものである。
基体」とは、半導体基板自体が段差を有する場合や、そ
れにより基板上の下地層が該段差を反映して段差を有す
るようになる場合、また半導体基板上に部分的に膜を形
成することにより段差が生じる場合、更には下地層自身
が段差を有して全体として段差を有する半導体基体とな
っている場合など、各種の場合を含むものである。
【００１０】次いで、平坦化膜２を、この平坦化膜２を
エッチングするガスであり、しかも下地層１と反応性の
エッチングが進行するガスでエッチングして、例えば図
１（ｃ）の構造にする。この場合、該エッチングガス
は、平坦化膜２のエッチングに主として寄与するガス
と、下地層１との反応性のエッチングに主として寄与す
るガスとの混合ガスであり、かつこの混合ガスは、酸素
及び又は窒素を構成元素として含むハロゲン系ガスであ
る
エッチングするガスであり、しかも下地層１と反応性の
エッチングが進行するガスでエッチングして、例えば図
１（ｃ）の構造にする。この場合、該エッチングガス
は、平坦化膜２のエッチングに主として寄与するガス
と、下地層１との反応性のエッチングに主として寄与す
るガスとの混合ガスであり、かつこの混合ガスは、酸素
及び又は窒素を構成元素として含むハロゲン系ガスであ
る
【００１１】上記のように本発明のマスク形成方法にあ
っては、平坦化膜２をエッチングする時、下地層１とも
反応性のエッチングが進行するガスを用いるので、たと
え下地層１がオーバーエッチングされても、これがスパ
ッタ物となって平坦化膜２の側壁に付着するということ
はない。平坦化膜のエッチング時に、これと同時にエッ
チング除去されることになるからである。従って本発明
によれば、下地のスパッタ物の付着を防止することがで
きるのである。
っては、平坦化膜２をエッチングする時、下地層１とも
反応性のエッチングが進行するガスを用いるので、たと
え下地層１がオーバーエッチングされても、これがスパ
ッタ物となって平坦化膜２の側壁に付着するということ
はない。平坦化膜のエッチング時に、これと同時にエッ
チング除去されることになるからである。従って本発明
によれば、下地のスパッタ物の付着を防止することがで
きるのである。
【００１２】
【発明の実施の形態】次に本発明の一実施例について、
図１を参照して説明する。但し当然のことではあるが、
本発明は図示実施例により限定されるものではない。
この実施例は、本発明をＵＬＳＩ製造に際しての多層
レジストプロセスにおけるマスク形成に適用したもので
ある。本実施例では特に、３層レジストプロセスで実施
した。
図１を参照して説明する。但し当然のことではあるが、
本発明は図示実施例により限定されるものではない。
この実施例は、本発明をＵＬＳＩ製造に際しての多層
レジストプロセスにおけるマスク形成に適用したもので
ある。本実施例では特に、３層レジストプロセスで実施
した。
【００１３】本実施例においては、下地層１は半導体基
体上に形成された金属層、特にアルミニウム系材料層、
特にアルミニウム層であり、図１（ａ）に示すように、
該下地層１に厚いレジスト層（または単に有機膜層でも
よい）を形成して平坦化膜２とする。その上に該平坦化
膜２のパターン形成のマスクとする薄いＳi Ｏ2 膜層３
をスパッタ法などにより形成する。更にその上に従来法
によるフォトリソグラフィー法等によって上層レジスト
を形成及びパターニングし、上層レジスト層４とする。
この時、厚い平坦化膜２には、露光波長を吸収するよう
に色素などを加えておくと、下地層１であるアルミニウ
ムからの反射を受けずに高精度にパターニングを行うこ
とができるので、本例ではそのようにした。
体上に形成された金属層、特にアルミニウム系材料層、
特にアルミニウム層であり、図１（ａ）に示すように、
該下地層１に厚いレジスト層（または単に有機膜層でも
よい）を形成して平坦化膜２とする。その上に該平坦化
膜２のパターン形成のマスクとする薄いＳi Ｏ2 膜層３
をスパッタ法などにより形成する。更にその上に従来法
によるフォトリソグラフィー法等によって上層レジスト
を形成及びパターニングし、上層レジスト層４とする。
この時、厚い平坦化膜２には、露光波長を吸収するよう
に色素などを加えておくと、下地層１であるアルミニウ
ムからの反射を受けずに高精度にパターニングを行うこ
とができるので、本例ではそのようにした。
【００１４】次いで本実施例では、ＣＨＦ3 ／Ｏ2 ガス
系により、上層レジスト層４をマスクにして、薄いＳi
Ｏ2 膜層３をエッチングして、マスクを形成する（図１
（ｂ））。
系により、上層レジスト層４をマスクにして、薄いＳi
Ｏ2 膜層３をエッチングして、マスクを形成する（図１
（ｂ））。
【００１５】次に、平坦化膜２のエッチングを行う。本
発明においては、このエッチングの際のガスとして、平
坦化膜２をエッチングし、かつ下地層と反応性のエッチ
ングが進行するガスを用いるのであるが、本実施例で
は、Ｏ2(酸素）ガスにＣｌ2 （塩素）を添加したガス系
で、平坦化膜２をＲＩＥを用いてエッチングする。この
ようなガス系では、Ｃｌ2 は下地層１であるアルミニウ
ムのオーバーエッチング時に、下地被エッチング物をエ
ッチングする働きをするため、下地材料が平坦化膜２の
側壁に付着することなく、エッチングが行われる（図１
（ｃ））。
発明においては、このエッチングの際のガスとして、平
坦化膜２をエッチングし、かつ下地層と反応性のエッチ
ングが進行するガスを用いるのであるが、本実施例で
は、Ｏ2(酸素）ガスにＣｌ2 （塩素）を添加したガス系
で、平坦化膜２をＲＩＥを用いてエッチングする。この
ようなガス系では、Ｃｌ2 は下地層１であるアルミニウ
ムのオーバーエッチング時に、下地被エッチング物をエ
ッチングする働きをするため、下地材料が平坦化膜２の
側壁に付着することなく、エッチングが行われる（図１
（ｃ））。
【００１６】即ち、下地層１であるアルミニウムがオー
バーエッチングされても、これはＡｌＣｌX （ｘ＝１〜
３）という反応生成物となって除去され、付着は生じな
い。
バーエッチングされても、これはＡｌＣｌX （ｘ＝１〜
３）という反応生成物となって除去され、付着は生じな
い。
【００１７】従来法では、Ｏ2 ガスのみを用いる手段を
採用しているが、この場合であると図２に示して説明し
たように、オーバーエッチング時の下地の被エッチング
物は除去されずに、レジスト側壁に付着し、ダスト発生
等の原因となっていたものである。本発明を適用する
と、このような不都合を解決できる。
採用しているが、この場合であると図２に示して説明し
たように、オーバーエッチング時の下地の被エッチング
物は除去されずに、レジスト側壁に付着し、ダスト発生
等の原因となっていたものである。本発明を適用する
と、このような不都合を解決できる。
【００１８】本実施例では、上述のようにＣｌ2 ガスを
添加ガスとして使用しているため、平坦化膜２（例えば
厚いレジスト層）をエッチングする時のオーバーエッチ
ング時に、下地段差の存在に伴って、下地層１であるア
ルミニウムもエッチングされるが、添加濃度を最適化す
ることによって、問題のないレベルでエッチングを進行
させることができるのである。なお、逆に、通常のアル
ミニウム配線は400 ｎｍ〜1.2 μｍ程度と膜厚が厚いた
め、多少エッチングされていても後工程の下地エッチン
グ時に問題になるとは考えにくい。
添加ガスとして使用しているため、平坦化膜２（例えば
厚いレジスト層）をエッチングする時のオーバーエッチ
ング時に、下地段差の存在に伴って、下地層１であるア
ルミニウムもエッチングされるが、添加濃度を最適化す
ることによって、問題のないレベルでエッチングを進行
させることができるのである。なお、逆に、通常のアル
ミニウム配線は400 ｎｍ〜1.2 μｍ程度と膜厚が厚いた
め、多少エッチングされていても後工程の下地エッチン
グ時に問題になるとは考えにくい。
【００１９】またＣｌ系のガスでは通常、Ｓi Ｏ2 はエ
ッチングされにくいため、平坦化膜２が厚くても、充分
平坦化膜エッチング時のマスクになる。
ッチングされにくいため、平坦化膜２が厚くても、充分
平坦化膜エッチング時のマスクになる。
【００２０】上記実施例では、平坦化膜２のエッチング
用のガスとして、酸素ガスに塩素ガスを加えたものを用
いたが、酸素ガスに代えて窒素（Ｎ2)ガス、あるいは酸
素ガスと窒素ガスとの混合ガスを用いるのでもよく、ま
た、塩素ガスに代えてＢＣｌ3 などを用いるのでも、ま
たはこれらと塩素ガスとを併用するのでもよい。平坦化
膜のエッチングと、下地層との反応性とを有する上記本
発明の作用を呈するものであれば、任意のものを用いる
ことができる。
用のガスとして、酸素ガスに塩素ガスを加えたものを用
いたが、酸素ガスに代えて窒素（Ｎ2)ガス、あるいは酸
素ガスと窒素ガスとの混合ガスを用いるのでもよく、ま
た、塩素ガスに代えてＢＣｌ3 などを用いるのでも、ま
たはこれらと塩素ガスとを併用するのでもよい。平坦化
膜のエッチングと、下地層との反応性とを有する上記本
発明の作用を呈するものであれば、任意のものを用いる
ことができる。
【００２１】なお本発明は、段差を有さない半導体基体
（例えば図１（ａ）〜（ｃ）の、下地層１が破線Ａで示
すような形状である場合）に適用して、図２に示した如
きスパッタ物１, の生成付着を防止するために用いるこ
とも可能である。
（例えば図１（ａ）〜（ｃ）の、下地層１が破線Ａで示
すような形状である場合）に適用して、図２に示した如
きスパッタ物１, の生成付着を防止するために用いるこ
とも可能である。
【００２２】
【発明の効果】上述の如く本発明に係る半導体装置の製
造方法によれば、下地材料が平坦化膜の側壁に付着する
ことを防止できる。
造方法によれば、下地材料が平坦化膜の側壁に付着する
ことを防止できる。
【図１】 本発明の一実施例を工程順に断面図で示すも
のである。
のである。
【図２】 従来技術を示す断面図である。
【図３】 従来技術を示す断面図である。
１…下地層、１１…段差、２…平坦化膜（レジスト
層）、３…エッチングマスク（Ｓi Ｏ2 膜）、４…エッ
チングマスク（上層レジスト）。
層）、３…エッチングマスク（Ｓi Ｏ2 膜）、４…エッ
チングマスク（上層レジスト）。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/3065 C23F 4/00
Claims (1)
- 【請求項１】 段差を有する半導体基体上に形成した金
属系材料からなる下地層上に有機膜からなる平坦化膜を
形成する工程と、 該平坦化膜上にエッチングマスクを形成する工程と、 該平坦化膜を、該平坦化膜をエッチングしかつ上記下地
層と反応性のエッチングが進行するガスを用いてエッチ
ングする工程と、その後上記段差により連続して該平坦
化膜をマスクとした上記下地層のオーバーエッチングが
進行する工程を備える半導体装置の製造方法であって、 上記平坦化膜をエッチングしかつ上記下地層と反応性の
エッチングが進行するガスは、平坦化膜のエッチングに
主として寄与するガスと、下地層とのエッチングに主と
して寄与するガスとの混合ガスであり、 該混合ガスは、酸素及び又は窒素を構成元素として含む
ハロゲン系ガスであり、 該混合ガスによるエッチングにおいては、オーバーエッ
チングされた下地層を反応生成物として生成してこれを
除去することにより、下地層の材料が平坦化膜の側壁に
付着することなくエッチングを進行させることを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29704998A JP3257524B2 (ja) | 1988-03-29 | 1998-10-19 | 半導体装置の製造方法 |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63075712A JP2892006B2 (ja) | 1988-03-29 | 1988-03-29 | エッチング方法 |
| JP29704998A JP3257524B2 (ja) | 1988-03-29 | 1998-10-19 | 半導体装置の製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63075712A Division JP2892006B2 (ja) | 1988-03-29 | 1988-03-29 | エッチング方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11214371A JPH11214371A (ja) | 1999-08-06 |
| JP3257524B2 true JP3257524B2 (ja) | 2002-02-18 |
Family
ID=13584129
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63075712A Expired - Fee Related JP2892006B2 (ja) | 1988-03-29 | 1988-03-29 | エッチング方法 |
| JP29704998A Expired - Lifetime JP3257524B2 (ja) | 1988-03-29 | 1998-10-19 | 半導体装置の製造方法 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63075712A Expired - Fee Related JP2892006B2 (ja) | 1988-03-29 | 1988-03-29 | エッチング方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (2) | JP2892006B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2722768B2 (ja) * | 1990-04-26 | 1998-03-09 | ソニー株式会社 | 多層レジスト層のエッチング方法 |
| JP2001110780A (ja) | 1999-10-07 | 2001-04-20 | Nec Corp | 半導体装置の製造方法 |
| JP5428636B2 (ja) * | 2009-06-17 | 2014-02-26 | 住友電気工業株式会社 | 回折格子の形成方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6047423A (ja) * | 1983-08-25 | 1985-03-14 | Nippon Telegr & Teleph Corp <Ntt> | パタ−ン形成方法 |
| JPS61271838A (ja) * | 1985-05-27 | 1986-12-02 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1988
- 1988-03-29 JP JP63075712A patent/JP2892006B2/ja not_active Expired - Fee Related
-
1998
- 1998-10-19 JP JP29704998A patent/JP3257524B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11214371A (ja) | 1999-08-06 |
| JPH01248525A (ja) | 1989-10-04 |
| JP2892006B2 (ja) | 1999-05-17 |
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