JP3254844B2 - 発振器 - Google Patents
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- JP3254844B2 JP3254844B2 JP22471093A JP22471093A JP3254844B2 JP 3254844 B2 JP3254844 B2 JP 3254844B2 JP 22471093 A JP22471093 A JP 22471093A JP 22471093 A JP22471093 A JP 22471093A JP 3254844 B2 JP3254844 B2 JP 3254844B2
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Description
【０００１】
【産業上の利用分野】本発明は、電圧制御発振回路の一
部出力から制御信号を生成し、該電圧制御発振回路に帰
還させて発振周波数の安定化が図られる発振器に関する
ものである。
部出力から制御信号を生成し、該電圧制御発振回路に帰
還させて発振周波数の安定化が図られる発振器に関する
ものである。
【０００２】
【従来の技術】図５は、従来の発振器のブロック図であ
る。
る。
【０００３】同図の発振器１００は、ＰＬＬ（Phase Lo
cked Loop）シンセサイザによる発振器で、ＶＣＯ（Vol
tage Controlled Oscillator；電圧制御発振回路）１０
１、ＶＣＯ１０１の発振出力ｆsの一部を帰還すべく該
出力信号ｆsを２分配する分配器１０２、上記出力信号
ｆsを所定の分周比ｎで分周し、周波数ｆx＝ｆo／ｎの
分周信号を生成する周波数分周器１０３、上記分周信号
ｆxを基準信号ｆrと比較し、その位相差Δθ（＝ｆx−
ｆr）を検出する位相比較器１０４及び上記位相比較器
で検出された位相差Δθを積分して上記ＶＣＯ１０１の
制御信号Ｖcを生成するＬＰＦ（ローパスフィルタ）１
０５により構成されている。
cked Loop）シンセサイザによる発振器で、ＶＣＯ（Vol
tage Controlled Oscillator；電圧制御発振回路）１０
１、ＶＣＯ１０１の発振出力ｆsの一部を帰還すべく該
出力信号ｆsを２分配する分配器１０２、上記出力信号
ｆsを所定の分周比ｎで分周し、周波数ｆx＝ｆo／ｎの
分周信号を生成する周波数分周器１０３、上記分周信号
ｆxを基準信号ｆrと比較し、その位相差Δθ（＝ｆx−
ｆr）を検出する位相比較器１０４及び上記位相比較器
で検出された位相差Δθを積分して上記ＶＣＯ１０１の
制御信号Ｖcを生成するＬＰＦ（ローパスフィルタ）１
０５により構成されている。
【０００４】上記構成において、位相比較器１０４及び
ＬＰＦ１０５は位相差Δθ＝０、すなわち、ｆr＝ｆxと
なる制御信号Ｖcを生成し、この制御信号ＶcがＶＣＯ１
０１に帰還されるから、発振器１００は、基準信号ｆr
をｎ逓倍した周波数ｆs（＝ｎ・ｆr）で安定した発振を
行う。
ＬＰＦ１０５は位相差Δθ＝０、すなわち、ｆr＝ｆxと
なる制御信号Ｖcを生成し、この制御信号ＶcがＶＣＯ１
０１に帰還されるから、発振器１００は、基準信号ｆr
をｎ逓倍した周波数ｆs（＝ｎ・ｆr）で安定した発振を
行う。
【０００５】
【発明が解決しようとする課題】上記従来の発振器１０
０は、ＶＣＯ１０１へ帰還すべき制御信号が位相比較器
１０４の出力信号をＬＰＦ１０５でフィルタリングして
生成されているので、ＬＰＦ１０５のフィルタ特性及び
過渡応答特性が発振器１００の発振特性に大きく影響す
る。すなわち、ＬＰＦ１０５のフィルタ特性が良好でな
いと、位相比較器１０４の出力信号の高周波成分が十分
に除去されず、ＶＣＯ１０１の発振制御の精度が低下
し、ＬＰＦ１０５の過渡応答特性が良好でないと、ＶＣ
Ｏ１０１の安定化に長時間を要することになる。このた
め、発振器１００の設計においては、ＬＰＦ１０５のフ
ィルタ特性及び遅延特性を好適に設計する必要がある
が、一般に、両特性をバランスよく設計することは困難
である。
０は、ＶＣＯ１０１へ帰還すべき制御信号が位相比較器
１０４の出力信号をＬＰＦ１０５でフィルタリングして
生成されているので、ＬＰＦ１０５のフィルタ特性及び
過渡応答特性が発振器１００の発振特性に大きく影響す
る。すなわち、ＬＰＦ１０５のフィルタ特性が良好でな
いと、位相比較器１０４の出力信号の高周波成分が十分
に除去されず、ＶＣＯ１０１の発振制御の精度が低下
し、ＬＰＦ１０５の過渡応答特性が良好でないと、ＶＣ
Ｏ１０１の安定化に長時間を要することになる。このた
め、発振器１００の設計においては、ＬＰＦ１０５のフ
ィルタ特性及び遅延特性を好適に設計する必要がある
が、一般に、両特性をバランスよく設計することは困難
である。
【０００６】また、実際のＬＰＦ１０５では経時変化や
振動に対する安定性を考慮して、０.０１μＦ〜０.１μ
Ｆの比較的大きな形状のフィルムコンデンサが使用され
ており、これにより発振器１００の小型化、モノリシッ
ク化が阻害されている。
振動に対する安定性を考慮して、０.０１μＦ〜０.１μ
Ｆの比較的大きな形状のフィルムコンデンサが使用され
ており、これにより発振器１００の小型化、モノリシッ
ク化が阻害されている。
【０００７】本発明は、上記課題に鑑みてなされたもの
で、高安定で、しかも小型化が可能な発振器を提供する
ことを目的とする。
で、高安定で、しかも小型化が可能な発振器を提供する
ことを目的とする。
【０００８】
【課題を解決するための手段】本発明は、制御電圧の増
加に応じて発振周波数が増加又は減少する特性を有す る
電圧制御発振回路と、上記電圧制御発振回路の一部出力
から制御電圧を生成し、上記電圧制御発振回路に帰還す
る帰還回路とを備えた発振器において、上記帰還回路
は、上記電圧制御発振回路の出力信号から当該電圧制御
発振回路の発振周波数に比例した所定の周波数をデジタ
ル値で計測する周波数計測器と、上記周波数計測器で計
測された計測周波数をアナログの電圧信号に変換して上
記制御電圧を生成するＤ／Ａ変換器とからなり、上記Ｄ
／Ａ変換器は、上記電圧制御発振回路が制御電圧の増加
に応じて発振周波数が増加する特性を有するときは、上
記計測周波数の増加に応じて生成する制御電圧が減少
し、上記電圧制御発振回路が制御電圧の増加に応じて発
振周波数が減少する特性を有するときは、上記計測周波
数の減少に応じて生成する制御電圧が減少する特性を有
するものである。
加に応じて発振周波数が増加又は減少する特性を有す る
電圧制御発振回路と、上記電圧制御発振回路の一部出力
から制御電圧を生成し、上記電圧制御発振回路に帰還す
る帰還回路とを備えた発振器において、上記帰還回路
は、上記電圧制御発振回路の出力信号から当該電圧制御
発振回路の発振周波数に比例した所定の周波数をデジタ
ル値で計測する周波数計測器と、上記周波数計測器で計
測された計測周波数をアナログの電圧信号に変換して上
記制御電圧を生成するＤ／Ａ変換器とからなり、上記Ｄ
／Ａ変換器は、上記電圧制御発振回路が制御電圧の増加
に応じて発振周波数が増加する特性を有するときは、上
記計測周波数の増加に応じて生成する制御電圧が減少
し、上記電圧制御発振回路が制御電圧の増加に応じて発
振周波数が減少する特性を有するときは、上記計測周波
数の減少に応じて生成する制御電圧が減少する特性を有
するものである。
【０００９】
【作用】本発明によれば、周波数計測器により電圧制御
発振回路の発振出力から発振周波数に比例した所定の周
波数がデジタル値で計測され、この計測周波数をＤ／Ａ
変換器によりアナログの電圧信号に変換して電圧制御発
振回路の制御電圧が生成される。例えば、電圧制御発振
回路が制御電圧の増加に応じて発振周波数が増加する特
性を有するとき、Ｄ／Ａ変換器は、計測周波数（デジタ
ル計測値）の増加に伴って減少する制御電圧を生成す
る。一方、電圧制御発振回路が制御電圧の増加に応じて
発振周波数が減少する特性を有するとき、Ｄ／Ａ変換器
は、計測周波数の減少に伴って減少する制御電圧を生成
する。従って、発振器は、上記電圧制御発振回路のチュ
ウニング特性（制御電圧に対する発振周波数の特性）と
上記Ｄ／Ａ変換器の出力特性（周波数（デジタル計測
値）に対するアナログの電圧信号への変換特性）との交
点で決定される周波数で安定発振を行う。
発振回路の発振出力から発振周波数に比例した所定の周
波数がデジタル値で計測され、この計測周波数をＤ／Ａ
変換器によりアナログの電圧信号に変換して電圧制御発
振回路の制御電圧が生成される。例えば、電圧制御発振
回路が制御電圧の増加に応じて発振周波数が増加する特
性を有するとき、Ｄ／Ａ変換器は、計測周波数（デジタ
ル計測値）の増加に伴って減少する制御電圧を生成す
る。一方、電圧制御発振回路が制御電圧の増加に応じて
発振周波数が減少する特性を有するとき、Ｄ／Ａ変換器
は、計測周波数の減少に伴って減少する制御電圧を生成
する。従って、発振器は、上記電圧制御発振回路のチュ
ウニング特性（制御電圧に対する発振周波数の特性）と
上記Ｄ／Ａ変換器の出力特性（周波数（デジタル計測
値）に対するアナログの電圧信号への変換特性）との交
点で決定される周波数で安定発振を行う。
【００１０】
【実施例】図１は、本発明に係る発振器のブロック構成
図である。
図である。
【００１１】発振器１は、ＶＣＯ２、分配器３、周波数
分周器４、周波数カウンタ５、Ｄ／Ａ変換器６及びクロ
ック発生回路７により構成され、上記周波数分周器４〜
クロック発生回路７により発振器１の帰還回路が構成さ
れている。
分周器４、周波数カウンタ５、Ｄ／Ａ変換器６及びクロ
ック発生回路７により構成され、上記周波数分周器４〜
クロック発生回路７により発振器１の帰還回路が構成さ
れている。
【００１２】上記ＶＣＯ２の出力信号Ｓsは、上記分配
器３により２分配され、一部は上記帰還回路に帰還さ
れ、残りは出力される。帰還される出力信号Ｓsは周波
数分周器４に入力され、該周波数分周器４により発振周
波数ｆsをｎ分周した周波数ｆx（＝ｆs／ｎ）の分周信
号Ｓxが生成される。この分周信号Ｓxの周波数ｆxは、
周波数カウンタ５によりカウントされ、そのカウント値
はＮビットのデジタル信号で出力される。なお、周波数
カウンタ５は、クロック発生回路７から入力されたクロ
ック信号Ｓcにより周波数カウントのゲート時間が制御
され、周波数のカウントが終了すると、所定のタイミン
グでカウント値がリセットがされるようになっている。
また、周波数のカウント終了後、カウント値がリセット
されるまでは、周波数分周器４の出力データは当該カウ
ント値に保持されるようになっている。
器３により２分配され、一部は上記帰還回路に帰還さ
れ、残りは出力される。帰還される出力信号Ｓsは周波
数分周器４に入力され、該周波数分周器４により発振周
波数ｆsをｎ分周した周波数ｆx（＝ｆs／ｎ）の分周信
号Ｓxが生成される。この分周信号Ｓxの周波数ｆxは、
周波数カウンタ５によりカウントされ、そのカウント値
はＮビットのデジタル信号で出力される。なお、周波数
カウンタ５は、クロック発生回路７から入力されたクロ
ック信号Ｓcにより周波数カウントのゲート時間が制御
され、周波数のカウントが終了すると、所定のタイミン
グでカウント値がリセットがされるようになっている。
また、周波数のカウント終了後、カウント値がリセット
されるまでは、周波数分周器４の出力データは当該カウ
ント値に保持されるようになっている。
【００１３】そして、周波数カウンタ５から出力される
Ｎビットのデジタル信号は、Ｄ／Ａ変換器６により所定
レベルのアナログ信号に変換され、制御信号Ｖcとして
上記ＶＣＯ２に帰還される。
Ｎビットのデジタル信号は、Ｄ／Ａ変換器６により所定
レベルのアナログ信号に変換され、制御信号Ｖcとして
上記ＶＣＯ２に帰還される。
【００１４】図２は、本発明に係る発振器の一実施例の
回路構成図である。
回路構成図である。
【００１５】同図において、ＶＣＯ２は、ＳＡＷ（Surf
ace Acoustic Wave）共振子を用いたコレクタ接地のコ
ルピッツ形発振回路で構成されている。ＲA，ＲBは、ア
ンプを構成するトランジスタＴｒのバイアス抵抗であ
る。また、Ｃ３は、バイアス回路のバイパスコンデン
サ、Ｃ４は、発振出力を取り出すための結合コンデン
サ、Ｌ２は、トランジスタＴｒのエミッタ電流を流すた
めのＲＦＣ（Radio Frequency Choke）コイルである。
ace Acoustic Wave）共振子を用いたコレクタ接地のコ
ルピッツ形発振回路で構成されている。ＲA，ＲBは、ア
ンプを構成するトランジスタＴｒのバイアス抵抗であ
る。また、Ｃ３は、バイアス回路のバイパスコンデン
サ、Ｃ４は、発振出力を取り出すための結合コンデン
サ、Ｌ２は、トランジスタＴｒのエミッタ電流を流すた
めのＲＦＣ（Radio Frequency Choke）コイルである。
【００１６】また、トランジスタＴｒのベース−アース
間に設けられたＳＡＷ共振子２１、コンデンサＣ０及び
バラクタダイオードＶＤとの直列回路は誘導帰還回路
（Ｌ性）で、該誘導帰還回路と、トランジスタＴｒのベ
ース−エミッタ間とエミッタ−アース間とにそれぞれ設
けられたコンデンサＣ１，Ｃ２の直列回路（Ｃ性）とに
より共振回路が構成されている。なお、上記コンデンサ
Ｃ０は、ＳＡＷ共振子２１への制御電流の流入を阻止
し、該ＳＡＷ共振子２１とバラクタダイオードＶＤとを
交流的に直列接続するもので、上記共振回路のインダク
タンスは、等価的にＳＡＷ共振子２１とバラクタダイオ
ードＶＤとの直列回路におけるインダクタンスと見るこ
とができる。
間に設けられたＳＡＷ共振子２１、コンデンサＣ０及び
バラクタダイオードＶＤとの直列回路は誘導帰還回路
（Ｌ性）で、該誘導帰還回路と、トランジスタＴｒのベ
ース−エミッタ間とエミッタ−アース間とにそれぞれ設
けられたコンデンサＣ１，Ｃ２の直列回路（Ｃ性）とに
より共振回路が構成されている。なお、上記コンデンサ
Ｃ０は、ＳＡＷ共振子２１への制御電流の流入を阻止
し、該ＳＡＷ共振子２１とバラクタダイオードＶＤとを
交流的に直列接続するもので、上記共振回路のインダク
タンスは、等価的にＳＡＷ共振子２１とバラクタダイオ
ードＶＤとの直列回路におけるインダクタンスと見るこ
とができる。
【００１７】上記バラクタダイオードＶＤのカソードに
はＲＦＣコイルＬ１を介して発振周波数を制御するため
の制御信号（直流電圧）Ｖcが印加され、該制御信号Ｖc
を変化させることによりバラクタダイオードＶＤの容量
が変化し、これにより誘導帰還回路のインダクタンスが
変化してＶＣＯ２の発振周波数ｆsが変化するようにな
っている。
はＲＦＣコイルＬ１を介して発振周波数を制御するため
の制御信号（直流電圧）Ｖcが印加され、該制御信号Ｖc
を変化させることによりバラクタダイオードＶＤの容量
が変化し、これにより誘導帰還回路のインダクタンスが
変化してＶＣＯ２の発振周波数ｆsが変化するようにな
っている。
【００１８】周波数カウンタ５は、４個のＪ-Ｋ-フリッ
プフロップ（以下、ＦＦという）５２〜５５を直列接続
してなる４ビット・バイナリーカウンタで構成されてい
る。各ＦＦ５２〜５５は、前段の出力端子Ｑを次段のク
ロック入力端子ＣＫに接続させるようにして直列接続さ
れている。また、入力段にＮＡＮＤ回路からなるゲート
回路５１を有し、該ゲート回路５１の出力端は上記ＦＦ
５２〜ＦＦ５５の各プリセット端子ＰＲに接続されてい
る。また、上記ＦＦ５２〜ＦＦ５５の各出力端子Ｑ１〜
Ｑ４は、ホールド回路５６の端子ｄ１〜ｄ４にそれぞれ
接続され、該ホールド回路５６によりカウント終了時の
上記ＦＦ５２〜ＦＦ５５の各出力Ｑ１〜Ｑ４が保持され
るようになっている。
プフロップ（以下、ＦＦという）５２〜５５を直列接続
してなる４ビット・バイナリーカウンタで構成されてい
る。各ＦＦ５２〜５５は、前段の出力端子Ｑを次段のク
ロック入力端子ＣＫに接続させるようにして直列接続さ
れている。また、入力段にＮＡＮＤ回路からなるゲート
回路５１を有し、該ゲート回路５１の出力端は上記ＦＦ
５２〜ＦＦ５５の各プリセット端子ＰＲに接続されてい
る。また、上記ＦＦ５２〜ＦＦ５５の各出力端子Ｑ１〜
Ｑ４は、ホールド回路５６の端子ｄ１〜ｄ４にそれぞれ
接続され、該ホールド回路５６によりカウント終了時の
上記ＦＦ５２〜ＦＦ５５の各出力Ｑ１〜Ｑ４が保持され
るようになっている。
【００１９】ホールド回路５６は、カウント終了時のＦ
Ｆ５２〜ＦＦ５５の各出力Ｑ１〜Ｑ４はそれぞれ出力端
子Ｄ１〜Ｄ４に出力し、次のカウントが終了するまでそ
の出力状態を保持する。なお、Ｄ１〜Ｄ４の４ビットか
らなるカウント値は、Ｄ１が最下位ビットに対応し、Ｄ
４が最上位ビットに対応している。
Ｆ５２〜ＦＦ５５の各出力Ｑ１〜Ｑ４はそれぞれ出力端
子Ｄ１〜Ｄ４に出力し、次のカウントが終了するまでそ
の出力状態を保持する。なお、Ｄ１〜Ｄ４の４ビットか
らなるカウント値は、Ｄ１が最下位ビットに対応し、Ｄ
４が最上位ビットに対応している。
【００２０】上記ゲート回路５１にはＶＣＯ２の発振周
波数ｆsを分周比ｎで分周した周波数ｆx（＝ｆs／ｎ）
の分周信号Ｓxとクロック発生回路７から発生されたク
ロック信号Ｓcとが入力されている。従って、ゲート回
路５１からクロック信号Ｓcのオン期間に上記分周信号
Ｓxが出力され、この出力信号Ｓxが計数信号としてＦＦ
５２〜ＦＦ５５のプリセット端子ＰＲに入力される。
波数ｆsを分周比ｎで分周した周波数ｆx（＝ｆs／ｎ）
の分周信号Ｓxとクロック発生回路７から発生されたク
ロック信号Ｓcとが入力されている。従って、ゲート回
路５１からクロック信号Ｓcのオン期間に上記分周信号
Ｓxが出力され、この出力信号Ｓxが計数信号としてＦＦ
５２〜ＦＦ５５のプリセット端子ＰＲに入力される。
【００２１】例えばＶＣＯ２の発振周波数を３００MH
z、分周比ｎ＝２０、クロック信号Ｓcの周波数ｆcを１
００Hzとした場合、ゲート回路５１は、０.０１秒間毎
に０.０１秒間だけゲートを開き、周波数ｆx＝１５MHz
の分周信号ＳxをＦＦ５２〜ＦＦ５５に入力して該分周
信号Ｓxの周波数ｆxのカウントを行う。
z、分周比ｎ＝２０、クロック信号Ｓcの周波数ｆcを１
００Hzとした場合、ゲート回路５１は、０.０１秒間毎
に０.０１秒間だけゲートを開き、周波数ｆx＝１５MHz
の分周信号ＳxをＦＦ５２〜ＦＦ５５に入力して該分周
信号Ｓxの周波数ｆxのカウントを行う。
【００２２】なお、図示はしていないが、ゲート回路５
１のゲートが閉じられ、カウント期間が終了すると、こ
の終了情報が上記ＦＦ５２〜ＦＦ５５にリセット信号と
して入力され、該ＦＦ５２〜ＦＦ５５の状態がクリアさ
れ、次にゲート回路５１のゲートが開かれると、再び上
記ＦＦ５２〜ＦＦ５５により分周信号Ｓxの分周周波数
ｆxのカウントが行われる。
１のゲートが閉じられ、カウント期間が終了すると、こ
の終了情報が上記ＦＦ５２〜ＦＦ５５にリセット信号と
して入力され、該ＦＦ５２〜ＦＦ５５の状態がクリアさ
れ、次にゲート回路５１のゲートが開かれると、再び上
記ＦＦ５２〜ＦＦ５５により分周信号Ｓxの分周周波数
ｆxのカウントが行われる。
【００２３】Ｄ／Ａ変換器６は、荷重抵抗からなる電流
加算型Ｄ／Ａ変換回路で、電源端子Ｖccと出力端子Ｖ
OUT間に抵抗Ｒ０が接続され、出力端子ＶOUTと各ビット
に対応する端子ｄ１〜ｄ４間に以下の関係を満足する荷
重を有する抵抗Ｒ１〜Ｒ４が並列に接続されている。 Ｒ１／２1＝Ｒ２／２2＝Ｒ３／２3＝Ｒ４／２4＝ｒ（定数） ∴ Ｒ１＝２ｒ，Ｒ２＝４ｒ，Ｒ３＝８ｒ，Ｒ４＝１６ｒ
加算型Ｄ／Ａ変換回路で、電源端子Ｖccと出力端子Ｖ
OUT間に抵抗Ｒ０が接続され、出力端子ＶOUTと各ビット
に対応する端子ｄ１〜ｄ４間に以下の関係を満足する荷
重を有する抵抗Ｒ１〜Ｒ４が並列に接続されている。 Ｒ１／２1＝Ｒ２／２2＝Ｒ３／２3＝Ｒ４／２4＝ｒ（定数） ∴ Ｒ１＝２ｒ，Ｒ２＝４ｒ，Ｒ３＝８ｒ，Ｒ４＝１６ｒ
【００２４】そして、上記のように各ビットＤ１〜Ｄ４
に対応して荷重した抵抗Ｒ１〜Ｒ４を設定することによ
り出力端子ＶOUTから、図３に示すように、発振周波数
ｆsに比例して直線状に減少する電圧が出力される。
に対応して荷重した抵抗Ｒ１〜Ｒ４を設定することによ
り出力端子ＶOUTから、図３に示すように、発振周波数
ｆsに比例して直線状に減少する電圧が出力される。
【００２５】なお、本実施例では、４ビットバイナリー
カウンタと組み合わされたＤ／Ａ変換器６を例に説明し
たが、周波数カウンタ５がＮビットのバイナリーカウン
タで構成されている場合は、出力端子ＶOUTと各ビット
に対応する端子ｄ１〜ｄN間にＮ個の抵抗Ｒ１〜ＲNを並
列接続することによりＤ／Ａ変換器６を構成することが
できる。この場合、２＾Ｋ（２のＫ乗）のビットに対応
する抵抗ＲKを２＾Ｋ・ｒ（ｒ；定数）で構成すること
によりＤ／Ａ変換器６の出力特性を発振周波数ｆsに比
例して直線状に減少する特性にすることができる。
カウンタと組み合わされたＤ／Ａ変換器６を例に説明し
たが、周波数カウンタ５がＮビットのバイナリーカウン
タで構成されている場合は、出力端子ＶOUTと各ビット
に対応する端子ｄ１〜ｄN間にＮ個の抵抗Ｒ１〜ＲNを並
列接続することによりＤ／Ａ変換器６を構成することが
できる。この場合、２＾Ｋ（２のＫ乗）のビットに対応
する抵抗ＲKを２＾Ｋ・ｒ（ｒ；定数）で構成すること
によりＤ／Ａ変換器６の出力特性を発振周波数ｆsに比
例して直線状に減少する特性にすることができる。
【００２６】上記周波数カウンタ５及びＤ／Ａ変換器６
は、例えば市販の汎用モノリシックＩＣ（Integrated C
ircuit）を用いて簡単に構成することができるが、Ｄ／
Ａ変換器６は、抵抗回路であることからＶＣＯ２の構成
基板に厚膜抵抗を印刷することによりＶＣＯ２と同一基
板上に構成するようにしてもよい。また、周波数分周器
４、周波数カウンタ５及びＤ／Ａ変換器６の帰還回路を
１チップＩＣで構成し、汎用化を図るようにしてもよ
い。このようすると、１種類の汎用化された１チップＩ
Ｃにチュウニング特性の異なるＶＣＯ２を組み合わせる
ことにより任意の発振周波数の発振器１を簡単に構成す
ることができる。
は、例えば市販の汎用モノリシックＩＣ（Integrated C
ircuit）を用いて簡単に構成することができるが、Ｄ／
Ａ変換器６は、抵抗回路であることからＶＣＯ２の構成
基板に厚膜抵抗を印刷することによりＶＣＯ２と同一基
板上に構成するようにしてもよい。また、周波数分周器
４、周波数カウンタ５及びＤ／Ａ変換器６の帰還回路を
１チップＩＣで構成し、汎用化を図るようにしてもよ
い。このようすると、１種類の汎用化された１チップＩ
Ｃにチュウニング特性の異なるＶＣＯ２を組み合わせる
ことにより任意の発振周波数の発振器１を簡単に構成す
ることができる。
【００２７】次に、上記発振器の発振周波数の安定化に
ついて、図４を用いて説明する。
ついて、図４を用いて説明する。
【００２８】図４は、ＶＣＯ２のチュウニング特性及び
Ｄ／Ａ変換器６の出力特性を示す図である。同図におい
て、縦軸はＶＣＯ２の発振周波数ｆcを示し、横軸はＶ
ＣＯ２の制御電圧（Ｄ／Ａ変換器６の出力電圧Ｖc）を
示している。また、はＶＣＯ２のチュウニング特性を
示し、はＤ／Ａ変換器６の出力特性を示している。
Ｄ／Ａ変換器６の出力特性を示す図である。同図におい
て、縦軸はＶＣＯ２の発振周波数ｆcを示し、横軸はＶ
ＣＯ２の制御電圧（Ｄ／Ａ変換器６の出力電圧Ｖc）を
示している。また、はＶＣＯ２のチュウニング特性を
示し、はＤ／Ａ変換器６の出力特性を示している。
【００２９】Ｄ／Ａ変換器６の出力電圧Ｖcは、制御電
圧としてＶＣＯ２の制御端子に帰還入力されるから、Ｖ
ＣＯ２は、該ＶＣＯ２のチュウニング特性とＤ／Ａ変
換器６の出力特性との交点Ｐ１に対応する周波数ｆs
１で発振する。
圧としてＶＣＯ２の制御端子に帰還入力されるから、Ｖ
ＣＯ２は、該ＶＣＯ２のチュウニング特性とＤ／Ａ変
換器６の出力特性との交点Ｐ１に対応する周波数ｆs
１で発振する。
【００３０】いま、ＶＣＯ２が周波数ｆs１で発振して
いるとき、温度変化等によりＶＣＯ２のチュウニング特
性が同図の点線で示す′に変化したとする。Ｄ／Ａ
変換器６は、現時点で上記交点Ｐ１に対応する電圧Ｖc
１を出力しているから、ＶＣＯ２の発振周波数は、ＶＣ
Ｏ２のチュウニング特性′とＤ／Ａ変換器６の出力特
性との交点Ｐ２に対応する周波数ｆs１′に変化す
る。
いるとき、温度変化等によりＶＣＯ２のチュウニング特
性が同図の点線で示す′に変化したとする。Ｄ／Ａ
変換器６は、現時点で上記交点Ｐ１に対応する電圧Ｖc
１を出力しているから、ＶＣＯ２の発振周波数は、ＶＣ
Ｏ２のチュウニング特性′とＤ／Ａ変換器６の出力特
性との交点Ｐ２に対応する周波数ｆs１′に変化す
る。
【００３１】ＶＣＯ２の発振周波数が変化すると、これ
に応じてＤ／Ａ変換器６の出力電圧Ｖcが変化し、Ｄ／
Ａ変換器６は、上記周波数ｆs１′に対応した電圧Ｖc
１′を出力する。すなわち、Ｄ／Ａ変換器６は、上記交
点Ｐ２を通る横軸と平行な線とＤ／Ａ変換器６の出力特
性との交点Ｐ３に対応する電圧Ｖc１′を出力する。
一方、この出力電圧Ｖc１′は制御電圧としてＶＣＯ２
にフィードバックされるから、制御電圧Ｖcの変化によ
りＶＣＯ２の発振周波数は更に変化する。すなわち、Ｖ
ＣＯ２は、上記交点Ｐ３を通る縦軸と平行な線とＶＣＯ
２のチュウニング特性′との交点Ｐ４に対応する周波
数ｆs１″で発振する。
に応じてＤ／Ａ変換器６の出力電圧Ｖcが変化し、Ｄ／
Ａ変換器６は、上記周波数ｆs１′に対応した電圧Ｖc
１′を出力する。すなわち、Ｄ／Ａ変換器６は、上記交
点Ｐ２を通る横軸と平行な線とＤ／Ａ変換器６の出力特
性との交点Ｐ３に対応する電圧Ｖc１′を出力する。
一方、この出力電圧Ｖc１′は制御電圧としてＶＣＯ２
にフィードバックされるから、制御電圧Ｖcの変化によ
りＶＣＯ２の発振周波数は更に変化する。すなわち、Ｖ
ＣＯ２は、上記交点Ｐ３を通る縦軸と平行な線とＶＣＯ
２のチュウニング特性′との交点Ｐ４に対応する周波
数ｆs１″で発振する。
【００３２】そして、以下、ＶＣＯ２の発振周波数ｆs
の変化に応じてＤ／Ａ変換器６の出力電圧Ｖcが変化
し、この変化後の出力電圧Ｖcが制御電圧としてＶＣＯ
２にフィードバックされることによりＶＣＯ２の発振周
波数ｆsは、図４に示すように、チュウニング特性′
上の点Ｐ６、Ｐ８、…、Ｐ(2K)に対応する周波数に順
次、変化しながらＶＣＯ２のチュウニング特性′とＤ
／Ａ変換器６の出力特性との交点Ｐnに収束し、該交
点Ｐnに対応する周波数ｆs２で安定する。
の変化に応じてＤ／Ａ変換器６の出力電圧Ｖcが変化
し、この変化後の出力電圧Ｖcが制御電圧としてＶＣＯ
２にフィードバックされることによりＶＣＯ２の発振周
波数ｆsは、図４に示すように、チュウニング特性′
上の点Ｐ６、Ｐ８、…、Ｐ(2K)に対応する周波数に順
次、変化しながらＶＣＯ２のチュウニング特性′とＤ
／Ａ変換器６の出力特性との交点Ｐnに収束し、該交
点Ｐnに対応する周波数ｆs２で安定する。
【００３３】すなわち、ＶＣＯ２の発振周波数ｆsは、
ＶＣＯ２のチュウニング特性の変化に応じて変化後のチ
ュウニング特性とＤ／Ａ変換器６の出力特性との交点Ｐ
nに対応する周波数ｆsに変化し、その周波数ｆsで安定
する。そして、図４から分かるように、Ｄ／Ａ変換器６
の出力特性の傾斜を緩やかにするほど、Ｄ／Ａ変換器
６の出力電圧Ｖcに対するＶＣＯ２の発振周波数ｆsの変
化率が小さくなるから、Ｄ／Ａ変換器６の出力特性の
傾斜を比較的緩やかに設定することにより環境変化に対
して安定した発振器を構成することができる。
ＶＣＯ２のチュウニング特性の変化に応じて変化後のチ
ュウニング特性とＤ／Ａ変換器６の出力特性との交点Ｐ
nに対応する周波数ｆsに変化し、その周波数ｆsで安定
する。そして、図４から分かるように、Ｄ／Ａ変換器６
の出力特性の傾斜を緩やかにするほど、Ｄ／Ａ変換器
６の出力電圧Ｖcに対するＶＣＯ２の発振周波数ｆsの変
化率が小さくなるから、Ｄ／Ａ変換器６の出力特性の
傾斜を比較的緩やかに設定することにより環境変化に対
して安定した発振器を構成することができる。
【００３４】なお、Ｄ／Ａ変換器６の出力特性は好ま
しくは、図４に示すように、両端部の傾斜を中央部の傾
斜よりも急勾配にするとよい。このようにすると、ＶＣ
Ｏ２のチュウニング特性が標準のチュウニング特性か
ら大きくはずれた場合にも、Ｄ／Ａ変換器６からＶＣＯ
２の制御可能範囲内の制御電圧が出力され、ＶＣＯ２の
発振周波数ｆsが収束しないという暴走現象が防止さ
れ、ＶＣＯ２の安定性がより向上する。
しくは、図４に示すように、両端部の傾斜を中央部の傾
斜よりも急勾配にするとよい。このようにすると、ＶＣ
Ｏ２のチュウニング特性が標準のチュウニング特性か
ら大きくはずれた場合にも、Ｄ／Ａ変換器６からＶＣＯ
２の制御可能範囲内の制御電圧が出力され、ＶＣＯ２の
発振周波数ｆsが収束しないという暴走現象が防止さ
れ、ＶＣＯ２の安定性がより向上する。
【００３５】
【発明の効果】以上説明したように、本発明によれば、
制御電圧の増加に応じて発振周波数が増加又は減少する
特性を有する電圧制御発振回路と、上記電圧制御発振回
路の一部出力から制御電圧を生成し、上記電圧制御発振
回路に帰還する帰還回路とを備えた発振器において、上
記帰還回路を、上記電圧制御発振回路の発振周波数に比
例した所定の周波数をデジタル値で計測する周波数計測
器と、上記周波数計測器で計測された計測周波数をアナ
ログの電圧信号に変換して上記制御電圧を生成するＤ／
Ａ変換器とで構成し、上記Ｄ／Ａ変換器は、上記電圧制
御発振回路が制御電圧の増加に応じて発振周波数が増加
する特性を有するときは、上記計測周波数の増加に応じ
て生成する制御電圧が減少し、上記電圧制御発振回路が
制御電圧の増加に応じて発振周波数が減少する特性を有
するときは、上記計測周波数の減少に応じて生成する制
御電圧が減少する特性を有し、該制御信号をアナログ信
号に変換して上記電圧制御発振回路に帰還するようにし
たので、上記周波数計測器のゲート時間を制御すること
により帰還回路の応答性を好適に制御することができ
る。
制御電圧の増加に応じて発振周波数が増加又は減少する
特性を有する電圧制御発振回路と、上記電圧制御発振回
路の一部出力から制御電圧を生成し、上記電圧制御発振
回路に帰還する帰還回路とを備えた発振器において、上
記帰還回路を、上記電圧制御発振回路の発振周波数に比
例した所定の周波数をデジタル値で計測する周波数計測
器と、上記周波数計測器で計測された計測周波数をアナ
ログの電圧信号に変換して上記制御電圧を生成するＤ／
Ａ変換器とで構成し、上記Ｄ／Ａ変換器は、上記電圧制
御発振回路が制御電圧の増加に応じて発振周波数が増加
する特性を有するときは、上記計測周波数の増加に応じ
て生成する制御電圧が減少し、上記電圧制御発振回路が
制御電圧の増加に応じて発振周波数が減少する特性を有
するときは、上記計測周波数の減少に応じて生成する制
御電圧が減少する特性を有し、該制御信号をアナログ信
号に変換して上記電圧制御発振回路に帰還するようにし
たので、上記周波数計測器のゲート時間を制御すること
により帰還回路の応答性を好適に制御することができ
る。
【００３６】また、上記周波数計測器をモノリシックＩ
Ｃ化することにより発振器の小型化、汎用化、低コスト
化が可能になり、上記Ｄ／Ａ変換器を上記電圧制御発振
回路と同一基板に形成することにより発振器の小型化、
異なる発振周波数の発振器のシリーズ化を容易に行うこ
とができる。
Ｃ化することにより発振器の小型化、汎用化、低コスト
化が可能になり、上記Ｄ／Ａ変換器を上記電圧制御発振
回路と同一基板に形成することにより発振器の小型化、
異なる発振周波数の発振器のシリーズ化を容易に行うこ
とができる。
【図１】本発明に係る発振器のブロック構成図である。
【図２】本発明に係る発振器の一実施例の回路構成図で
ある。
ある。
【図３】Ｄ／Ａ変換器の出力特性を示す図である。
【図４】ＶＣＯのチュウニング特性及びＤ／Ａ変換器の
出力特性を示す図である。
出力特性を示す図である。
【図５】従来の発振器のブロック構成図である。
【符号の説明】 １ 発振器 ２ ＶＣＯ ２１ ＳＡＷ発振子 ３ 分配器 ４ 周波数分周器 ５ 周波数カウンタ ５１ ゲート回路 ５２〜５５ フリップフロップ ５６ ホールド回路 ６ Ｄ／Ａ変換器 ７ クロック発生回路 Ｒ０〜Ｒ４ 抵抗 ＶＤ バラクタダイオード
Claims (1)
- 【請求項１】 制御電圧の増加に応じて発振周波数が増
加又は減少する特性を有する電圧制御発振回路と、上記
電圧制御発振回路の一部出力から制御電圧を生成し、上
記電圧制御発振回路に帰還する帰還回路とを備えた発振
器において、上記帰還回路は、上記電圧制御発振回路の
出力信号から当該電圧制御発振回路の発振周波数に比例
した所定の周波数をデジタル値で計測する周波数計測器
と、上記周波数計測器で計測された計測周波数をアナロ
グの電圧信号に変換して上記制御電圧を生成するＤ／Ａ
変換器とからなり、上記Ｄ／Ａ変換器は、上記電圧制御
発振回路が制御電圧の増加に応じて発振周波数が増加す
る特性を有するときは、上記計測周波数の増加に応じて
生成する制御電圧が減少し、上記電圧制御発振回路が制
御電圧の増加に応じて発振周波数が減少する特性を有す
るときは、上記計測周波数の減少に応じて生成する制御
電圧が減少する特性を有することを特徴とする発振器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22471093A JP3254844B2 (ja) | 1993-09-09 | 1993-09-09 | 発振器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22471093A JP3254844B2 (ja) | 1993-09-09 | 1993-09-09 | 発振器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0786932A JPH0786932A (ja) | 1995-03-31 |
| JP3254844B2 true JP3254844B2 (ja) | 2002-02-12 |
Family
ID=16818038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22471093A Expired - Fee Related JP3254844B2 (ja) | 1993-09-09 | 1993-09-09 | 発振器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3254844B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005079998A (ja) * | 2003-09-01 | 2005-03-24 | Sanyo Electric Co Ltd | 発振周波数制御回路 |
-
1993
- 1993-09-09 JP JP22471093A patent/JP3254844B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0786932A (ja) | 1995-03-31 |
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Legal Events
| Date | Code | Title | Description |
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