JP3144501B2 - 周波数シンセサイザ - Google Patents
周波数シンセサイザInfo
- Publication number
- JP3144501B2 JP3144501B2 JP04639292A JP4639292A JP3144501B2 JP 3144501 B2 JP3144501 B2 JP 3144501B2 JP 04639292 A JP04639292 A JP 04639292A JP 4639292 A JP4639292 A JP 4639292A JP 3144501 B2 JP3144501 B2 JP 3144501B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- phase
- frequency
- switching
- time
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】
【産業上の利用分野】本発明は通信機器に用いられる周
波数シンセサイザに関し、特に、高精度の出力周波数を
任意に可変設定できる周波数シンセサイザの周波数切替
動作の高速化を目的とした改良に関する。
波数シンセサイザに関し、特に、高精度の出力周波数を
任意に可変設定できる周波数シンセサイザの周波数切替
動作の高速化を目的とした改良に関する。
【０００２】
【従来の技術】高精度の出力周波数を得る周波数シンセ
サイザに広く応用されている基本構成として位相同期ル
ープ（ＰＬＬ：Ｐhase Ｌocked Ｌoop)構成がある。Ｐ
ＬＬ構成は、比較的小規模の回路で水晶発振子を用いた
高精度の基準発振源に位相同期した出力周波数が得られ
るという、回路規模，周波数精度の両面で大きな利点を
有している。しかしながら、ＰＬＬ構成は負帰還の制御
ループであるため、ＰＬＬ構成による周波数シンセサイ
ザの出力の信号対雑音比（Ｃ／Ｎ）と、ループの応答速
度には相反的な関係がある。即ち、例えばＴＤＭ（Ｔim
e Ｄivision Ｍultiplex）通信や周波数ホッピング通信
などのように、短いバースト区間毎に高速に周波数切替
を行う必要がある場合、周波数切替動作の応答速度を高
めようとすると、系の帯域が広くなり出力のＣ／Ｎが低
下するという問題が生ずる。この問題を解決する従来の
公知の方法の一つにデュアルモードＰＬＬ構成がある。
サイザに広く応用されている基本構成として位相同期ル
ープ（ＰＬＬ：Ｐhase Ｌocked Ｌoop)構成がある。Ｐ
ＬＬ構成は、比較的小規模の回路で水晶発振子を用いた
高精度の基準発振源に位相同期した出力周波数が得られ
るという、回路規模，周波数精度の両面で大きな利点を
有している。しかしながら、ＰＬＬ構成は負帰還の制御
ループであるため、ＰＬＬ構成による周波数シンセサイ
ザの出力の信号対雑音比（Ｃ／Ｎ）と、ループの応答速
度には相反的な関係がある。即ち、例えばＴＤＭ（Ｔim
e Ｄivision Ｍultiplex）通信や周波数ホッピング通信
などのように、短いバースト区間毎に高速に周波数切替
を行う必要がある場合、周波数切替動作の応答速度を高
めようとすると、系の帯域が広くなり出力のＣ／Ｎが低
下するという問題が生ずる。この問題を解決する従来の
公知の方法の一つにデュアルモードＰＬＬ構成がある。
【０００３】図１１は従来用いられているデュアルモー
ドＰＬＬの構成図である。図中１０１は電圧制御発振器
（以下、ＶＣＯ：Ｖoltage Ｃontrolled Ｏscillator
）、１０２は外部から与えられる周波数に従ってＶＣ
Ｏ１０１の出力ｆ0ut を分周する可変分周器、１０３は
基準周波数を発生する基準発振器である。１０４は上記
可変分周器１０２と基準発振器１０３の出力位相を比較
する位相比較器で、一般に排他的論理和等による２値レ
ベル上の乗算処理や、バランスドミキサ回路等によるア
ナログ波形と２値波形との乗算処理で位相比較機能を実
現している。１０５は位相比較器１０４の出力に含まれ
る位相比較値以外の高調波成分を除去し、ＶＣＯ１０１
の周波数制御電圧入力に帰還するデュアルモードループ
フィルタであって、外部から入力されるモード切替信号
に従って、ＰＬＬのループ帯域を広帯域、及び狭帯域の
２モードに切替えることのできるループフィルタで構成
される。このループフィルタ１０５には、一般に系の安
定性の理由から３次以下の低域ろ波器が用いられ、モー
ド切替信号により低域ろ波器の時定数や遮断周波数もし
くは利得等のパラメータが大，小に切替設定される。以
上の構成において、出力ｆout の周波数切替を行う場
合、まず可変分周器１０２に対し、設定する周波数に対
応する分周数（設定する周波数と基準周波数との比）を
与えると同時に、デュアルモードフィルタ１０５に与え
るモード切替信号により、所定の周波数引込時間だけル
ープ時定数を小、遮断周波数を大、もしくは利得を大に
設定し、ループ帯域を広くして高速で引込動作を行わせ
る。
ドＰＬＬの構成図である。図中１０１は電圧制御発振器
（以下、ＶＣＯ：Ｖoltage Ｃontrolled Ｏscillator
）、１０２は外部から与えられる周波数に従ってＶＣ
Ｏ１０１の出力ｆ0ut を分周する可変分周器、１０３は
基準周波数を発生する基準発振器である。１０４は上記
可変分周器１０２と基準発振器１０３の出力位相を比較
する位相比較器で、一般に排他的論理和等による２値レ
ベル上の乗算処理や、バランスドミキサ回路等によるア
ナログ波形と２値波形との乗算処理で位相比較機能を実
現している。１０５は位相比較器１０４の出力に含まれ
る位相比較値以外の高調波成分を除去し、ＶＣＯ１０１
の周波数制御電圧入力に帰還するデュアルモードループ
フィルタであって、外部から入力されるモード切替信号
に従って、ＰＬＬのループ帯域を広帯域、及び狭帯域の
２モードに切替えることのできるループフィルタで構成
される。このループフィルタ１０５には、一般に系の安
定性の理由から３次以下の低域ろ波器が用いられ、モー
ド切替信号により低域ろ波器の時定数や遮断周波数もし
くは利得等のパラメータが大，小に切替設定される。以
上の構成において、出力ｆout の周波数切替を行う場
合、まず可変分周器１０２に対し、設定する周波数に対
応する分周数（設定する周波数と基準周波数との比）を
与えると同時に、デュアルモードフィルタ１０５に与え
るモード切替信号により、所定の周波数引込時間だけル
ープ時定数を小、遮断周波数を大、もしくは利得を大に
設定し、ループ帯域を広くして高速で引込動作を行わせ
る。
【０００４】次に、上記所定の周波数引込時間が経過し
た時点でモード切替信号の極性を反転し、ループ時定数
を大、遮断周波数を小、もしくは利得を小に設定し、ル
ープ帯域を狭くすることにより出力の安定化、高Ｃ／Ｎ
化をはかる。この２つのモードを巧に組合せることによ
り、前述の応答速度とＣ／Ｎの相反関係の問題を解決す
るという構成である。しかしながら、前記従来のデュア
ルモードＰＬＬ構成を実際にハードウェア化する場合、
デュアルモードループフィルタ１０５のモード切替動作
をいかに理想通り実現するかが大きな問題となる。即
ち、デュアルモードループフィルタ１０５のパラメータ
を切替える場合、具体的には抵抗，コンデンサ等の受動
素子、あるいはトランジスタ，オペアンプ等の能動素子
や回路をアナログスイッチ等で切替える制御が必要であ
るが、これらの制御動作はコンデンサの急激な充放電
や、異なる半導体素子の切替による直流オフセット電圧
の変化を伴うので、ＶＣＯ１０１の周波数制御電圧に不
連続な変化が生じ、ループ帯域が狭い方へ切り替った後
で周波数及び位相が目標値から大きく離れてしまい、か
えって位相同期が長びいてしまうという問題が生ずる。
このような切替時点での不具合を解決するためデュアル
モードＰＬＬ構成を用いない他の方法が近年考案されて
いる。
た時点でモード切替信号の極性を反転し、ループ時定数
を大、遮断周波数を小、もしくは利得を小に設定し、ル
ープ帯域を狭くすることにより出力の安定化、高Ｃ／Ｎ
化をはかる。この２つのモードを巧に組合せることによ
り、前述の応答速度とＣ／Ｎの相反関係の問題を解決す
るという構成である。しかしながら、前記従来のデュア
ルモードＰＬＬ構成を実際にハードウェア化する場合、
デュアルモードループフィルタ１０５のモード切替動作
をいかに理想通り実現するかが大きな問題となる。即
ち、デュアルモードループフィルタ１０５のパラメータ
を切替える場合、具体的には抵抗，コンデンサ等の受動
素子、あるいはトランジスタ，オペアンプ等の能動素子
や回路をアナログスイッチ等で切替える制御が必要であ
るが、これらの制御動作はコンデンサの急激な充放電
や、異なる半導体素子の切替による直流オフセット電圧
の変化を伴うので、ＶＣＯ１０１の周波数制御電圧に不
連続な変化が生じ、ループ帯域が狭い方へ切り替った後
で周波数及び位相が目標値から大きく離れてしまい、か
えって位相同期が長びいてしまうという問題が生ずる。
このような切替時点での不具合を解決するためデュアル
モードＰＬＬ構成を用いない他の方法が近年考案されて
いる。
【０００５】この方法ではシンセサイザの周波数の切替
を行う際、まず、切替先の周波数に対応するＶＣＯの周
波数制御電圧を予め計測してディジタル数値化したデー
タを記憶させ、記憶している値をＤ／Ａ変換器を用いて
ＶＣＯの制御電圧端子に与え、周波数の粗調初期設定を
行うと同時に位相比較器の２つの入力（基準発振器出力
と可変分周出力）のいずれか一方の位相を他方の位相に
一致するように強制的にプリセットする。このプリセッ
ト処理により、周波数切替の初期段階で、ほとんど切替
先の周波数への位相同期状態を実現させることが可能と
なる。（例えば文献：垂澤他「ディジタル・ループプリ
セット形高速周波数シンセサイザ」電子情報通信学会春
季全国大会Ｂ−８２０，１９８９年参照）
を行う際、まず、切替先の周波数に対応するＶＣＯの周
波数制御電圧を予め計測してディジタル数値化したデー
タを記憶させ、記憶している値をＤ／Ａ変換器を用いて
ＶＣＯの制御電圧端子に与え、周波数の粗調初期設定を
行うと同時に位相比較器の２つの入力（基準発振器出力
と可変分周出力）のいずれか一方の位相を他方の位相に
一致するように強制的にプリセットする。このプリセッ
ト処理により、周波数切替の初期段階で、ほとんど切替
先の周波数への位相同期状態を実現させることが可能と
なる。（例えば文献：垂澤他「ディジタル・ループプリ
セット形高速周波数シンセサイザ」電子情報通信学会春
季全国大会Ｂ−８２０，１９８９年参照）
【０００６】
【発明が解決しようとする課題】しかしながらこのプリ
セット処理による方法では、上記周波数の粗調精度によ
り、プリセット処理後の位相同期時間が大きく左右され
ることが知られており（前記参照文献）、周波数粗調精
度の向上のため、位相同期引込後のＶＣＯの周波数制御
端子電圧をＤ／Ａ変換器を用いてディジタル的にモニタ
し、学習記憶する手段が必要となる。しかしこの学習記
憶手段を用いたとしても周囲の温度変化が著しい場合、
上記学習による周波数制御端子電圧の予備知識のない状
態で新しい周波数の設定を余儀なくされるので、同期引
込時間が長くなるという問題は避けられない。本発明の
目的は、周波数切替の高速化と、高Ｓ／Ｎ比の相反関係
を克服するに当って、前記従来の方法で生ずる不具合を
取り除き、かつ小形化，ＩＣ化に適する周波数シンセサ
イザを提供することにある。
セット処理による方法では、上記周波数の粗調精度によ
り、プリセット処理後の位相同期時間が大きく左右され
ることが知られており（前記参照文献）、周波数粗調精
度の向上のため、位相同期引込後のＶＣＯの周波数制御
端子電圧をＤ／Ａ変換器を用いてディジタル的にモニタ
し、学習記憶する手段が必要となる。しかしこの学習記
憶手段を用いたとしても周囲の温度変化が著しい場合、
上記学習による周波数制御端子電圧の予備知識のない状
態で新しい周波数の設定を余儀なくされるので、同期引
込時間が長くなるという問題は避けられない。本発明の
目的は、周波数切替の高速化と、高Ｓ／Ｎ比の相反関係
を克服するに当って、前記従来の方法で生ずる不具合を
取り除き、かつ小形化，ＩＣ化に適する周波数シンセサ
イザを提供することにある。
【０００７】
【課題を解決するための手段】本発明の周波数シンセサ
イザは、周波数制御電圧が入力され該周波数制御電圧に
対応する発振周波数の出力が得られる電圧制御発振器
と、 該電圧制御発振器の出力を固定分周する固定分周器と、 該固定分周器の出力のタイミングに従って外部から設定
される位相量増加ステップ値Δφを積算し２π（ラジア
ン）で除したときの剰余φを出力する数値制御発振器
と、 周波数シンセサイザの基準周波数を与えるための基準発
振器と、 該基準発振器からの出力を分周した値ψを出力するカウ
ンタと、 前記数値制御発振器からの出力φおよび前記カウンタか
らの出力ψを、それぞれ前記電圧制御発振器からの帰還
位相信号および前記基準発振器からの基準位相信号とし
て入力し、次式
イザは、周波数制御電圧が入力され該周波数制御電圧に
対応する発振周波数の出力が得られる電圧制御発振器
と、 該電圧制御発振器の出力を固定分周する固定分周器と、 該固定分周器の出力のタイミングに従って外部から設定
される位相量増加ステップ値Δφを積算し２π（ラジア
ン）で除したときの剰余φを出力する数値制御発振器
と、 周波数シンセサイザの基準周波数を与えるための基準発
振器と、 該基準発振器からの出力を分周した値ψを出力するカウ
ンタと、 前記数値制御発振器からの出力φおよび前記カウンタか
らの出力ψを、それぞれ前記電圧制御発振器からの帰還
位相信号および前記基準発振器からの基準位相信号とし
て入力し、次式
【数４】 で与えられる位相誤差信号εを出力する位相比較器と、 該位相誤差信号εの平均値を算出して記憶保持した値＜
ε＞を出力する平均化回路と、 前記εと前記＜ε＞とを入力し、位相同期引込応答が定
常状態に入り前記平均化回路による平均値の算出が完了
する所定の切替時間Ｔ1 が経過するまでは前記εを、該
切替時間Ｔ1 が経過した後は前記＜ε＞を、それぞれ切
替え出力する切替回路と、 該切替回路の出力及び前記位相比較器の出力をアナログ
電圧の信号に変換する第１及び第２のＤ／Ａ変換器と、 該第１のＤ／Ａ変換器からの出力の重み付けを大きく
し、該第２のＤ／Ａ変換器からの出力の重み付けを小さ
くしてアナログ加算した電圧を前記周波数制御電圧とし
て前記電圧制御発振器に帰還する重み付け合成器とを備
えたことを特徴とするものである。
ε＞を出力する平均化回路と、 前記εと前記＜ε＞とを入力し、位相同期引込応答が定
常状態に入り前記平均化回路による平均値の算出が完了
する所定の切替時間Ｔ1 が経過するまでは前記εを、該
切替時間Ｔ1 が経過した後は前記＜ε＞を、それぞれ切
替え出力する切替回路と、 該切替回路の出力及び前記位相比較器の出力をアナログ
電圧の信号に変換する第１及び第２のＤ／Ａ変換器と、 該第１のＤ／Ａ変換器からの出力の重み付けを大きく
し、該第２のＤ／Ａ変換器からの出力の重み付けを小さ
くしてアナログ加算した電圧を前記周波数制御電圧とし
て前記電圧制御発振器に帰還する重み付け合成器とを備
えたことを特徴とするものである。
【０００８】
〔構成〕図１は、本発明による周波数シンセサイザの第
１の実施例を示す構成例図である。図中１は電圧制御発
振器（ＶＣＯ）で、外部から与えられる周波数制御電圧
Ｖに対応する発振周波数ｆout を発生する。２は固定分
周器であり、ＶＣＯ１の発振出力を１／Ｐ（Ｐ≧１）に
固定分周したクロックｆCLK （＝ｆout ／Ｐ）を出力す
る。３は数値制御発振器（ＮＣＯ：Ｎumerical Ｃontr
olled Ｏscillator ）であり、入力される信号（図１で
はｆCLK ）のタイミングに従い、外部から設定される位
相量増加ステップ値（ディジタル値）Δφを積算した値
を２πで除した値φを出力する。このような機能は２π
ラジアンの位相値をオーバーフロー値（２n 、ｎは自然
数）とするアキュムレータにより容易に実現できる。４
は基準発振器であり、周波数シンセサイザの基準周波数
ｆr を与える基準クロックを出力する。５はカウンタ
で、入力（図１ではｆr ）を分周した値（ディジタル
値）ψを出力する。６は位相比較器であり、上記φ及び
ψをそれぞれＶＣＯ１からの帰還位相信号及び基準発振
器４からの基準位相信号として入力し、次式で与えられ
る位相誤差信号ε（ディジタル値、−π≦ε≦π）を出
力する。
１の実施例を示す構成例図である。図中１は電圧制御発
振器（ＶＣＯ）で、外部から与えられる周波数制御電圧
Ｖに対応する発振周波数ｆout を発生する。２は固定分
周器であり、ＶＣＯ１の発振出力を１／Ｐ（Ｐ≧１）に
固定分周したクロックｆCLK （＝ｆout ／Ｐ）を出力す
る。３は数値制御発振器（ＮＣＯ：Ｎumerical Ｃontr
olled Ｏscillator ）であり、入力される信号（図１で
はｆCLK ）のタイミングに従い、外部から設定される位
相量増加ステップ値（ディジタル値）Δφを積算した値
を２πで除した値φを出力する。このような機能は２π
ラジアンの位相値をオーバーフロー値（２n 、ｎは自然
数）とするアキュムレータにより容易に実現できる。４
は基準発振器であり、周波数シンセサイザの基準周波数
ｆr を与える基準クロックを出力する。５はカウンタ
で、入力（図１ではｆr ）を分周した値（ディジタル
値）ψを出力する。６は位相比較器であり、上記φ及び
ψをそれぞれＶＣＯ１からの帰還位相信号及び基準発振
器４からの基準位相信号として入力し、次式で与えられ
る位相誤差信号ε（ディジタル値、−π≦ε≦π）を出
力する。
【数５】 上記（１）式の計算機能はＮＣＯ３の場合と同様、２π
ラジアンの位相値をオーバーフロー値とする複数の加算
器で容易に実現できる。
ラジアンの位相値をオーバーフロー値とする複数の加算
器で容易に実現できる。
【０００９】７は位相誤差信号εの平均値を算出し、記
憶保持した値＜ε＞を出力する平均化回路であって、平
均の方法は単純平均，忘却係数付きの重み付け平均等種
々のディジタルフィルタリング手法が適用できる。８は
切替回路で、位相誤差信号εとその平均値＜ε＞を入力
し、周波数切替動作の開始時点から所定の時間（以下、
切替時間という）Ｔ1 が経過するまではεを、その後は
＜ε＞を、それぞれ切替えて出力する。なお、上記切替
時間Ｔ1 は本発明の周波数シンセサイザの最初の位相同
期引込応答が定常状態に入るまでの時間に平均化回路７
によるεの平均値の算出時間を加えた値に設定されるも
のとする。９，及び１０はＤ／Ａ変換器であり、それぞ
れ切替回路８の出力及び位相比較器６の出力（位相誤差
信号）を入力し、各々アナログ電圧の信号Ｖ′，Ｖ″に
変換する。１１は上記Ｖ′の重み付けを大きくし、Ｖ″
の重み付けを小さくしてアナログ加算する重み付け合成
器であり、合成された出力は周波数制御電圧ＶとしてＶ
ＣＯ１に帰還される。
憶保持した値＜ε＞を出力する平均化回路であって、平
均の方法は単純平均，忘却係数付きの重み付け平均等種
々のディジタルフィルタリング手法が適用できる。８は
切替回路で、位相誤差信号εとその平均値＜ε＞を入力
し、周波数切替動作の開始時点から所定の時間（以下、
切替時間という）Ｔ1 が経過するまではεを、その後は
＜ε＞を、それぞれ切替えて出力する。なお、上記切替
時間Ｔ1 は本発明の周波数シンセサイザの最初の位相同
期引込応答が定常状態に入るまでの時間に平均化回路７
によるεの平均値の算出時間を加えた値に設定されるも
のとする。９，及び１０はＤ／Ａ変換器であり、それぞ
れ切替回路８の出力及び位相比較器６の出力（位相誤差
信号）を入力し、各々アナログ電圧の信号Ｖ′，Ｖ″に
変換する。１１は上記Ｖ′の重み付けを大きくし、Ｖ″
の重み付けを小さくしてアナログ加算する重み付け合成
器であり、合成された出力は周波数制御電圧ＶとしてＶ
ＣＯ１に帰還される。
【００１０】次に、図２は本発明による周波数シンセサ
イザの第２の実施例を示す構成例図である。図２の構成
要素のほとんどは図１と同一であるが、１′はＶＣＯ１
と異なり、それぞれ相対的に高利得（重み付け大）及び
低利得（重み付け小）の２種の周波数制御電圧を入力と
するＶＣＯであって、それぞれＤ／Ａ変換器９及び１０
の出力Ｖ′及びＶ″を直接入力しており、図１の重み付
け合成１１は不要である。ここで図２の場合のＶＣＯ
１′の構成例を図７に示す。図７は該ＶＣＯ１′の等価
同調回路であって、１−１はコイル、１−２はコンデン
サである。１−１及び１−２はＶＣＯ１′に使用される
単同調共振回路のインダクタンス及びキャパシタンスに
それぞれ対応している。１−３，１−４は可変容量ダイ
オードであって、１−３は１−１，１−２からなる単同
調共振回路に並列接続されるとともに、１−３，１−４
の容量制御電圧端子にはＤ／Ａ変換器９及び１０の出力
Ｖ′及びＶ″がそれぞれ入力される。１−５は抵抗器，
コンデンサ，コイルなどで構成される１ポート回路であ
って、インピーダンスＺを有し、可変容量ダイオード１
−４と直列接続された形態で前記１−１，１−２による
単同調共振回路及び可変容量ダイオード１−３に並列接
続される。
イザの第２の実施例を示す構成例図である。図２の構成
要素のほとんどは図１と同一であるが、１′はＶＣＯ１
と異なり、それぞれ相対的に高利得（重み付け大）及び
低利得（重み付け小）の２種の周波数制御電圧を入力と
するＶＣＯであって、それぞれＤ／Ａ変換器９及び１０
の出力Ｖ′及びＶ″を直接入力しており、図１の重み付
け合成１１は不要である。ここで図２の場合のＶＣＯ
１′の構成例を図７に示す。図７は該ＶＣＯ１′の等価
同調回路であって、１−１はコイル、１−２はコンデン
サである。１−１及び１−２はＶＣＯ１′に使用される
単同調共振回路のインダクタンス及びキャパシタンスに
それぞれ対応している。１−３，１−４は可変容量ダイ
オードであって、１−３は１−１，１−２からなる単同
調共振回路に並列接続されるとともに、１−３，１−４
の容量制御電圧端子にはＤ／Ａ変換器９及び１０の出力
Ｖ′及びＶ″がそれぞれ入力される。１−５は抵抗器，
コンデンサ，コイルなどで構成される１ポート回路であ
って、インピーダンスＺを有し、可変容量ダイオード１
−４と直列接続された形態で前記１−１，１−２による
単同調共振回路及び可変容量ダイオード１−３に並列接
続される。
【００１１】図７の構成によりＶＣＯ１′の発振周波数
ｆout はコイル１−１のインダクタンスと、コンデンサ
１−２，可変容量ダイオード１−３，１−４，１ポート
回路１−５からなる合成回路の総合キャパシタンスで決
定される。そこで１ポート回路１−５のインピーダンス
Ｚの絶対値を可変容量ダイオード１−４のインピーダン
スの絶対値より充分大きく設定した場合、可変容量ダイ
オード１−３と１−４のキャパシタンス値の範囲が同一
であっても、１−３のキャパシタンス（Ｖ′により制
御）の対発振周波数感度は１−４のキャパシタンス
（Ｖ″により制御）のそれよりも一般に大きくなる。以
上の構成により、それぞれ相対的に高利得（重み付け
大）及び低利得（重み付け小）の２種の周波数制御電圧
Ｖ′，Ｖ″を入力とするＶＣＯ１′の実現が可能とな
り、その効果は図１の重み付け合成器１１とＶＣＯ１の
組合せと等価であることがわかる。
ｆout はコイル１−１のインダクタンスと、コンデンサ
１−２，可変容量ダイオード１−３，１−４，１ポート
回路１−５からなる合成回路の総合キャパシタンスで決
定される。そこで１ポート回路１−５のインピーダンス
Ｚの絶対値を可変容量ダイオード１−４のインピーダン
スの絶対値より充分大きく設定した場合、可変容量ダイ
オード１−３と１−４のキャパシタンス値の範囲が同一
であっても、１−３のキャパシタンス（Ｖ′により制
御）の対発振周波数感度は１−４のキャパシタンス
（Ｖ″により制御）のそれよりも一般に大きくなる。以
上の構成により、それぞれ相対的に高利得（重み付け
大）及び低利得（重み付け小）の２種の周波数制御電圧
Ｖ′，Ｖ″を入力とするＶＣＯ１′の実現が可能とな
り、その効果は図１の重み付け合成器１１とＶＣＯ１の
組合せと等価であることがわかる。
【００１２】次に、図１及び図２の構成例の変形によっ
てそれぞれ得られる本発明の第３の実施例，第４の実施
例を図３及び図４に示す。図３及び図４の各々の全ての
構成要素はそれぞれ図１及び図２と全く同一であって、
ただ、固定分周器２と基準発振器４の出力がそれぞれカ
ウンタ５及びＮＣＯ３に接続されていることのみが図１
及び図２の場合とそれぞれ異なっている。即ち図３及び
図４の構成では、ＮＣＯ３の出力φが基準位相信号とな
り、カウンタ５の出力ψが帰還位相信号となる。
てそれぞれ得られる本発明の第３の実施例，第４の実施
例を図３及び図４に示す。図３及び図４の各々の全ての
構成要素はそれぞれ図１及び図２と全く同一であって、
ただ、固定分周器２と基準発振器４の出力がそれぞれカ
ウンタ５及びＮＣＯ３に接続されていることのみが図１
及び図２の場合とそれぞれ異なっている。即ち図３及び
図４の構成では、ＮＣＯ３の出力φが基準位相信号とな
り、カウンタ５の出力ψが帰還位相信号となる。
【００１３】また、図１及び図２の構成例の変形によっ
てそれぞれ得られる本発明の第５及び第６の実施例を図
５，図６に示す。図５，図６の構成要素のほとんどは、
それぞれ図１及び図２と同一であるが、ただ平均化回路
７及び切替回路８とそれぞれ同機能の第２の平均化回路
７０及び第２の切替回路８０が新たに付加されており、
７０は位相比較器６の出力を入力し、８０は位相比較器
６の出力と７０の出力を入力し、切替えた出力を前記Ｄ
／Ａ変換器１０に出力していることがそれぞれ図１及び
図２の構成例と異なっている。なお、上記切替回路８０
の切替時間をＴ2 とおくとき、Ｔ2 はＴ1 以後再び位相
同期引込応答が定常状態に入るまでの時間に、平均化回
路７０による平均値の算出時間を加えた値に設定される
ものとする。
てそれぞれ得られる本発明の第５及び第６の実施例を図
５，図６に示す。図５，図６の構成要素のほとんどは、
それぞれ図１及び図２と同一であるが、ただ平均化回路
７及び切替回路８とそれぞれ同機能の第２の平均化回路
７０及び第２の切替回路８０が新たに付加されており、
７０は位相比較器６の出力を入力し、８０は位相比較器
６の出力と７０の出力を入力し、切替えた出力を前記Ｄ
／Ａ変換器１０に出力していることがそれぞれ図１及び
図２の構成例と異なっている。なお、上記切替回路８０
の切替時間をＴ2 とおくとき、Ｔ2 はＴ1 以後再び位相
同期引込応答が定常状態に入るまでの時間に、平均化回
路７０による平均値の算出時間を加えた値に設定される
ものとする。
【００１４】〔作用〕図１，図２，図３，図４，図５，
図６に示した本発明の構成例の作用を次に説明する。ま
ず上記全ての本発明の構成例に共通する特徴について述
べる。本発明の全ての構成例は、Ｄ／Ａ変換器９を経由
する第１のループとＤ／Ａ変換器１０を経由する第２の
ループの重み付け合成で構成されている。上記２つのル
ープは、ループ利得を除き本質的に同種であって両者に
共通する等価回路を図８に示す。図８において、８１は
位相比較器６に相当する加算ブロックであり、帰還位相
信号φ及び基準位相信号ψを入力して（１）式に基づく
位相誤差信号εを出力する。８２はＤ／Ａ変換器９又は
１０及び２つのループの重み付け係数による総合利得Ｇ
A を与える増幅ブロック、８３はＶＣＯ１又は１′の周
波数変調感度ＫV を与える増幅ブロックで８３の出力は
ＶＣＯ１又は１′の出力周波数ｆout である。
図６に示した本発明の構成例の作用を次に説明する。ま
ず上記全ての本発明の構成例に共通する特徴について述
べる。本発明の全ての構成例は、Ｄ／Ａ変換器９を経由
する第１のループとＤ／Ａ変換器１０を経由する第２の
ループの重み付け合成で構成されている。上記２つのル
ープは、ループ利得を除き本質的に同種であって両者に
共通する等価回路を図８に示す。図８において、８１は
位相比較器６に相当する加算ブロックであり、帰還位相
信号φ及び基準位相信号ψを入力して（１）式に基づく
位相誤差信号εを出力する。８２はＤ／Ａ変換器９又は
１０及び２つのループの重み付け係数による総合利得Ｇ
A を与える増幅ブロック、８３はＶＣＯ１又は１′の周
波数変調感度ＫV を与える増幅ブロックで８３の出力は
ＶＣＯ１又は１′の出力周波数ｆout である。
【００１５】８４はＶＣＯ１又は１′の出力周波数ｆ
out を位相に変換するための積分ブロック、８５は固定
分周器２と、ＮＣＯ３によるＶＣＯ１又は１′の出力位
相の１／（Ｐ・Ｑ）分周動作（ＱはＮＣＯ３の等価分周
数）に相当する減衰ブロックでありその出力は帰還位相
信号φとなる。さて、図８の等価回路におけるφ，ψ，
εの各値は、ＮＣＯ３，カウンタ５の動きにより時間軸
上で離散的に変化するので、これらをＺ変換領域で取扱
い、それぞれφ（Ｚ），ψ（Ｚ），ε（Ｚ）で表すと、
次の方程式が得られる。 ここに左辺の最右端の因子Ｚ-1／（１−Ｚ-1）はＺ変換
領域での積分演算子である。（２）式を変形し、整理す
ると、次式を得る。 φ（Ｚ）＝Ｈ（Ｚ）・ψ（Ｚ） ：応答特性 …………（３） なお（３）式より次式が成立する。 ε（Ｚ）＝ψ（Ｚ）−φ（Ｚ）＝（１−Ｈ（Ｚ））ψ（Ｚ）………（６）
out を位相に変換するための積分ブロック、８５は固定
分周器２と、ＮＣＯ３によるＶＣＯ１又は１′の出力位
相の１／（Ｐ・Ｑ）分周動作（ＱはＮＣＯ３の等価分周
数）に相当する減衰ブロックでありその出力は帰還位相
信号φとなる。さて、図８の等価回路におけるφ，ψ，
εの各値は、ＮＣＯ３，カウンタ５の動きにより時間軸
上で離散的に変化するので、これらをＺ変換領域で取扱
い、それぞれφ（Ｚ），ψ（Ｚ），ε（Ｚ）で表すと、
次の方程式が得られる。 ここに左辺の最右端の因子Ｚ-1／（１−Ｚ-1）はＺ変換
領域での積分演算子である。（２）式を変形し、整理す
ると、次式を得る。 φ（Ｚ）＝Ｈ（Ｚ）・ψ（Ｚ） ：応答特性 …………（３） なお（３）式より次式が成立する。 ε（Ｚ）＝ψ（Ｚ）−φ（Ｚ）＝（１−Ｈ（Ｚ））ψ（Ｚ）………（６）
【００１６】今、周波数切替制御により、Δｆなる周波
数ステップ入力が基準位相信号ψに重畳された場合、 となるから（４）式，（７）式を（６）式に代入し整理
すると、下式を得る。 従って（８）式の逆Ｚ変換により、εの時系列ε（ｋ）
（ｋ：時系列番号）を求めると次式となる。 よって、（９）式よりループ利得ＧL が下式 ｜１−ＧL ｜＜１ ……………（１０） 即ち、０＜ＧL ＜２ ……………（１１） を満足するときループは安定であり、その次数は１次で
あることがわかる。
数ステップ入力が基準位相信号ψに重畳された場合、 となるから（４）式，（７）式を（６）式に代入し整理
すると、下式を得る。 従って（８）式の逆Ｚ変換により、εの時系列ε（ｋ）
（ｋ：時系列番号）を求めると次式となる。 よって、（９）式よりループ利得ＧL が下式 ｜１−ＧL ｜＜１ ……………（１０） 即ち、０＜ＧL ＜２ ……………（１１） を満足するときループは安定であり、その次数は１次で
あることがわかる。
【００１７】なお本発明の構成における位相比較器６
は、従来の位相比較器に見られる周期波形の乗算処理な
どの非線形演算を用いることなく、位相誤差量そのもの
を直接検出し、ディジタル数値化しているので、不要な
高調波成分を含むことはない。このため、原理的には従
来のＰＬＬ構成に含まれるＣ／Ｎ向上のための高調波成
分除去用ループフィルタが本発明の構成では不要であ
り、従って、該ループフィルタにより課せられた同期引
込動作高速化の制限を取り除くことができるので、１次
ループといえども、一定のＣ／Ｎ値を確保した応答の高
速化への道が開かれていることが明らかである。以上が
Ｄ／Ａ変換器９及び１０を経由するそれぞれ第１及び第
２のループに共通する基本的特徴である。なお、これら
２つのループのループ利得ＧL は、重み付け合成器１１
又はＶＣＯ１′による重み付け合成の効果により異なっ
ており、第１のループの方が第２のループより大きく設
定されていることが明らかである。
は、従来の位相比較器に見られる周期波形の乗算処理な
どの非線形演算を用いることなく、位相誤差量そのもの
を直接検出し、ディジタル数値化しているので、不要な
高調波成分を含むことはない。このため、原理的には従
来のＰＬＬ構成に含まれるＣ／Ｎ向上のための高調波成
分除去用ループフィルタが本発明の構成では不要であ
り、従って、該ループフィルタにより課せられた同期引
込動作高速化の制限を取り除くことができるので、１次
ループといえども、一定のＣ／Ｎ値を確保した応答の高
速化への道が開かれていることが明らかである。以上が
Ｄ／Ａ変換器９及び１０を経由するそれぞれ第１及び第
２のループに共通する基本的特徴である。なお、これら
２つのループのループ利得ＧL は、重み付け合成器１１
又はＶＣＯ１′による重み付け合成の効果により異なっ
ており、第１のループの方が第２のループより大きく設
定されていることが明らかである。
【００１８】さて、上記２つのループの諸特徴に基づ
き、まず図１の構成例における周波数切替動作につい
て、以下具体的に説明する。はじめに出力周波数ｆout
の設定について明らかにする。図１では、ＮＣＯ３から
得られる帰還位相信号φは２πラジアンをオーバーフロ
ー値とするΔφの積算値で示されるので、
き、まず図１の構成例における周波数切替動作につい
て、以下具体的に説明する。はじめに出力周波数ｆout
の設定について明らかにする。図１では、ＮＣＯ３から
得られる帰還位相信号φは２πラジアンをオーバーフロ
ー値とするΔφの積算値で示されるので、
【外１】
【数６】 よって、ＮＣＯ３による等価分周数Ｑは
【数７】 である。
【００１９】また、基準クロックを分周するカウンタ５
も、ＮＣＯ３と同様にカウント動作
も、ＮＣＯ３と同様にカウント動作
【外２】
【数８】 である。従って、位相同期状態では
【数９】 となるので、（１２），（１４）式を（１５）式に代入
し、 を得る。ここでＶＣＯ１の出力周波数ｆout は ｆout ＝Ｐ・ｆCLK ……………（１７） であるから、（１６）式，（１７）式より次の（１８）
式を得る。 （１８）式より、Ｐ，Ｎ，ｆr を固定値とすると、出力
周波数ｆout はΔφに逆比例する関係で一意に設定でき
ることがわかる。なお、上記（１２）式〜（１８）式
は、図１と同一の位相比較構成を有する図２，図５，図
６においても同様に成立する。
し、 を得る。ここでＶＣＯ１の出力周波数ｆout は ｆout ＝Ｐ・ｆCLK ……………（１７） であるから、（１６）式，（１７）式より次の（１８）
式を得る。 （１８）式より、Ｐ，Ｎ，ｆr を固定値とすると、出力
周波数ｆout はΔφに逆比例する関係で一意に設定でき
ることがわかる。なお、上記（１２）式〜（１８）式
は、図１と同一の位相比較構成を有する図２，図５，図
６においても同様に成立する。
【００２０】さて次に、上記（１８）式で与えられる出
力周波数ｆout の目標値（切替先）に対応した位相量増
加ステップ値ΔφがＮＣＯ３に設定された時点から、実
際にｆout の目標値に位相同期した出力が得られるまで
の位相引込動作過程について、以下説明する。図１に示
した前記第１のループ及び第２のループが、重み付け合
成器１１により合成された構成において、最初にΔφが
設定された後、切替回路８の切替時間Ｔ1 が経過するま
での時間は上記２つのループは共に閉ループで応答を続
ける。このときの総合の閉ループ動作は、両者のループ
利得の和に相当するループ利得を有する１次ループの応
答と同じであり、前述の重み付け合成により当然のこと
ながらループ利得の高い第１のループが支配的な役割を
果たす。従って、第１のループのループ利得を（１１）
式の範囲内で適当に大きな値に設定することにより、高
速の位相引込み動作を行うことができる。
力周波数ｆout の目標値（切替先）に対応した位相量増
加ステップ値ΔφがＮＣＯ３に設定された時点から、実
際にｆout の目標値に位相同期した出力が得られるまで
の位相引込動作過程について、以下説明する。図１に示
した前記第１のループ及び第２のループが、重み付け合
成器１１により合成された構成において、最初にΔφが
設定された後、切替回路８の切替時間Ｔ1 が経過するま
での時間は上記２つのループは共に閉ループで応答を続
ける。このときの総合の閉ループ動作は、両者のループ
利得の和に相当するループ利得を有する１次ループの応
答と同じであり、前述の重み付け合成により当然のこと
ながらループ利得の高い第１のループが支配的な役割を
果たす。従って、第１のループのループ利得を（１１）
式の範囲内で適当に大きな値に設定することにより、高
速の位相引込み動作を行うことができる。
【００２１】次に、切替時間Ｔ1 が経過した時、切替回
路８の出力は位相比較器６からの位相誤差信号εから平
均化回路７によるεの平均値の記憶保持値＜ε＞に切替
わる。ここで上記切替時間Ｔ1 は上記２つのループによ
る最初の応答が定常状態に入るまでの時間に平均化回路
７によるεの平均値の算出時間を加えた値に設定されて
いるので、以後第１のループは、定常状態における位相
誤差信号εが、その平均値＜ε＞に固定された形態で開
ループ状態となる。このとき、第２のループは、第１の
ループが開ループ状態に設定された時点で引き継がれた
位相誤差信号を初期値とし、低いループ利得で引き続き
閉ループ動作を続ける。即ち、第２のループは、位相誤
差信号εの真の平均値に対する＜ε＞の偏差分を吸収す
ることにより周波数精度を向上するとともに、低いルー
プ利得により、高いＣ／Ｎを保証する閉ループ動作を継
続する。以上が図１の構成例における周波数切替時の位
相引込み動作過程であるが、図２の構成例の場合も、Ｖ
ＣＯ１′自体が図１の重み付け合成器１１の機能を包含
していることから、図１と全く同一の作用が得られるこ
とは自明である。
路８の出力は位相比較器６からの位相誤差信号εから平
均化回路７によるεの平均値の記憶保持値＜ε＞に切替
わる。ここで上記切替時間Ｔ1 は上記２つのループによ
る最初の応答が定常状態に入るまでの時間に平均化回路
７によるεの平均値の算出時間を加えた値に設定されて
いるので、以後第１のループは、定常状態における位相
誤差信号εが、その平均値＜ε＞に固定された形態で開
ループ状態となる。このとき、第２のループは、第１の
ループが開ループ状態に設定された時点で引き継がれた
位相誤差信号を初期値とし、低いループ利得で引き続き
閉ループ動作を続ける。即ち、第２のループは、位相誤
差信号εの真の平均値に対する＜ε＞の偏差分を吸収す
ることにより周波数精度を向上するとともに、低いルー
プ利得により、高いＣ／Ｎを保証する閉ループ動作を継
続する。以上が図１の構成例における周波数切替時の位
相引込み動作過程であるが、図２の構成例の場合も、Ｖ
ＣＯ１′自体が図１の重み付け合成器１１の機能を包含
していることから、図１と全く同一の作用が得られるこ
とは自明である。
【００２２】ここで、図２の構成例の位相同期引込特性
の実測例を図９に示す。図９の横軸は時間（ｍｓ）、縦
軸は周波数（５０ｋＨｚ／目盛）で、４５１．５ＭＨｚ
から４４７．５ＭＨｚまで出力周波数ｆout を−４ＭＨ
ｚの幅で切替えたときの実測結果がプロットされてい
る。なおこの場合の各設計値を次の表１にまとめて示
す。
の実測例を図９に示す。図９の横軸は時間（ｍｓ）、縦
軸は周波数（５０ｋＨｚ／目盛）で、４５１．５ＭＨｚ
から４４７．５ＭＨｚまで出力周波数ｆout を−４ＭＨ
ｚの幅で切替えたときの実測結果がプロットされてい
る。なおこの場合の各設計値を次の表１にまとめて示
す。
【表１】 図９より、周波数切替設定（図の左端）から０．３ｍｓ
（ミリ秒）の切替時間Ｔ1 経過後に第１のループ，第２
のループの重み付け合成による閉ループ動作によって目
標周波数４４７．５ＭＨｚの±８０ｋＨｚの範囲内に周
波数が引き込まれていることが確認できる。Ｔ1 経過以
後は、前述した通り、第１のループは位相誤差信号εの
平均値の保持値＜ε＞を制御電圧とする開ループ状態と
なり、第２のループのみの閉ループ動作に切替るため、
位相誤差信号εによる周波数変動幅が±１０ｋＨｚ以内
と急激に小さくなっているのがわかる。本実験により周
波数切替設定後、約０．６ｍｓで位相同期引込が完了
し、ｆout の変動幅が１ｋＨｚ以内に収斂していること
が確認できた。
（ミリ秒）の切替時間Ｔ1 経過後に第１のループ，第２
のループの重み付け合成による閉ループ動作によって目
標周波数４４７．５ＭＨｚの±８０ｋＨｚの範囲内に周
波数が引き込まれていることが確認できる。Ｔ1 経過以
後は、前述した通り、第１のループは位相誤差信号εの
平均値の保持値＜ε＞を制御電圧とする開ループ状態と
なり、第２のループのみの閉ループ動作に切替るため、
位相誤差信号εによる周波数変動幅が±１０ｋＨｚ以内
と急激に小さくなっているのがわかる。本実験により周
波数切替設定後、約０．６ｍｓで位相同期引込が完了
し、ｆout の変動幅が１ｋＨｚ以内に収斂していること
が確認できた。
【００２３】次に、図３，及び図４の構成例における出
力周波数ｆout の設定について明らかにする。図３及び
図４では、図１及び図２の構成例に比べ固定分周器２の
出力ｆCLK と基準発振器４の出力ｆr とが交換された接
続となっている。従って、前掲の（１２）式，（１３）
式，（１４）式及び（１６）式のｆCLK とｆr を交換す
ることによりそれぞれ次式を得る。
力周波数ｆout の設定について明らかにする。図３及び
図４では、図１及び図２の構成例に比べ固定分周器２の
出力ｆCLK と基準発振器４の出力ｆr とが交換された接
続となっている。従って、前掲の（１２）式，（１３）
式，（１４）式及び（１６）式のｆCLK とｆr を交換す
ることによりそれぞれ次式を得る。
【数１０】
【数１１】
【数１２】 一方、図３及び図４の構成例においても、前掲の（１
７）式は成立するので、この（１７）式と上記（１
６）′式より、（１８）式に対応する次の式を得る。 上記（１８）′式より、Ｎ，Ｐ，ｆr を固定値とする
と、出力周波数ｆout は、図１，図２の構成では（１
８）式によりΔφに逆比例する関係であったのに対し、
図３及び図４の構成ではΔφに比例する関係で一意に設
定できることがわかる。なお、図３及び図４の構成にお
ける位相同期引込動作過程は、図１及び図２の構成の場
合と同一であることは自明である。
７）式は成立するので、この（１７）式と上記（１
６）′式より、（１８）式に対応する次の式を得る。 上記（１８）′式より、Ｎ，Ｐ，ｆr を固定値とする
と、出力周波数ｆout は、図１，図２の構成では（１
８）式によりΔφに逆比例する関係であったのに対し、
図３及び図４の構成ではΔφに比例する関係で一意に設
定できることがわかる。なお、図３及び図４の構成にお
ける位相同期引込動作過程は、図１及び図２の構成の場
合と同一であることは自明である。
【００２４】次に、図５及び図６の構成例における位相
引込動作過程について説明する。図５及び図６の構成
は、それぞれ図１及び図２の構成の第２のループに、第
１のループの平均化回路７，切替回路８と同じ機能の平
均化回路７０，切替回路８０を付加した構成となってお
り、かつ、切替回路８０の切替時間Ｔ2 は、Ｔ1 に平均
化回路７０による平均値算出時間を加えた値以上に設定
されている。従って、周波数切替動作の開始時点から切
替回路８０による切替時間Ｔ2 が経過するまでの動作は
図１及び図２、さらには図３及び図４と全く同一であ
る。故に、切替時間Ｔ2 が経過した時点では、既に第１
のループは開ループ状態であり、第２のループは低い利
得による閉ループ動作で定常状態にある。この時点以
後、図５及び図６の構成では、切替回路８０により、位
相誤差信号εが、平均化回路７０から出力されるεの平
均値の記憶保持値＜ε＞′に切替えられ、以後、第２の
ループも開ループ状態となる。このように、第１のルー
プのみならず、最終的には第２のループまで記憶保持値
＜ε＞′による開ループ状態となることが、図１，図
２，図３及び図４と大きく異なっている。
引込動作過程について説明する。図５及び図６の構成
は、それぞれ図１及び図２の構成の第２のループに、第
１のループの平均化回路７，切替回路８と同じ機能の平
均化回路７０，切替回路８０を付加した構成となってお
り、かつ、切替回路８０の切替時間Ｔ2 は、Ｔ1 に平均
化回路７０による平均値算出時間を加えた値以上に設定
されている。従って、周波数切替動作の開始時点から切
替回路８０による切替時間Ｔ2 が経過するまでの動作は
図１及び図２、さらには図３及び図４と全く同一であ
る。故に、切替時間Ｔ2 が経過した時点では、既に第１
のループは開ループ状態であり、第２のループは低い利
得による閉ループ動作で定常状態にある。この時点以
後、図５及び図６の構成では、切替回路８０により、位
相誤差信号εが、平均化回路７０から出力されるεの平
均値の記憶保持値＜ε＞′に切替えられ、以後、第２の
ループも開ループ状態となる。このように、第１のルー
プのみならず、最終的には第２のループまで記憶保持値
＜ε＞′による開ループ状態となることが、図１，図
２，図３及び図４と大きく異なっている。
【００２５】上記のように、系全体が開ループ状態に設
定されると、以後、ＶＣＯ１もしくは１′の制御電圧−
発振周波数特性の変動や、電源電圧の変動に対する閉ル
ープ特有の補償能力が失われ、出力周波数の漂動が発生
することがあるが、短いバースト区間毎に高速で周波数
切替を行うＴＤＭ通信や周波数ホッピング通信では、上
記バースト区間中の周波数の漂動は無視できる程に極め
て小さいので本発明の有効性を引き出すことができる。
ここで、図６の構成例の位相同期引込特性の実測例を図
１０に示す。図１０の様式及び設計値は全て図９の場合
と同一であり、また切替回路８０の切替時間Ｔ2 はおよ
そ０．６ｍｓに設定している。図より、Ｔ1 経過時点で
第１のループが開ループ状態となり、周波数変動幅が±
１０ｋＨｚ以内に急激に小さくなるとともに、Ｔ2 経過
時点でさらに第２のループが開ループ状態となり、変動
がほとんど含まれない高精度の出力周波数が得られてい
る様子が確認できる。以上が図５及び図６の構成例にお
ける本発明の作用である。
定されると、以後、ＶＣＯ１もしくは１′の制御電圧−
発振周波数特性の変動や、電源電圧の変動に対する閉ル
ープ特有の補償能力が失われ、出力周波数の漂動が発生
することがあるが、短いバースト区間毎に高速で周波数
切替を行うＴＤＭ通信や周波数ホッピング通信では、上
記バースト区間中の周波数の漂動は無視できる程に極め
て小さいので本発明の有効性を引き出すことができる。
ここで、図６の構成例の位相同期引込特性の実測例を図
１０に示す。図１０の様式及び設計値は全て図９の場合
と同一であり、また切替回路８０の切替時間Ｔ2 はおよ
そ０．６ｍｓに設定している。図より、Ｔ1 経過時点で
第１のループが開ループ状態となり、周波数変動幅が±
１０ｋＨｚ以内に急激に小さくなるとともに、Ｔ2 経過
時点でさらに第２のループが開ループ状態となり、変動
がほとんど含まれない高精度の出力周波数が得られてい
る様子が確認できる。以上が図５及び図６の構成例にお
ける本発明の作用である。
【００２６】なお、図示を省略したが、図５および図６
において、図３及び図４の構成例と同様に固定分周器２
と基準発振器４の出力を、それぞれカウンタ５及びＮＣ
Ｏ３に接続するように構成してもよい（第７，第８の実
施例）。この場合、出力周波数ｆout の設定に関しては
図３及び図４の構成と同様、式（１８）′に基づくΔφ
の設定が必要であるとともに、位相引込動作過程は図５
及び図６の構成例の場合と全く同一になることも自明で
ある。
において、図３及び図４の構成例と同様に固定分周器２
と基準発振器４の出力を、それぞれカウンタ５及びＮＣ
Ｏ３に接続するように構成してもよい（第７，第８の実
施例）。この場合、出力周波数ｆout の設定に関しては
図３及び図４の構成と同様、式（１８）′に基づくΔφ
の設定が必要であるとともに、位相引込動作過程は図５
及び図６の構成例の場合と全く同一になることも自明で
ある。
【００２７】
【発明の効果】以上詳細に説明したように、本発明によ
れば、位相誤差量を直接的にディジタル数値で表現する
ＰＬＬ構成を用いているので、一定のＣ／Ｎ値を確保し
た応答の高速化が可能である。また、それぞれ大，小の
ループ利得を有する第１及び第２のループの動作をディ
ジタル的に切替えているので、切替時点でＶＣＯの周波
数制御電圧に不連続な変化がなく、一層の高速化，高Ｃ
／Ｎ化を達成することができる。また本発明を実現する
にあたって、ＶＣＯを除く回路のほとんどの部分のＩＣ
化が可能であり、小形化，低消費電力化，低コスト化が
容易であるという利点がある。
れば、位相誤差量を直接的にディジタル数値で表現する
ＰＬＬ構成を用いているので、一定のＣ／Ｎ値を確保し
た応答の高速化が可能である。また、それぞれ大，小の
ループ利得を有する第１及び第２のループの動作をディ
ジタル的に切替えているので、切替時点でＶＣＯの周波
数制御電圧に不連続な変化がなく、一層の高速化，高Ｃ
／Ｎ化を達成することができる。また本発明を実現する
にあたって、ＶＣＯを除く回路のほとんどの部分のＩＣ
化が可能であり、小形化，低消費電力化，低コスト化が
容易であるという利点がある。
【図１】本発明の第１の実施例を示す構成例図である。
【図２】本発明の第２の実施例を示す構成例図である。
【図３】図１の構成例の変形による本発明の第３の実施
例を示す構成例図である。
例を示す構成例図である。
【図４】図２の構成例の変形による本発明の第４の実施
例を示す構成例図である。
例を示す構成例図である。
【図５】図１の構成例の変形による本発明の第５の実施
例を示す構成例図である。
例を示す構成例図である。
【図６】図２の構成例の変形による本発明の第６の実施
例を示す構成例図である。
例を示す構成例図である。
【図７】図２のＶＣＯ１′の等価同調回路図である。
【図８】本発明の要点を説明するループの等価回路図で
ある。
ある。
【図９】図２の位相同期引込特性例図である。
【図１０】図６の位相同期引込特性例図である。
【図１１】従来のデュアルモードＰＬＬの構成例図であ
る。
る。
１ ＶＣＯ ２ 固定分周器 ３ ＮＣＯ ４ 基準発振器 ５ カウンタ ６ 位相比較器 ７，７０ 平均化回路 ８，８０ 切替回路 ９，１０ Ｄ／Ａ変換器 １１ 重み付け合成器 ８１ 加算ブロック ８２ 総合利得ＧA を与える増幅ブロック ８３ 周波数変調感度ＫV を与える増幅ブロック ８４ 積分ブロック ８５ 減衰ブロック
フロントページの続き (56)参考文献 特開 平４−248715（ＪＰ，Ａ) 特開 平４−137914（ＪＰ，Ａ) 特開 平３−109818（ＪＰ，Ａ) 特開 平１−114122（ＪＰ，Ａ) 特開 昭62−88428（ＪＰ，Ａ) 特開 平２−312318（ＪＰ，Ａ) 特開 昭61−57122（ＪＰ，Ａ) 特開 平１−97017（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03L 7/06 - 7/18
Claims (9)
- 【請求項１】 周波数制御電圧が入力され該周波数制御
電圧に対応する発振周波数の出力が得られる電圧制御発
振器と、 該電圧制御発振器の出力から得られる帰還位相信号φと
基準となる基準位相信号ψとが入力され、次式 【数１】 で与えられる位相誤差信号εを出力する位相比較器と、 該位相誤差信号εの平均値＜ε＞を算出し保持して出力
する平均化回路と、前記εと前記＜ε＞とを入力し、位
相同期引込応答がほぼ定常状態に入るまでの時間Ｔ1 が
経過するまでは前記εを、該時間Ｔ1 経過後は前記＜ε
＞を切替え出力する切替回路と、 該切替回路の出力及び前記εを入力し、前者の重み付け
を大、後者の重み付けを小として加算した電圧を前記周
波数制御電圧として前記電圧制御発振器に与える重み付
け合成手段とを備えた周波数シンセサイザ。 - 【請求項２】 周波数制御電圧が入力され該周波数制御
電圧に対応する発振周波数の出力が得られる電圧制御発
振器と、 該電圧制御発振器の出力を固定分周する固定分周器と、 該固定分周器の出力のタイミングに従って外部から設定
される位相量増加ステップ値Δφを積算し２π（ラジア
ン）で除したときの剰余φを出力する数値制御発振器
と、 周波数シンセサイザの基準周波数を与えるための基準発
振器と、 該基準発振器からの出力を分周した値ψを出力するカウ
ンタと、 前記数値制御発振器からの出力φおよび前記カウンタか
らの出力ψを、それぞれ前記電圧制御発振器からの帰還
位相信号および前記基準発振器からの基準位相信号とし
て入力し、次式 【数２】 で与えられる位相誤差信号εを出力する位相比較器と、 該位相誤差信号εの平均値を算出して記憶保持した値＜
ε＞を出力する平均化回路と、 前記εと前記＜ε＞とを入力し、位相同期引込応答が定
常状態に入り前記平均化回路による平均値の算出が完了
する所定の切替時間Ｔ1 が経過するまでは前記εを、該
切替時間Ｔ1 が経過した後は前記＜ε＞を、それぞれ切
替え出力する切替回路と、 該切替回路の出力及び前記位相比較器の出力をアナログ
電圧の信号に変換する第１及び第２のＤ／Ａ変換器と、 該第１のＤ／Ａ変換器からの出力の重み付けを大きく
し、該第２のＤ／Ａ変換器からの出力の重み付けを小さ
くしてアナログ加算した電圧を前記周波数制御電圧とし
て前記電圧制御発振器に帰還する重み付け合成器と を備えた周波数シンセサイザ。 - 【請求項３】 請求項２記載の周波数シンセサイザにお
いて、 前記固定分周器及び基準発振器の出力をそれぞれ前記カ
ウンタ及び前記数値制御発振器に入力し、該カウンタの
出力ψ及び該数値制御発振器の出力φをそれぞれ前記帰
還位相信号及び前記基準位相信号として前記位相比較器
に入力することを特徴とする請求項２記載の周波数シン
セサイザ。 - 【請求項４】 請求項２記載の周波数シンセサイザにお
いて、 前記平均化回路を第１の平均化回路とし、前記位相比較
器からの位相誤差信号εの平均値を算出して記憶保持し
た値＜ε＞′を出力する第２の平均化回路と、 前記切替回路を第１の切替回路とし、前記位相比較器か
らの位相誤差信号εと前記第２の平均化回路の出力＜ε
＞′とを入力し、前記第１の切替回路による切替動作完
了（切替時間Ｔ1 経過）後、再び位相同期引込応答が定
常状態に入るまでの時間に前記第２の平均化回路による
平均値の算出時間を加えた時間Ｔ2 が経過するまでは前
記εを、該時間Ｔ2 が経過した後は前記＜ε＞′をそれ
ぞれ切替えて前記第２のＤ／Ａ変換器に入力する第２の
切替回路と を備えたことを特徴とする請求項２記載の周波数シンセ
サイザ。 - 【請求項５】 請求項３記載の周波数シンセサイザにお
いて、 前記平均化回路を第１の平均化回路とし、前記位相比較
器からの位相誤差信号εの平均値を算出して記憶保持し
た値＜ε＞′を出力する第２の平均化回路と、 前記切替回路を第１の切替回路とし、前記位相比較器か
らの位相誤差信号εと前記第２の平均化回路の出力＜ε
＞′とを入力し、前記第１の切替回路による切替動作完
了（切替時間Ｔ1 経過）後、再び位相同期引込応答が定
常状態に入るまでの時間に前記第２の平均化回路による
平均値の算出時間を加えた時間Ｔ2 が経過するまでは前
記εを、該時間Ｔ2 が経過した後は前記＜ε＞′をそれ
ぞれ切替えて前記第２のＤ／Ａ変換器に入力する第２の
切替回路と を備えたことを特徴とする請求項３記載の周波数シンセ
サイザ。 - 【請求項６】 それぞれ相対的に高利得および低利得の
２種の周波数制御電圧が入力され該周波数制御電圧に対
応する発振周波数の出力が得られる電圧制御発振器と、 該電圧制御発振器の出力を固定分周する固定分周器と、 該固定分周器の出力のタイミングに従って外部から設定
される位相量増加ステップ値Δφを積算し２π（ラジア
ン）で除したときの剰余φを出力する数値制御発振器
と、 周波数シンセサイザの基準周波数を与えるための基準発
振器と、 該基準発振器からの出力を分周した値ψを出力するカウ
ンタと、 前記数値制御発振器からの出力φおよび前記カウンタか
らの出力ψを、それぞれ前記電圧制御発振器からの帰還
位相信号および前記基準発振器からの基準位相信号とし
て入力し、次式 【数３】 で与えられる位相誤差信号εを出力する位相比較器と、 該位相誤差信号εの平均値を算出して記憶保持した値＜
ε＞を出力する平均化回路と、 前記εと前記＜ε＞とを入力し、位相同期引込応答が定
常状態に入り前記平均化回路による平均値の算出が完了
する所定の切替時間Ｔ1 が経過するまでは前記εを、該
切替時間Ｔ1 が経過した後は前記＜ε＞を、それぞれ切
替え出力する切替回路と、 該切替回路の出力をアナログ電圧の信号に変換した電圧
を前記高利得の周波数制御電圧として前記電圧制御発振
器に帰還する第１のＤ／Ａ変換器と、 前記位相比較器の出力をアナログ電圧の信号に変換した
電圧を前記低利得の周波数制御電圧として前記電圧制御
発振器に帰還する第２のＤ／Ａ変換器と を備えた周波数シンセサイザ。 - 【請求項７】 請求項６記載の周波数シンセサイザにお
いて、 前記固定分周器及び基準発振器の出力をそれぞれ前記カ
ウンタ及び前記数値制御発振器に入力し、該カウンタの
出力ψ及び該数値制御発振器の出力φをそれぞれ前記帰
還位相信号及び前記基準位相信号として前記位相比較器
に入力することを特徴とする請求項６記載の周波数シン
セサイザ。 - 【請求項８】 請求項６記載の周波数シンセサイザにお
いて、 前記平均化回路を第１の平均化回路とし、前記位相比較
器からの位相誤差信号εの平均値を算出して記憶保持し
た値＜ε＞′を出力する第２の平均化回路と、 前記切替回路を第１の切替回路とし、前記位相比較器か
らの位相誤差信号εと前記第２の平均化回路の出力＜ε
＞′とを入力し、前記第１の切替回路による切替動作完
了（切替時間Ｔ1 経過）後、再び位相同期引込応答が定
常状態に入るまでの時間に前記第２の平均化回路による
平均値の算出時間を加えた時間Ｔ2 が経過するまでは前
記εを、該時間Ｔ2 が経過した後は前記＜ε＞′をそれ
ぞれ切替えて前記第２のＤ／Ａ変換器に入力する第２の
切替回路と を備えたことを特徴とする請求項６記載の周波数シンセ
サイザ。 - 【請求項９】 請求項７記載の周波数シンセサイザにお
いて、 前記平均化回路を第１の平均化回路とし、前記位相比較
器からの位相誤差信号εの平均値を算出して記憶保持し
た値＜ε＞′を出力する第２の平均化回路と、 前記切替回路を第１の切替回路とし、前記位相比較器か
らの位相誤差信号εと前記第２の平均化回路の出力＜ε
＞′とを入力し、前記第１の切替回路による切替動作完
了（切替時間Ｔ1 経過）後、再び位相同期引込応答が定
常状態に入るまでの時間に前記第２の平均化回路による
平均値の算出時間を加えた時間Ｔ2 が経過するまでは前
記εを、該時間Ｔ2 が経過した後は前記＜ε＞′をそれ
ぞれ切替えて前記第２のＤ／Ａ変換器に入力する第２の
切替回路と を備えたことを特徴とする請求項７記載の周波数シンセ
サイザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04639292A JP3144501B2 (ja) | 1992-02-03 | 1992-02-03 | 周波数シンセサイザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04639292A JP3144501B2 (ja) | 1992-02-03 | 1992-02-03 | 周波数シンセサイザ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05218861A JPH05218861A (ja) | 1993-08-27 |
| JP3144501B2 true JP3144501B2 (ja) | 2001-03-12 |
Family
ID=12745877
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04639292A Expired - Fee Related JP3144501B2 (ja) | 1992-02-03 | 1992-02-03 | 周波数シンセサイザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3144501B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016021401A (ja) * | 2011-03-21 | 2016-02-04 | エルジー ケム． エルティーディ． | 接続信頼性が向上したバッテリーセル・ホルダー、及びそれを含むバッテリーモジュール |
| JP2016504731A (ja) * | 2013-04-29 | 2016-02-12 | エルジー・ケム・リミテッド | 自動車用バッテリーパックに含まれるバッテリーモジュール集合体 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW201336352A (zh) * | 2012-02-23 | 2013-09-01 | Mactech Corp | 靜電消除裝置及控制電路 |
-
1992
- 1992-02-03 JP JP04639292A patent/JP3144501B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016021401A (ja) * | 2011-03-21 | 2016-02-04 | エルジー ケム． エルティーディ． | 接続信頼性が向上したバッテリーセル・ホルダー、及びそれを含むバッテリーモジュール |
| JP2016504731A (ja) * | 2013-04-29 | 2016-02-12 | エルジー・ケム・リミテッド | 自動車用バッテリーパックに含まれるバッテリーモジュール集合体 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05218861A (ja) | 1993-08-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8432231B2 (en) | Digital phase-locked loop clock system | |
| US5703540A (en) | Voltage-controlled crystal oscillator with extended range | |
| US7019569B2 (en) | Method of implementing multi-transfer curve phase lock loop | |
| JP2000509219A (ja) | 温度補償および周波数逓倍機能を備えた周波数シンセサイザおよびその製造方法 | |
| CN107257239B (zh) | 一种基于模拟补偿的温度补偿高频晶体振荡器 | |
| US20070188255A1 (en) | Oscillator gain equalization | |
| US7161443B2 (en) | Temperature compensated crystal oscillator | |
| JPS63219225A (ja) | クロック信号発生器 | |
| US7106140B2 (en) | Calibratable phase-locked loop | |
| US6091281A (en) | High precision reference voltage generator | |
| JP3144501B2 (ja) | 周波数シンセサイザ | |
| US4972446A (en) | Voltage controlled oscillator using dual modulus divider | |
| US7315214B2 (en) | Phase locked loop | |
| JP3895028B2 (ja) | 周波数シンセサイザ | |
| US5122762A (en) | Microwave synthesizer with fractional division | |
| JPH098551A (ja) | 高安定発振回路 | |
| JP4805706B2 (ja) | 恒温型の水晶発振器 | |
| JP3250484B2 (ja) | 電圧制御発振回路 | |
| JP2963552B2 (ja) | 周波数シンセサイザ | |
| JPH08340254A (ja) | 周波数シンセサイザ | |
| US3866137A (en) | Phase locked frequency divider circuitry | |
| US20220376671A1 (en) | Fast Frequency Switching in a Variable RF Filter | |
| JP3254844B2 (ja) | 発振器 | |
| JP3008938B1 (ja) | Ｐｌｌ回路 | |
| JP3144497B2 (ja) | 周波数シンセサイザ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |