JP3252370B2 - 周期信号ジェネレータ - Google Patents
周期信号ジェネレータInfo
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- JP3252370B2 JP3252370B2 JP25921594A JP25921594A JP3252370B2 JP 3252370 B2 JP3252370 B2 JP 3252370B2 JP 25921594 A JP25921594 A JP 25921594A JP 25921594 A JP25921594 A JP 25921594A JP 3252370 B2 JP3252370 B2 JP 3252370B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/78—Generating a single train of pulses having a predetermined pattern, e.g. a predetermined number
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/64—Generators producing trains of pulses, i.e. finite sequences of pulses
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K4/00—Generating pulses having essentially a finite slope or stepped portions
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N3/00—Scanning details of television systems; Combination thereof with generation of supply voltages
- H04N3/10—Scanning details of television systems; Combination thereof with generation of supply voltages by means not exclusively optical-mechanical
- H04N3/16—Scanning details of television systems; Combination thereof with generation of supply voltages by means not exclusively optical-mechanical by deflecting electron beam in cathode-ray tube, e.g. scanning corrections
- H04N3/22—Circuits for controlling dimensions, shape or centering of picture on screen
- H04N3/23—Distortion correction, e.g. for pincushion distortion correction, S-correction
- H04N3/233—Distortion correction, e.g. for pincushion distortion correction, S-correction using active elements
- H04N3/2335—Distortion correction, e.g. for pincushion distortion correction, S-correction using active elements with calculating means
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- Multimedia (AREA)
- Signal Processing (AREA)
- Details Of Television Scanning (AREA)
- Synchronizing For Television (AREA)
- Testing, Inspecting, Measuring Of Stereoscopic Televisions And Televisions (AREA)
- Manipulation Of Pulses (AREA)
- Controls And Circuits For Display Device (AREA)
Description
【0001】
【産業上の利用分野】本発明は、任意の周期と所定の形
状を有する周期信号のジェネレータに関するものであ
る。本発明によるジェネレータは、テレビの分野を含む
いかなる分野にも使用できる。
状を有する周期信号のジェネレータに関するものであ
る。本発明によるジェネレータは、テレビの分野を含む
いかなる分野にも使用できる。
【0002】
【従来の技術】関係する技術及び本発明は、説明を容易
にするためにテレビ信号処理に関連して説明する。しか
しながら、本発明の原理はより広い用途に適用され、下
記の説明は本発明の範囲を何ら限定するものではない。
にするためにテレビ信号処理に関連して説明する。しか
しながら、本発明の原理はより広い用途に適用され、下
記の説明は本発明の範囲を何ら限定するものではない。
【0003】水平走査信号及び垂直走査信号は、テレビ
信号の分野で知られており、陰極線管スクリーンに画像
をディスプレイするために使用されている。水平走査信
号は、陰極からエレクトロルミッネセントスクリーンに
電子を送る1つまたは複数の電子銃の偏向コイルまたは
電極に印加される信号である。画像を示すために、スク
リーンを走査して、スクリーンの上から下まで互いに垂
直に並んだ所定の数の線(水平走査線)をディスプレイ
する。
信号の分野で知られており、陰極線管スクリーンに画像
をディスプレイするために使用されている。水平走査信
号は、陰極からエレクトロルミッネセントスクリーンに
電子を送る1つまたは複数の電子銃の偏向コイルまたは
電極に印加される信号である。画像を示すために、スク
リーンを走査して、スクリーンの上から下まで互いに垂
直に並んだ所定の数の線(水平走査線)をディスプレイ
する。
【0004】テレビスクリーンでディスプレイされる線
の数は、所望の解像度及び世界の様々な地域で使用され
る表示規格によって変更される。現在、420 本線または
625本線画像が知られているが、新しい規格は、1024本
線及び2048本線さえ規定する。さらに、現在1秒当たり
25画像であるスクリーン上の画像の更新周波数は、同様
に、所望の品質及び規格によって変化する。例えば、シ
ンチレーション効果を防止するために、1秒につき50画
像の速度が考えられる。これらの様々な規格及び様々な
要求は、現在、各用法に固有の走査信号ジェネレータを
必要としている。
の数は、所望の解像度及び世界の様々な地域で使用され
る表示規格によって変更される。現在、420 本線または
625本線画像が知られているが、新しい規格は、1024本
線及び2048本線さえ規定する。さらに、現在1秒当たり
25画像であるスクリーン上の画像の更新周波数は、同様
に、所望の品質及び規格によって変化する。例えば、シ
ンチレーション効果を防止するために、1秒につき50画
像の速度が考えられる。これらの様々な規格及び様々な
要求は、現在、各用法に固有の走査信号ジェネレータを
必要としている。
【0005】また、陰極線管スクリーンは、いわゆる
「糸巻き形ひずみ」のため歪曲した形状で画像を描く。
水平走査の場合、糸巻き形ひずみは、スクリーン上を電
子銃の軌跡によって走査される長さ、すなわち、スポッ
トが走査されるべき線の高さによって変化する作用に関
するものである。実際、より下方及び上方の線のために
スポットが通過する長さは中央線の場合の長さより大き
い。その変化は現実には連続的であり、従って、その左
側及び右側端部で、画像は放物線形の輪郭を有する。こ
の現象は、用途及び電子銃の偏向装置を原因とするもの
である。この現象は、既に知られている。
「糸巻き形ひずみ」のため歪曲した形状で画像を描く。
水平走査の場合、糸巻き形ひずみは、スクリーン上を電
子銃の軌跡によって走査される長さ、すなわち、スポッ
トが走査されるべき線の高さによって変化する作用に関
するものである。実際、より下方及び上方の線のために
スポットが通過する長さは中央線の場合の長さより大き
い。その変化は現実には連続的であり、従って、その左
側及び右側端部で、画像は放物線形の輪郭を有する。こ
の現象は、用途及び電子銃の偏向装置を原因とするもの
である。この現象は、既に知られている。
【0006】補正すべき線に応じてこれらの偏向装置に
付加電圧または電流を印加することによって、この問題
を解消し、その結果、線の高さに関係なく走査領域が常
に同じであるようにする試みが行われてきた。例えば、
エス.ジェー.エス.トムソン−ミクロエレクトロニッ
ク(S.G.S. THOMSON MICROELECTRONICS) から「TDA81
5」として入手可能な回路は、そのような補正信号を生
成することができる。しかしながら、この型の回路の実
現は、第1にモニタがそれによって作動する規格に応じ
て、第2に特定のディスプレイモニタの劣化に応じてプ
リセットすることを必要とする。この結果、使用方法及
び規格が前もって設計されなければならない機器が形成
される。
付加電圧または電流を印加することによって、この問題
を解消し、その結果、線の高さに関係なく走査領域が常
に同じであるようにする試みが行われてきた。例えば、
エス.ジェー.エス.トムソン−ミクロエレクトロニッ
ク(S.G.S. THOMSON MICROELECTRONICS) から「TDA81
5」として入手可能な回路は、そのような補正信号を生
成することができる。しかしながら、この型の回路の実
現は、第1にモニタがそれによって作動する規格に応じ
て、第2に特定のディスプレイモニタの劣化に応じてプ
リセットすることを必要とする。この結果、使用方法及
び規格が前もって設計されなければならない機器が形成
される。
【0007】
【発明が解決しようとする課題】従って、本発明の目的
は、この予備知識から生じるそのような制約から自由
で、将来出現するであろうものさえ含むいかなる規格に
も適合する能力を有することである。従って、この場合
解決すべき問題は、下記の通りである。すなわち、ディ
スプレイモニタの糸巻き形ひずみの曲線の知識は与えら
れているので、選択した周期中に開始値と最終値の間で
時間が変化するような補正信号が生成されなければなら
ず、一方、この選択した周期の持続期間について予備知
識がない。これは、特に、規格が1秒当たり25画像から
1秒当たり50または40の画像に変化する時の場合であ
る。
は、この予備知識から生じるそのような制約から自由
で、将来出現するであろうものさえ含むいかなる規格に
も適合する能力を有することである。従って、この場合
解決すべき問題は、下記の通りである。すなわち、ディ
スプレイモニタの糸巻き形ひずみの曲線の知識は与えら
れているので、選択した周期中に開始値と最終値の間で
時間が変化するような補正信号が生成されなければなら
ず、一方、この選択した周期の持続期間について予備知
識がない。これは、特に、規格が1秒当たり25画像から
1秒当たり50または40の画像に変化する時の場合であ
る。
【0008】最終目的は、時間が伸長されるかまたは短
縮される装置を製造することである。現在まで、アナロ
グ回路だけによってそのような結果を得ることができ
る。また、アナログ回路は、通常、正弦曲線の極めて単
純な信号の生成にのみ限定されている。これらのアナロ
グ回路では、調節可能なコンデンサまたは調節可能なイ
ンダクタ等のようなリアクタンスパラメータを変更する
だけで十分であり、所望の結果が得られる。
縮される装置を製造することである。現在まで、アナロ
グ回路だけによってそのような結果を得ることができ
る。また、アナログ回路は、通常、正弦曲線の極めて単
純な信号の生成にのみ限定されている。これらのアナロ
グ回路では、調節可能なコンデンサまたは調節可能なイ
ンダクタ等のようなリアクタンスパラメータを変更する
だけで十分であり、所望の結果が得られる。
【0009】反対に、本発明は、必ずしも正弦曲線では
なく信号を含む任意の形状の信号を変更しようとするも
のである。この目的は、規定すべき選択した周期中に、
この周期中に多数のパルスを生成するように十分に速い
クロックパルスをカウントすることによって達成され
る。このカウント動作後、この周期の期間にこのクロッ
クの周波数に関連させるパルス数Aが得られる。次に、
このパルス数を整数2 N によって除算し、パルスの総数
の分数の分子に対応するパルス数Pを得る。次に、この
クロックによって生成したパルスをカウントし、パルス
のバッチまたはパケットを生成し、これらのバッチ中の
これらのパルスの数Pがこの分数の分子に正確に対応す
るようにする。バッチが完全にカウントされるといつで
も、ランダムアクセスメモリから、そのアドレスがその
周期のバッチの順位に対応する値の読出が実行される。
このメモリから読み出される値は、いかなる値でもよい
が、規則的に検索されるバッチの順位に対応しており、
このメモリの前後のアドレスの前後の値と共に周期的に
再読出される。実際、順位は、物理的に、カウントした
パルスのバッチ数をカウントするカウンタの状態によっ
て示される。メモリで読み出されるこのような連続した
値は、求めたい周期信号を再構成する。
なく信号を含む任意の形状の信号を変更しようとするも
のである。この目的は、規定すべき選択した周期中に、
この周期中に多数のパルスを生成するように十分に速い
クロックパルスをカウントすることによって達成され
る。このカウント動作後、この周期の期間にこのクロッ
クの周波数に関連させるパルス数Aが得られる。次に、
このパルス数を整数2 N によって除算し、パルスの総数
の分数の分子に対応するパルス数Pを得る。次に、この
クロックによって生成したパルスをカウントし、パルス
のバッチまたはパケットを生成し、これらのバッチ中の
これらのパルスの数Pがこの分数の分子に正確に対応す
るようにする。バッチが完全にカウントされるといつで
も、ランダムアクセスメモリから、そのアドレスがその
周期のバッチの順位に対応する値の読出が実行される。
このメモリから読み出される値は、いかなる値でもよい
が、規則的に検索されるバッチの順位に対応しており、
このメモリの前後のアドレスの前後の値と共に周期的に
再読出される。実際、順位は、物理的に、カウントした
パルスのバッチ数をカウントするカウンタの状態によっ
て示される。メモリで読み出されるこのような連続した
値は、求めたい周期信号を再構成する。
【0010】
【課題を解決するための手段】従って、本発明によるな
らば、任意の周期を有するが、所定の形状を有する周期
信号のジェネレータが提供される。このジェネレータ
は、周期信号のために選択した1周期の間に、数Aのパ
ルスを出力するクロック(但し、Aは2N+M (N及びM
は整数である)以下である)、そのカウント入力にクロ
ックパルスを受け、その選択した周期の1/(2N)の
間中に生じるクロックのPパルスのバッチをカウントす
るための機構を備え、各バッチのカウントごとにバッチ
信号を出力するMビットの第1の2進デジタルカウンタ
(但し、2M は整数P以上である)、入力に上記バッチ
信号を受け、バッチ信号の各カウントごとにアドレス信
号を生成する周期的な第2の2進デジタルNビットカウ
ンタ、アドレス入力とデータ出力とを備え、そのアドレ
ス入力が第2のカウンタの出力に接続され、その出力に
生成されたアドレス信号に対応する2進信号を出力する
少なくとも2N 個のランダムアクセスアドレスを備える
メモリ、受けた2進信号に応じて上記周期信号を生成す
るようにメモリの出力に接続された変換回路を備えるこ
とを特徴とする。
らば、任意の周期を有するが、所定の形状を有する周期
信号のジェネレータが提供される。このジェネレータ
は、周期信号のために選択した1周期の間に、数Aのパ
ルスを出力するクロック(但し、Aは2N+M (N及びM
は整数である)以下である)、そのカウント入力にクロ
ックパルスを受け、その選択した周期の1/(2N)の
間中に生じるクロックのPパルスのバッチをカウントす
るための機構を備え、各バッチのカウントごとにバッチ
信号を出力するMビットの第1の2進デジタルカウンタ
(但し、2M は整数P以上である)、入力に上記バッチ
信号を受け、バッチ信号の各カウントごとにアドレス信
号を生成する周期的な第2の2進デジタルNビットカウ
ンタ、アドレス入力とデータ出力とを備え、そのアドレ
ス入力が第2のカウンタの出力に接続され、その出力に
生成されたアドレス信号に対応する2進信号を出力する
少なくとも2N 個のランダムアクセスアドレスを備える
メモリ、受けた2進信号に応じて上記周期信号を生成す
るようにメモリの出力に接続された変換回路を備えるこ
とを特徴とする。
【0011】テレビの分野では、ジェネレータは、好ま
しくは、水平走査の補正のための使用される。本発明
は、処理動作後アナログ形にされるデジタル信号の生成
を参照して説明する。しかし、信号がアナログ信号であ
っても、本発明の原理はまた適用される。本発明は、ま
た、下記に説明するものに適する方法の使用に関するも
のである。本発明は、添付図面を参照して行う下記の説
明から明らかになろう。但し、これらの図面は、本発明
を例示したものにすきず、本発明の範囲を何ら限定する
ものではない。
しくは、水平走査の補正のための使用される。本発明
は、処理動作後アナログ形にされるデジタル信号の生成
を参照して説明する。しかし、信号がアナログ信号であ
っても、本発明の原理はまた適用される。本発明は、ま
た、下記に説明するものに適する方法の使用に関するも
のである。本発明は、添付図面を参照して行う下記の説
明から明らかになろう。但し、これらの図面は、本発明
を例示したものにすきず、本発明の範囲を何ら限定する
ものではない。
【0012】
【実施例】図2は、本発明による、任意の周期を有する
が、所定の形状を備える周期信号のジェネレータ100 を
図示したものである。この回路は、周期信号のために選
択された期間中多数のパルスを出力するクロック1を有
する。例えば、ディスプレイモニタの糸巻き形ひずみを
補正する用途では、フレーム走査周期信号は25ミリ秒の
範囲にある(1秒当たり40画像の場合) 。4MHz で発振
するクロック1を選択することによって、1フレーム当
たり100,000 個までのパルスを得ることが可能である。
説明を簡単にするために、フレームは、画像と等価なも
のとし、従って、2つの半フレームと等価なものとす
る。ジェネレータは、縦続接続されたM個のセルを有す
る第1の2進デジタルカウンタ2を備える。1実施例で
は、Mは9である。カウンタ2は、普通の2進カウント
モードでカウントする2進カウンタである。しかしなが
ら、ビット−バイ−ビット(bit-by-bit)または他の型の
カウンタでもよい。カウンタ2は、このカウンタのM個
のセルの状態を示す2進信号を出力するM個の出力を備
える。実際、カウンタ2は、カウントダウン装置または
ダウンカウンタであり、カウントダウン動作の前にレジ
スタ3の内容によって(同数のビットで)プリロードさ
れている。カウンタ2が一度プリロードされると、その
カウンタ2は状態0に達するまでクロック1のパルスの
速度でカウントダウンする。カウンタの内容は、最初、
値Pにロードされている。但し、Pは2M 以下である。
が、所定の形状を備える周期信号のジェネレータ100 を
図示したものである。この回路は、周期信号のために選
択された期間中多数のパルスを出力するクロック1を有
する。例えば、ディスプレイモニタの糸巻き形ひずみを
補正する用途では、フレーム走査周期信号は25ミリ秒の
範囲にある(1秒当たり40画像の場合) 。4MHz で発振
するクロック1を選択することによって、1フレーム当
たり100,000 個までのパルスを得ることが可能である。
説明を簡単にするために、フレームは、画像と等価なも
のとし、従って、2つの半フレームと等価なものとす
る。ジェネレータは、縦続接続されたM個のセルを有す
る第1の2進デジタルカウンタ2を備える。1実施例で
は、Mは9である。カウンタ2は、普通の2進カウント
モードでカウントする2進カウンタである。しかしなが
ら、ビット−バイ−ビット(bit-by-bit)または他の型の
カウンタでもよい。カウンタ2は、このカウンタのM個
のセルの状態を示す2進信号を出力するM個の出力を備
える。実際、カウンタ2は、カウントダウン装置または
ダウンカウンタであり、カウントダウン動作の前にレジ
スタ3の内容によって(同数のビットで)プリロードさ
れている。カウンタ2が一度プリロードされると、その
カウンタ2は状態0に達するまでクロック1のパルスの
速度でカウントダウンする。カウンタの内容は、最初、
値Pにロードされている。但し、Pは2M 以下である。
【0013】1実施例では、状態0は、M個の出力すな
わちカウンタ状態に接続されたM個の入力を備えるNO
Rゲート4によって検出される。カウンタ2のM個の出
力が全て0の時、このNORゲート4の出力は一時的に
状態1になる。NORゲート4の出力は、それ自体、カ
ウンタ2にレジスタの内容をロードすることをアクティ
ブにするために使用される。
わちカウンタ状態に接続されたM個の入力を備えるNO
Rゲート4によって検出される。カウンタ2のM個の出
力が全て0の時、このNORゲート4の出力は一時的に
状態1になる。NORゲート4の出力は、それ自体、カ
ウンタ2にレジスタの内容をロードすることをアクティ
ブにするために使用される。
【0014】そのような0へのカウントダウン動作は、
レジスタ3にロードされた値に等しいクロックパルスの
「バッチ」に対応する。その後、次のカウントダウン動
作が開始される。従って、バッチがカウントされるとす
ぐに、NORゲート4はパルスを出力する。このバッチ
カウントパルスは、次に、N個のセルを有するカウンタ
である第2のカウンタ5に転送される。1実施例では、
Nは8である。カウンタ5は、普通の2進カウントモー
ドでカウントする。カウンタ5がパルスを受けるといつ
でも、このカウンタ5はアドレスとして使用されるNビ
ットのカウントワード5Aを出力する。このカウントワ
ードは、EEPROMでもよいランダムアクセスメモリ
6に入力される。このようにアドレスされると、メモリ
6は2進ワード6Aを出力する。そのメモリからの2進
信号は、陰極線管型モニタ8の水平偏向磁気コイル7を
制御するために使用される。このコイル7は、水平走査
を生じさせる。
レジスタ3にロードされた値に等しいクロックパルスの
「バッチ」に対応する。その後、次のカウントダウン動
作が開始される。従って、バッチがカウントされるとす
ぐに、NORゲート4はパルスを出力する。このバッチ
カウントパルスは、次に、N個のセルを有するカウンタ
である第2のカウンタ5に転送される。1実施例では、
Nは8である。カウンタ5は、普通の2進カウントモー
ドでカウントする。カウンタ5がパルスを受けるといつ
でも、このカウンタ5はアドレスとして使用されるNビ
ットのカウントワード5Aを出力する。このカウントワ
ードは、EEPROMでもよいランダムアクセスメモリ
6に入力される。このようにアドレスされると、メモリ
6は2進ワード6Aを出力する。そのメモリからの2進
信号は、陰極線管型モニタ8の水平偏向磁気コイル7を
制御するために使用される。このコイル7は、水平走査
を生じさせる。
【0015】これらのコイル7に一定の電流が給電され
ている時、従来技術と同様に、所定の期間中走査が実行
される。しかしながら、この走査の長さは、走査される
線のスクリーン上の高さによる。これは、偏向が走査角
に等しいという事実によって説明できる。CRTスクリ
ーン8の陰極9はスクリーン10自体の極めて近傍にある
ので、このスクリーン10と陰極9との間のパスは、中央
の線の場合よりも最も高い線と最も低い線の場合に長く
なる。従って、移動するパスがより大きいので、そのス
ポットの偏向はより大きい。この現象の結果、走査した
線の長さは、スクリーン10に放物線弧11及び12によって
示した輪郭にほぼ対応するスクリーン上の線の高さの関
数であることになる。本発明では、この種の欠陥は、主
にスクリーンそれ自体の幾何学的形状(スクリーン10と
陰極9との間の距離)を原因とすることが分かってい
る。1画像につき400 本または625 本の線がディスプレ
イされようと、または、1秒につき25または50の画像が
ディスプレイされることさえ、走査方法には関係ない。
ている時、従来技術と同様に、所定の期間中走査が実行
される。しかしながら、この走査の長さは、走査される
線のスクリーン上の高さによる。これは、偏向が走査角
に等しいという事実によって説明できる。CRTスクリ
ーン8の陰極9はスクリーン10自体の極めて近傍にある
ので、このスクリーン10と陰極9との間のパスは、中央
の線の場合よりも最も高い線と最も低い線の場合に長く
なる。従って、移動するパスがより大きいので、そのス
ポットの偏向はより大きい。この現象の結果、走査した
線の長さは、スクリーン10に放物線弧11及び12によって
示した輪郭にほぼ対応するスクリーン上の線の高さの関
数であることになる。本発明では、この種の欠陥は、主
にスクリーンそれ自体の幾何学的形状(スクリーン10と
陰極9との間の距離)を原因とすることが分かってい
る。1画像につき400 本または625 本の線がディスプレ
イされようと、または、1秒につき25または50の画像が
ディスプレイされることさえ、走査方法には関係ない。
【0016】デジタル/アナログ変換器13によってメモ
リ6の出力から生成される信号は、実際、コイル7に入
力される通常の走査信号に加算される。この型の加算は
知られている型である。この加算は、概略的に、その生
成した強さがデジタル−アナログ変換器13によって出力
された信号の値によって決定されるコイル7用の電源14
によって示される。中央の線では、通常走査される距離
は有効距離より小さいので、コイル7に印加しなければ
ならない電流は、強さが付加されなければならない。実
際には、別の補正回路もまた計画されなければならな
い。すなわち、これは、その動作が走査動作の始点を1
つの側にシフトさせ、その側で線が走査を開始すること
からなる補正回路である。これらの効果は、周期信号そ
れ自体を生成する本発明にそれらの効果が重要である範
囲を除いてここではさらに説明することはない。すなわ
ち、装置8に存在する信号は、それらが正しい補正信号
で給電されると適切な補正を実行することができると言
えば十分である。
リ6の出力から生成される信号は、実際、コイル7に入
力される通常の走査信号に加算される。この型の加算は
知られている型である。この加算は、概略的に、その生
成した強さがデジタル−アナログ変換器13によって出力
された信号の値によって決定されるコイル7用の電源14
によって示される。中央の線では、通常走査される距離
は有効距離より小さいので、コイル7に印加しなければ
ならない電流は、強さが付加されなければならない。実
際には、別の補正回路もまた計画されなければならな
い。すなわち、これは、その動作が走査動作の始点を1
つの側にシフトさせ、その側で線が走査を開始すること
からなる補正回路である。これらの効果は、周期信号そ
れ自体を生成する本発明にそれらの効果が重要である範
囲を除いてここではさらに説明することはない。すなわ
ち、装置8に存在する信号は、それらが正しい補正信号
で給電されると適切な補正を実行することができると言
えば十分である。
【0017】従って、本発明では、予め知られていない
周期が測定される。この周期は、受けたビデオ信号フレ
ームに対応するものである。次に、この測定を考慮し
て、走査信号をこのように測定した周期を有する周期信
号に補正する。本発明では、さらに、スクリーンに別個
に加えられるべき補正を、減少した段数に、配分するよ
うに決定された。この段数は、好ましくは、テレビモニ
タが示すことができる線の最小数より小さいように選択
される。現在では、400 本の線が最小なので、256 段階
の補正が選択されている。言い換えれば、所定のフレー
ム走査周期では、周期、すなわち、測定される知られて
いない周期は 256個の基本サブ周期に分割される。もち
ろん互いに時間的に順位が付けられているこれらのサブ
周期の各々が、対応する線またはスクリーン10上に互い
に並置された水平走査線の群を有することができる。従
って、この線またはこれらの線は、同一の補正を受けな
ければならない。これは、メモリ6によって生成した信
号の目的である。線または線の群が変化するといつで
も、カウンタ5はその内容を変化させる。サイクルは、
各周期で反復される。
周期が測定される。この周期は、受けたビデオ信号フレ
ームに対応するものである。次に、この測定を考慮し
て、走査信号をこのように測定した周期を有する周期信
号に補正する。本発明では、さらに、スクリーンに別個
に加えられるべき補正を、減少した段数に、配分するよ
うに決定された。この段数は、好ましくは、テレビモニ
タが示すことができる線の最小数より小さいように選択
される。現在では、400 本の線が最小なので、256 段階
の補正が選択されている。言い換えれば、所定のフレー
ム走査周期では、周期、すなわち、測定される知られて
いない周期は 256個の基本サブ周期に分割される。もち
ろん互いに時間的に順位が付けられているこれらのサブ
周期の各々が、対応する線またはスクリーン10上に互い
に並置された水平走査線の群を有することができる。従
って、この線またはこれらの線は、同一の補正を受けな
ければならない。これは、メモリ6によって生成した信
号の目的である。線または線の群が変化するといつで
も、カウンタ5はその内容を変化させる。サイクルは、
各周期で反復される。
【0018】N=8とサブ周期の数256 の特定の選択の
間には直接関係式が存在する。すなわち、28=256であ
る。このため、メモリ6の出力は、直接デジタル/アナ
ログ変換器13には接続されず、線または線の群に対応す
るサブ周期の間中補正値を記憶するレジスタ15に接続さ
れる。これらの条件下で、水平同期信号HSYNCはレ
ジスタ15に入力され、その結果、レジスタは次に変換器
13によって変換しなければならない値をメモリからサン
プリングする。信号HSYNCは、またこの信号の変換
をトリガするために変換器13に入力される。走査が線の
始点に達すると、レジスタ15は読み出される。線の群が
スクリーン10にディスプレイされるとすぐに、カウンタ
2はビットを生成し、このビットのカウントによるカウ
ンタ5の状態の変化を引き起こす。メモリ6はこの新し
いアドレスでアドレスされ、レジスタ15は新しい値でロ
ードされる。従って、次の線の開始時に、レジスタ15の
内容はもはや同じではない。次に、変換器13は、その新
しい値を変換する。
間には直接関係式が存在する。すなわち、28=256であ
る。このため、メモリ6の出力は、直接デジタル/アナ
ログ変換器13には接続されず、線または線の群に対応す
るサブ周期の間中補正値を記憶するレジスタ15に接続さ
れる。これらの条件下で、水平同期信号HSYNCはレ
ジスタ15に入力され、その結果、レジスタは次に変換器
13によって変換しなければならない値をメモリからサン
プリングする。信号HSYNCは、またこの信号の変換
をトリガするために変換器13に入力される。走査が線の
始点に達すると、レジスタ15は読み出される。線の群が
スクリーン10にディスプレイされるとすぐに、カウンタ
2はビットを生成し、このビットのカウントによるカウ
ンタ5の状態の変化を引き起こす。メモリ6はこの新し
いアドレスでアドレスされ、レジスタ15は新しい値でロ
ードされる。従って、次の線の開始時に、レジスタ15の
内容はもはや同じではない。次に、変換器13は、その新
しい値を変換する。
【0019】このようにして、メモリ6に適切に値をプ
ログラミングすることによって輪郭11及び12の作用を補
正するために階段状輪郭が得られる。N=8及びディス
プレイされる線が400 本ならば、線の群は全て同じでは
ない。線群は、2本の線を含むことも1本だけの線から
なることもある。メモリ6によって生成した周期信号
は、参照した周期によって自然に展開する。ディスプレ
イ線の数との整合は、信号HSYNCからレジスタ15の
内容を取り出すことによって自動的に実施される。図2
の回路は、本発明の周期信号ジェネレータを実現する回
路である。
ログラミングすることによって輪郭11及び12の作用を補
正するために階段状輪郭が得られる。N=8及びディス
プレイされる線が400 本ならば、線の群は全て同じでは
ない。線群は、2本の線を含むことも1本だけの線から
なることもある。メモリ6によって生成した周期信号
は、参照した周期によって自然に展開する。ディスプレ
イ線の数との整合は、信号HSYNCからレジスタ15の
内容を取り出すことによって自動的に実施される。図2
の回路は、本発明の周期信号ジェネレータを実現する回
路である。
【0020】図1を参照してレジスタ3の内容が捕捉さ
れる方法を下記に説明する。カウンタ35は、カウンタ32
に対して上流である。カウンタ35はクロック1の信号を
受け、その最上位ビットがその状態を変化させるといつ
でも、カウンタ32がカウントされる。そのカウントの終
わりに、レジスタ3は、カウンタ35が回転した回数をロ
ードされる。実際、カウンタ35は8ビットカウンタなの
で、1回転につき256個のパルスをカウントする。その
測定後、カウンタ32は、所定の周期中に256個のバッチ
を有するために、1バッチごとに必要とされるこのパル
ス数を記憶する。動作を同一1周期内で起きるもののカ
ウントに限定するために、Dフリップフロップ16を使用
して、カウンタ35及び32のリセット入力17及び18をアク
ティブにする。フリップフロップ16は、第1にクロック
信号1を受け、第2にフレーム終了信号VFbackを
受ける。全体の画像が見られると、Dフリップフロップ
16は信号VFbackを受け、その状態をパルス化して
変化させる。これらの条件下で、カウンタ35及びカウン
タ32をリセットすることができる。さらに、フレーム終
了信号VFbackを使用して、このフレームリターン
が起きるとレジスタ3の内容にカウンタ32の状態をロー
ドする。カウンタ32は9ビットカウンタなので、レジス
タ3は、カウンタ32のビット1〜9を記録するために少
なくとも9個のフリップフロップを備えるレジスタであ
る。
れる方法を下記に説明する。カウンタ35は、カウンタ32
に対して上流である。カウンタ35はクロック1の信号を
受け、その最上位ビットがその状態を変化させるといつ
でも、カウンタ32がカウントされる。そのカウントの終
わりに、レジスタ3は、カウンタ35が回転した回数をロ
ードされる。実際、カウンタ35は8ビットカウンタなの
で、1回転につき256個のパルスをカウントする。その
測定後、カウンタ32は、所定の周期中に256個のバッチ
を有するために、1バッチごとに必要とされるこのパル
ス数を記憶する。動作を同一1周期内で起きるもののカ
ウントに限定するために、Dフリップフロップ16を使用
して、カウンタ35及び32のリセット入力17及び18をアク
ティブにする。フリップフロップ16は、第1にクロック
信号1を受け、第2にフレーム終了信号VFbackを
受ける。全体の画像が見られると、Dフリップフロップ
16は信号VFbackを受け、その状態をパルス化して
変化させる。これらの条件下で、カウンタ35及びカウン
タ32をリセットすることができる。さらに、フレーム終
了信号VFbackを使用して、このフレームリターン
が起きるとレジスタ3の内容にカウンタ32の状態をロー
ドする。カウンタ32は9ビットカウンタなので、レジス
タ3は、カウンタ32のビット1〜9を記録するために少
なくとも9個のフリップフロップを備えるレジスタであ
る。
【0021】別の実施例では、周期の期間の測定につい
てより高い精度が得られる。実際、予め知られていない
周期は、4MHzクロック1の256パルスのバッチの正確な
数に対応しないことがある。特に、最悪の場合は、この
期間は、256 パルスによって乗算された整数に256個の
パルスを加算した値に対応していたので、128パルスの
エラーが生じることがある。すなわち、カウンタ35は、
別の回転をカウントし、カウンタ35を「桁上げ」させ、
従って、カウンタ32にカウントを開始させることから離
れた1つの4MHzクロックパルスであることがある。数
が最も近い半分に正確でなければならない時、その時、
カウンタは128MHzパルスまでオフである。特に、カウン
タ35が128〜255の値を含んでる時、最も近い半分への丸
めの結果、カウンタ32は次のより高いカウントを有する
ようになる。カウンタ35のリセットされる前の部分的に
カウントされた状態を考慮するために、カウンタ5の最
上位ビットの内容をフレームリターンの時にレジスタ3
の付加フリップフロップにロードする。このフリップフ
ロップは、0ビットフリップフロップと呼ばれる。この
0ビットの状態はANDゲート19の入力として使用され
(図2)、その出力は、フリップフロップ回路20によっ
て生成される命令の転送を有効化するために使用され
る。従って、この場合、もはや必ずしもP個のパルスの
バッチではなく、反対に、P個のパルスのバッチである
こともP+1個のパルスのバッチであることもあるバッ
チがカウントされる。このカウントを実行するために、
2回に1回、P個のパルスのカウント(PはM(M=
9)ビットレジスタ3に含まれる2進の内容である)を
終了する期間の終りより1パルス後にカウンタ5の状態
の変化がトリガされる。この場合、Pをカウントする代
わりに、P+1がカウントされる。従って、256回のう
ち128 回が可能であると、もう1個のビットがカウント
される。これらの条件下で、マルチプレクサ21によって
出力された信号をカウンタ5に転送する時に、カウント
2をレジスタ3の内容で再ロードすることが実行され
る。
てより高い精度が得られる。実際、予め知られていない
周期は、4MHzクロック1の256パルスのバッチの正確な
数に対応しないことがある。特に、最悪の場合は、この
期間は、256 パルスによって乗算された整数に256個の
パルスを加算した値に対応していたので、128パルスの
エラーが生じることがある。すなわち、カウンタ35は、
別の回転をカウントし、カウンタ35を「桁上げ」させ、
従って、カウンタ32にカウントを開始させることから離
れた1つの4MHzクロックパルスであることがある。数
が最も近い半分に正確でなければならない時、その時、
カウンタは128MHzパルスまでオフである。特に、カウン
タ35が128〜255の値を含んでる時、最も近い半分への丸
めの結果、カウンタ32は次のより高いカウントを有する
ようになる。カウンタ35のリセットされる前の部分的に
カウントされた状態を考慮するために、カウンタ5の最
上位ビットの内容をフレームリターンの時にレジスタ3
の付加フリップフロップにロードする。このフリップフ
ロップは、0ビットフリップフロップと呼ばれる。この
0ビットの状態はANDゲート19の入力として使用され
(図2)、その出力は、フリップフロップ回路20によっ
て生成される命令の転送を有効化するために使用され
る。従って、この場合、もはや必ずしもP個のパルスの
バッチではなく、反対に、P個のパルスのバッチである
こともP+1個のパルスのバッチであることもあるバッ
チがカウントされる。このカウントを実行するために、
2回に1回、P個のパルスのカウント(PはM(M=
9)ビットレジスタ3に含まれる2進の内容である)を
終了する期間の終りより1パルス後にカウンタ5の状態
の変化がトリガされる。この場合、Pをカウントする代
わりに、P+1がカウントされる。従って、256回のう
ち128 回が可能であると、もう1個のビットがカウント
される。これらの条件下で、マルチプレクサ21によって
出力された信号をカウンタ5に転送する時に、カウント
2をレジスタ3の内容で再ロードすることが実行され
る。
【0022】このように、補正それ自体にずれまたは歪
みがないように補正が実行される。この種の補正が行わ
れないと、実際には不都合ではないが、にもかかわらず
放物線補正に存在することがあるずれが存在することが
ある。このため、フリップフロップトグル回路20は双安
定型回路であり、ゲート4にから出力された信号を受け
る。ゲート4によって0が検出される度に、この回路は
その状態を変化させる。さらに、カウンタ35の最上位ビ
ットが捕捉の時1である時、すなわち、ビット0が1に
等しい時、次にANDゲート19はその度にその状態を変
化させる。ANDゲート19は、データ入力としてゲート
4から来る信号とD形フリップフロップ22によって転送
されるその遅延信号とを受けるマルチプレクサ21を制御
する。D形フリップフロップは、4MHz のクロック信号
を受ける。D形フリップフロップ22は、更に、その入力
にゲート4から来る信号を受ける。D形フリップフロッ
プ22は、クロックパルスをそのクロック入力で受けた後
にゲート4から来る信号をその出力に送る。従って、フ
リップフロップ22がマルチプレクサ21によって選択され
る時、D形フリップフロップ22は2m 個のアドレスのカ
ウントの転送を遅延させるので、これは付加クロックパ
ルスをカウントすることと等価である。
みがないように補正が実行される。この種の補正が行わ
れないと、実際には不都合ではないが、にもかかわらず
放物線補正に存在することがあるずれが存在することが
ある。このため、フリップフロップトグル回路20は双安
定型回路であり、ゲート4にから出力された信号を受け
る。ゲート4によって0が検出される度に、この回路は
その状態を変化させる。さらに、カウンタ35の最上位ビ
ットが捕捉の時1である時、すなわち、ビット0が1に
等しい時、次にANDゲート19はその度にその状態を変
化させる。ANDゲート19は、データ入力としてゲート
4から来る信号とD形フリップフロップ22によって転送
されるその遅延信号とを受けるマルチプレクサ21を制御
する。D形フリップフロップは、4MHz のクロック信号
を受ける。D形フリップフロップ22は、更に、その入力
にゲート4から来る信号を受ける。D形フリップフロッ
プ22は、クロックパルスをそのクロック入力で受けた後
にゲート4から来る信号をその出力に送る。従って、フ
リップフロップ22がマルチプレクサ21によって選択され
る時、D形フリップフロップ22は2m 個のアドレスのカ
ウントの転送を遅延させるので、これは付加クロックパ
ルスをカウントすることと等価である。
【0023】従って、ゲート19は、ゲート4から来る信
号またはD形フリップフロップ22から来る信号をカウン
タ5に転送するためにマルチプレクサ21を制御する。捕
捉(図1)時のカウンタ5の最上位ビットが1でなく、
0の時、ゲート19は恒久的に出力に0を出力する。この
場合、マルチプレクサ21は恒久的にゲート4の出力を直
接カウンタ5の入力に接続する。好ましくは、カウンタ
5は、そのリセット入力で信号VFbackを受けるこ
とによってフレームが変化する時、それ自体0にリセッ
トされる。別の実施例では、カウンタ5及び35及びカウ
ンタ2及び32は同一であり、カウンタセルを節約するた
めのものである。図示していないスイッチ及びマルチプ
レクサを使用して、カウンタを図1及び2に図示した配
置に再接続させることができる。
号またはD形フリップフロップ22から来る信号をカウン
タ5に転送するためにマルチプレクサ21を制御する。捕
捉(図1)時のカウンタ5の最上位ビットが1でなく、
0の時、ゲート19は恒久的に出力に0を出力する。この
場合、マルチプレクサ21は恒久的にゲート4の出力を直
接カウンタ5の入力に接続する。好ましくは、カウンタ
5は、そのリセット入力で信号VFbackを受けるこ
とによってフレームが変化する時、それ自体0にリセッ
トされる。別の実施例では、カウンタ5及び35及びカウ
ンタ2及び32は同一であり、カウンタセルを節約するた
めのものである。図示していないスイッチ及びマルチプ
レクサを使用して、カウンタを図1及び2に図示した配
置に再接続させることができる。
【0024】図3は、本発明の使用に関するフローチャ
ートを図示したものである。最初、第1段階では、カウ
ンタ32によって測定されたレジスタ3の内容が捕捉され
る。この第1段階の期間は例えばフレームに対応する。
従って、周期信号の受取が待たれる(ST100)。この実
施例では、この信号はフレーム信号VFbackであ
る。この信号を受けると、カウンタはフリップフロップ
16によってリセットされる (ST 101) 。次に、周期信
号を二回受けない限り、カウントをアクティブにする
(ST 102及び103)。その時、カウンタ35は進行し、2
N =28 =256 クロックパルスのバッチをカウントし、
カウンタ32の内容をインクリメントし、従って、このカ
ウンタは周期中に総数256 のバッチを有するために1バ
ッチごとに必要な数のパルスをカウントする。周期信号
(この場合信号VFback)を再度受けると、この周
期信号を入力することによってレジスタ3でカウンタ32
の状態を捕捉する(ST 104) 。0ビットがまた捕捉さ
れる。
ートを図示したものである。最初、第1段階では、カウ
ンタ32によって測定されたレジスタ3の内容が捕捉され
る。この第1段階の期間は例えばフレームに対応する。
従って、周期信号の受取が待たれる(ST100)。この実
施例では、この信号はフレーム信号VFbackであ
る。この信号を受けると、カウンタはフリップフロップ
16によってリセットされる (ST 101) 。次に、周期信
号を二回受けない限り、カウントをアクティブにする
(ST 102及び103)。その時、カウンタ35は進行し、2
N =28 =256 クロックパルスのバッチをカウントし、
カウンタ32の内容をインクリメントし、従って、このカ
ウンタは周期中に総数256 のバッチを有するために1バ
ッチごとに必要な数のパルスをカウントする。周期信号
(この場合信号VFback)を再度受けると、この周
期信号を入力することによってレジスタ3でカウンタ32
の状態を捕捉する(ST 104) 。0ビットがまた捕捉さ
れる。
【0025】これは、期間の測定段階を終了させる。こ
の測定段階は、所定の規格によって放送されるTV番組
から変更して、ユーザが画像を示す別の規格、すなわ
ち、精密さの異なる別の方法によって放送される番組に
到達すると特に有効であることが観察される。毎回、画
像の特性を知るために必要な有効時間は、画像周期であ
る。これは、ユーザには知覚できないが、完全に許容さ
れる。すなわち、ユーザは、歪んでいるデータに値する
画像を気にかけない。
の測定段階は、所定の規格によって放送されるTV番組
から変更して、ユーザが画像を示す別の規格、すなわ
ち、精密さの異なる別の方法によって放送される番組に
到達すると特に有効であることが観察される。毎回、画
像の特性を知るために必要な有効時間は、画像周期であ
る。これは、ユーザには知覚できないが、完全に許容さ
れる。すなわち、ユーザは、歪んでいるデータに値する
画像を気にかけない。
【0026】カウンタ32の状態が捕捉されると、カウン
タがリセットされ(ST 105) 、その時、カウンタの接
続は上記のスイッチ及びマルチプレクサを使用する実施
例のために図2によって再組織化される。実際、下記に
説明するように、システムはマイクロプロセッサをベー
スとするシステムとして実施される。可逆カウンタまた
アップ/ダウンカウンタ2はそこにレジスタ3の内容を
導入することによって初期化される(ST 106) 。次
に、カウントダウンが実行される(ST 107) 。P個の
クロックパルスのカウントダウンが得られる(ST 10
8) とすぐに、カウンタ5の状態は変化される(ST 1
09)。この状態の変化によって、レジスタ15にロードさ
れたメモリ6から抽出される新しい値になる(ST 11
0) 。信号HSYNCの速度で、すなわち、線の走査速
度で、レジスタ15が読み出される。周期終了信号が再度
受け取られないかぎり、これは復元される。
タがリセットされ(ST 105) 、その時、カウンタの接
続は上記のスイッチ及びマルチプレクサを使用する実施
例のために図2によって再組織化される。実際、下記に
説明するように、システムはマイクロプロセッサをベー
スとするシステムとして実施される。可逆カウンタまた
アップ/ダウンカウンタ2はそこにレジスタ3の内容を
導入することによって初期化される(ST 106) 。次
に、カウントダウンが実行される(ST 107) 。P個の
クロックパルスのカウントダウンが得られる(ST 10
8) とすぐに、カウンタ5の状態は変化される(ST 1
09)。この状態の変化によって、レジスタ15にロードさ
れたメモリ6から抽出される新しい値になる(ST 11
0) 。信号HSYNCの速度で、すなわち、線の走査速
度で、レジスタ15が読み出される。周期終了信号が再度
受け取られないかぎり、これは復元される。
【0027】周期終了信号を受けると、初期化に復帰す
る。これは、この時点では、カウンタ2のレジスタ3の
内容でのロードが再開始され、それが続行されることを
意味する。しかしながら、2つの方法で処理することが
できる。2N 個の異なる状態の変化がカウントされて、
2N 個の状態の新しいサイクルを開始するか、そうでな
ければ、または、再同期化を実行するために信用される
のは周期終了信号VFbackである。いずれにせよ、
カウンタ2は周期の開始時にレジスタ3の内容で再初期
化される。
る。これは、この時点では、カウンタ2のレジスタ3の
内容でのロードが再開始され、それが続行されることを
意味する。しかしながら、2つの方法で処理することが
できる。2N 個の異なる状態の変化がカウントされて、
2N 個の状態の新しいサイクルを開始するか、そうでな
ければ、または、再同期化を実行するために信用される
のは周期終了信号VFbackである。いずれにせよ、
カウンタ2は周期の開始時にレジスタ3の内容で再初期
化される。
【0028】図4は、マイクロプロセッサをベースとす
る回路及びバスを備える本発明の実施例の概略図であ
る。この概略図では、2つのカウンタ5及び2はN+M
ビット、この実施例では17ビットの単一のカウンタに構
成されている。このカウンタはプロセッサ23を介して命
令を受けるが、このプロセッサはまた制御及びデータレ
ジスタ3に命令する。カウンタはクロックの4MHz 信号
とフレーム信号VFback、すなわち、周期信号を受
ける。回路はまたデータバス24、アドレスバス25及び入
力/出力マルチプレクサ26を有する。入力/出力マルチ
プレクサによって、モニタ8で測定し、バス24及び25に
接続された要素27に前もって記憶された補正係数をこの
モニタ8に付した回路のメモリ6にロードすることがで
きる。マルチプレクサ26は、また、メモリ6がマイクロ
プロセッサを介して管理されるようにすることができ
る。カウンタの接続の再組織化は、下記の原理によって
マイクロプロセッサ23によって実施される。図1及び2
の要素の各接続は、ANDゲートを備える回路によって
他の要素に接続されている。このANDゲートは転送さ
れるべき信号とアクティブまたは非アクティブである制
御信号を受ける。制御信号がアクティブの場合にだけ転
送されるべき信号を転送する。測定段階中はアクティブ
であり、使用段階中は非アクティブであるこの制御信号
によって、スイッチング動作を実行することが容易であ
る。例えば、チャネルがスイッチングされるといつで
も、制御信号は第1のフレーム中だけはアクティブであ
る。他のアプリケーションでは、この制御信号を所望の
ように入力するセット入力を考案することができる。
る回路及びバスを備える本発明の実施例の概略図であ
る。この概略図では、2つのカウンタ5及び2はN+M
ビット、この実施例では17ビットの単一のカウンタに構
成されている。このカウンタはプロセッサ23を介して命
令を受けるが、このプロセッサはまた制御及びデータレ
ジスタ3に命令する。カウンタはクロックの4MHz 信号
とフレーム信号VFback、すなわち、周期信号を受
ける。回路はまたデータバス24、アドレスバス25及び入
力/出力マルチプレクサ26を有する。入力/出力マルチ
プレクサによって、モニタ8で測定し、バス24及び25に
接続された要素27に前もって記憶された補正係数をこの
モニタ8に付した回路のメモリ6にロードすることがで
きる。マルチプレクサ26は、また、メモリ6がマイクロ
プロセッサを介して管理されるようにすることができ
る。カウンタの接続の再組織化は、下記の原理によって
マイクロプロセッサ23によって実施される。図1及び2
の要素の各接続は、ANDゲートを備える回路によって
他の要素に接続されている。このANDゲートは転送さ
れるべき信号とアクティブまたは非アクティブである制
御信号を受ける。制御信号がアクティブの場合にだけ転
送されるべき信号を転送する。測定段階中はアクティブ
であり、使用段階中は非アクティブであるこの制御信号
によって、スイッチング動作を実行することが容易であ
る。例えば、チャネルがスイッチングされるといつで
も、制御信号は第1のフレーム中だけはアクティブであ
る。他のアプリケーションでは、この制御信号を所望の
ように入力するセット入力を考案することができる。
【0029】このように本発明の1実施例について記載
したが、様々な変更、修正及び改良が当業者には容易に
考えられるであろう。そのような変更、修正及び改良
は、本明細書の一部分であり、本発明の範囲内であるも
のとする。従って、上記の例は単に本発明を例示するも
のにすぎず、本発明の範囲は請求項によってのみ限定さ
れる。
したが、様々な変更、修正及び改良が当業者には容易に
考えられるであろう。そのような変更、修正及び改良
は、本明細書の一部分であり、本発明の範囲内であるも
のとする。従って、上記の例は単に本発明を例示するも
のにすぎず、本発明の範囲は請求項によってのみ限定さ
れる。
【図1】 選択した周期の期間中のクロックによって生
成されるパルスをカウントするために使用される回路を
図示したものである。この回路は、また、カウントされ
たパルス数を分割して、パルスのバッチで生成するパル
スに対応する減少した数のパルスを生成する機構を含
む。
成されるパルスをカウントするために使用される回路を
図示したものである。この回路は、また、カウントされ
たパルス数を分割して、パルスのバッチで生成するパル
スに対応する減少した数のパルスを生成する機構を含
む。
【図2】 テレビモニタの糸巻きひずみを補正するため
に使用される本発明を実現するための回路を図示したも
のである。
に使用される本発明を実現するための回路を図示したも
のである。
【図3】 図1及び図2の回路を制御するために制御回
路によって実行される動作のフローチャートである。
路によって実行される動作のフローチャートである。
【図4】 本発明を実現するために使用できるマイクロ
プロセッサの概略図である。
プロセッサの概略図である。
1 クロック 2、5、32、35 カウンタ 3、15 レジスタ 4 NORゲート 6 メモリ 7 コイル 8 CRTスクリーン 9 陰極 10 スクリーン 11、12 放物線弧 13 デジタル/アナログ変換器 14 電源 16、22 D形フリップフロップ 17、18 リセット入力 19 ANDゲート 20 フリップフロップ回路 21 マルチプレクサ 23 プロセッサ 24 データバス 25 アドレスバス 26 入力/出力マルチプレクサ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヨン ユク リー フランス国 13100 エク サン プロ ヴァンスアヴニュ ヴァル サン タン ドレ ル ムーラン ドゥ プロヴァン ス(番地なし) (72)発明者 ピエール ニュンジ フランス国 13100 エク サン プロ ヴァンスアヴニュ ドゥ ボゥルガール ラ ソナティーヌ(番地なし) (56)参考文献 特開 昭58−114577(JP,A)
Claims (8)
- 【請求項1】 所定の形状のフレーム周期信号のジェネ
レータ(100)を備えたディスプレイモニタ(8)の走
査信号を発生する走査信号発生回路であって、上記フレ
ーム周期信号ジェネレータが、 上記フレーム周期信号の1周期の間に、数A(但し、A
は2N+M(N及びMは整数である)以下である)のパル
スを出力するクロック(1)と、 P個の上記クロックパルスのバッチをカウントするMビ
ット(但し、2Mは整数P以上である)の第1のMビッ
トカウンタ(2)であって、カウント入力に上記クロッ
クパルスを受け、P個のクロックパルスは、上記1周期
の1/2N間に発生され、上記P個のクロックパルスの
バッチがカウントされるごとにバッチ信号を出力する第
1のMビットカウンタ(2)と、 カウント入力に上記バッチ信号を受け、上記バッチ信号
の各カウントごとにアドレス信号を生成する手段を有す
る第2のNビットカウンタ(5)と、 アドレス入力およびデータ出力を備え、そのアドレス入
力に上記第2のNビットカウンタが接続され、上記アド
レス信号に対応する2進信号を上記データ出力に出力す
る、少なくとも2N個アドレスのランダムアクセスアド
レスを備えるメモリ(6)と、 上記フレーム周期信号を生成するようにメモリの出力に
接続された変換回路(15,13)とを備え、 上記走査信号発生回路が上記フレーム周期信号の1周期
の間にカウントされる上記数Aに基づいて値Pを得る回
路(35,32,3)を備え、 上記第1のMビットカウンタ(2)が上記値Pを得る回
路(35,32,3)によってプログラム可能であることを
特徴とする走査信号発生回路。 - 【請求項2】 上記変換回路(15,13)は、その入力が
上記メモリ(6)の出力に接続され、転送制御入力(HS
YNC)を備える転送レジスタ(15)を備えることを特徴
とする請求項1に記載の走査信号発生回路。 - 【請求項3】 上記第2のNビットカウンタ(5)は、
フレーム同期信号(VFback)によりアクティブにされる
リセット入力を有することを特徴とする請求項1または
2に記載の走査信号発生回路。 - 【請求項4】 上記第1のMビットカウンタ(2)は、
カウントの開始時に所定の状態にプリセットレジスタ
(3)によってプリセットされ、さらに、カウントの状
態を比較回路(4)によって所定の状態と比較されるこ
とを特徴とする請求項1〜3のいずれか1項に記載に走
査信号発生回路。 - 【請求項5】 上記第1のMビットカウンタ(2)はダ
ウンカウンタであり、上記比較回路(4)は、M個の入
力を有するORまたはNORゲートを有することを特徴
とする請求項4に記載の走査信号発生回路。 - 【請求項6】 上記第1のMビットカウンタ(2)及び
第2のNビットカウンタ(5)と上記プリセットレジス
タ(3)とをそれぞれ接続する制御回路(23)を備える
ことを特徴とする請求項4または5に記載の走査信号発
生回路。 - 【請求項7】 上記制御回路(23)が、 第2のNビットカウンタ(5)をそのカウント入力とし
てクロック(1)からのクロックパルスを受けるように
接続し、 第1のMビットカウンタ(2)をそのカウント入力に上
記第2のNビットカウンタ(5)の最後の段からのカウ
ントパルスを受けるように接続し、 第1のMビットカウンタ(2)の内容Pに対応するカウ
ント値と第2のカウンタのカウント値の一部分をロード
処理するように上記第1のMビットカウンタ(2)及び
第2のNビットカウンタ(5)をプリセットレジスタ
(3)に接続し、プリセットレジスタ(3)はフレーム
同期信号(VFback)によってアクティブにされる制御入
力を備えることを特徴とする請求項6に記載の走査信号
発生回路。 - 【請求項8】 上記第2のNビットカウンタ(5)が、
テレビジョンモニタからのフレーム同期信号(VFback)
によりトリガされるゼロリセット入力を備えることを特
徴とする請求項1〜7のいずれか1項に記載の走査信号
発生回路。
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