JP2533231B2 - 表示システム用補償装置 - Google Patents

表示システム用補償装置

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JP2533231B2 JP2236930A JP23693090A JP2533231B2 JP 2533231 B2 JP2533231 B2 JP 2533231B2 JP 2236930 A JP2236930 A JP 2236930A JP 23693090 A JP23693090 A JP 23693090A JP 2533231 B2 JP2533231 B2 JP 2533231B2
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memory
signal
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Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はディスプレイシステム、時に陰極線管（CR
T）画像用の収差補正に関する。
［従来技術］ 幾何学的歪み、デフォーカス、非点収差および輝度デ
ィスパリティは一般にCRTディスプレイ上に形成された
画像上で発見される。多くの場合、このような収差は少
量であり観察者によって許容される。しかしながら、高
分解能のグラフィックおよび投影ディスプレイの場合、
このような収差は画像品質および観察者への有効性を著
しく低下させる。収差は特に命令および制御装置におけ
る軍事用チャートおよびマップに関連して生じるような
疑似静止画像の場合に顕著である。
［発明の解決すべき課題］ 収差を補正する方法は、予め蓄積されたデジタル値の
組から発生された補正信号およびCRT偏向信号に基づい
たアナログ方法によって生成された補正信号によって適
切なCRT電極または偏向手段のダイナミック変調を行う
ものである。これらの方法は共にそれらの効果を損なう
制限を有する。デジタル方法は非直線特性に対処するこ
とができる利点を有するが、特に種々のライン速度およ
びアスペクト比がディスプレイ装置によって許容されな
ければならない場合に、補正データおよびCRT画像位置
を確実に接続することができない。アナログ方法は生産
モデルCRTに共通する非直線特性に対処することができ
ない。
ディスプレイモニタ、特にCRT用の補償装置は技術的
に良く知られている。通常のアナログ補償回路の場合、
CRT偏向信号を表す電気信号は関連した補正信号波形を
生成するためにアナログ信号処理回路に供給される。オ
ペレータは、適切に補正を行うためにアナログ回路の電
位および素子を調節する。アナログ補正方法は一般にフ
ォーカスおよび非点収差補正のために使用される。しか
しながら、このようなアナログ技術は多数のタイプの最
近のCRTベースシステムで要求されるような画素単位の
補償に適用できない。
輝度補償装置のような通常の補償装置はオペレータ制
御により実行されることが多く、コンバージェンス補償
装置のようなものは内部保守制御により実行される。し
かしながら、装置を修正することなく走査速度およびア
スペクト比の変化を自動的に補償する通常の補償装置は
確立されていない。
したがって、コンバージェンス、焦点、直線性、歪
み、非点収差、輝度変化を調節可能に補正し、アスペク
ト比および走査速度の変化に適合するCRTモニタ用の回
路を得ることが望ましい。走査標準方式およびアスペク
ト比の異なる環境のディスプレイ装置動作の瞬間的な自
動補正を容易にするために、アスペクト比および走査速
度に無関係な補正データアドレスおよび画像成分位置間
のリンクを設けるシステムを有していることが有効であ
る。
［課題解決のための手段および作用］ したがって、本発明は上記のような要求を満たし、画
像アスペクト比および走査速度と無関係に各種の画像補
償を行うことのできる補償回路を備えた表示システムを
提供するものである。
すなわち、本発明は、掃引信号を発生する掃引回路
と、この掃引回路により発生された掃引信号に応答して
補償信号を発生する補償回路と、電子ビームを発生する
電子銃と、電子ビームに応じて画像を表示する表示媒体
と、掃引回路により発生された掃引信号の制御下に表示
媒体を横切って電子銃により発生された電子ビームを掃
引し、補償回路により発生された補償信号の制御下に表
示媒体を励起する偏向装置とを具備し、表示媒体は、掃
引回路により発生された掃引信号の制御下および前記補
償回路により発生された補償信号の制御下に掃引される
電子ビームに応じて画像を表示し、掃引回路はランプ掃
引信号を発生するランプ発生器を具備している表示シス
テムにおいて、補償回路が、 ａ）ランプ発生器の出力に結合され、ランプ掃引信号に
応答するデジタルランプ信号を発生するアナログ・デジ
タル変換器と、 ｂ）このアナログ・デジタル変換器の出力に結合され、
このアナログ・デジタル変換器によって発生されたデジ
タルランプ信号に応答するメモリアドレスを記憶するメ
モリアドレスレジスタと、 ｃ）このメモリアドレスレジスタに結合され、複数の補
償パラメータを記憶し、メモリアドレスレジスタにより
記憶されたメモリアドレスの制御下に複数の補償パラメ
ータ中のアドレスされたものを出力する補償メモリと、 ｄ）この補償メモリに結合されてそれにより出力された
補償パラメータを記憶する出力レジスタと、 ｅ）この出力レジスタおよび偏向装置に結合され、補償
メモリにより出力された補償パラメータに応答して偏向
装置に対して補償信号を供給するデジタル・アナログ変
換器とを具備していることを特徴とする。
このような補償回路の使用によって、CRTデイスプレ
イの直線性、幾何学的歪み、デホーカス、非点収差、輝
度の不均一性等の表示システムにおける各種の補償を有
効に行うことが可能となる。
１実施例において、掃引信号は実際の瞬間走査位置を
定めるために直接検知される。掃引位置はディスプレイ
信号の補償用の補償パラメータを生成するために使用さ
れる。その代りとして、検索表が補償パラメータを蓄積
するために使用され、補償パラメータは掃引信号に応答
して表からアクセスされ、アクセスされた補償パラメー
タはディスプレイモニタを補償するために使用される。
走査信号は表示メディア上の電子ビームの位置を制御す
るので、本発明による走査信号に対する補償パラメータ
のロックはまた表示メディア上の電子ビームの位置に対
して補償パラメータをロックするものである。表示メデ
ィア上の固定された位置にロックされた補償パラメータ
により、高い安定性およびフレキシビリティが得られ
る。
［実施例］ 第１図は、本発明の原理による補償回路102を有する
ディスプレイシステム100のブロック図である。水平掃
引発生器108を同期するための水平同期パルス信号106お
よび垂直掃引発生器112を同期するための垂直同期パル
ス信号110を発生する同期パルス発生器104を具備したCR
Tディスプレイシステム100が示されている。水平掃引発
生器108は、水平同期パルス106と同期する通常のラスタ
走査ディスプレイ構造に対して15,750Hzの水平周波数を
有するランプの形状で水平掃引信号114を発生する。垂
直掃引発生器112は垂直同期パルス110と同期する通常の
ラスタ走査ディスプレイ構造に対して60Hzの垂直周波数
を有するランプの形状で垂直掃引信号116を発生する。
水平掃引信号114は静電偏向構造の１組のプレートおよ
び磁気偏向構造の水平偏向コイルを有するCRTの水平偏
向回路118に供給される。垂直掃引信号116は静電偏向構
造のCRTの垂直偏向回路120および磁気偏向構造の垂直偏
向コイルに供給される。電子銃124は強度制御回路122の
制御下に電子ビームを発生するように構成される。
本発明の原理による補償回路102は、それに応答する
補償信号103を制御するために水平および垂直掃引信号1
14および116を処理するように接続されることが好まし
い。掃引信号114,116はCRTのスクリーンを横切って電子
ビームを掃引させる。水平掃引信号114は電子ビームを
速く水平方向に掃引し、垂直掃引信号116は電子ビーム
をゆっくり水平方向に掃引する。したがって、水平掃引
信号114はスクリーン位置の最小桁部分であると考えら
れ、垂直掃引信号116はスクリーン位置の最大桁部分で
あると考えられる。水平掃引信号114の値と垂直掃引信
号116の値との組合せは、電子ビームが偏向されたスク
リーン上の２次元（水平および垂直）位置を限定する。
したがって、水平掃引信号114および垂直掃引信号116の
制御下における補償信号103の発生により、補償信号103
はスクリーン上の実際の位置に関連して発生される。補
償信号103は、掃引を補償するように水平および垂直掃
引発生器108,112に供給され、輝度を補償するために強
度制御回路122に供給され、上記のようなその他のディ
スプレイパラメータを補償するためにその他の補償回路
または装置に供給されることができる。
第２図は本発明による１つの補償回路102を詳細に示
す。１対のアナログデジタル変換器（ADC）は、デジタ
ル数にアナログ掃引信号114,116を変換するように構成
されている。水平ADC210はデジタル数214に水平掃引信
号114を変換するように接続され、垂直ADC212はデジタ
ル数216に垂直掃引信号116を変換するように接続されて
いる。ADCは、連続的な近似ADC、追跡ADC、およびフラ
ッシュまたは伝播ADCのような種々のタイプのADCにより
構成されることができる。高性能構造において、ADC210
および212はフラッシュADCが高性能であるためにフラッ
シュADCにより構成されることが好ましい。
デジタル数214,216は、補償メモリ222をアドレスする
ための単一のアドレスパラメータ215を形成するために
連鎖（concatenation）等によって結合されることがで
きる。１つのアドレスレジスタ構造は、アドレス信号の
最小桁部分として最小桁ビット（LSB）232および最大桁
ビット（MSB）234を有する水平掃引信号214と、アドレ
ス信号の最大桁部分としてLSB236およびMSB238を有する
垂直掃引信号216を組合せる。アドレスレジスタ構造に
おいて、アドレスレジスタ218はラッチされたアドレス
パラメータ220のようなアドレスパラメータ215をランプ
するためにADC210,212と補償メモリ222との間に挿入さ
れる。非アドレスレジスタ構造においては、アドレスレ
ジスタ構造218はADC210,212と補償メモリ222との間から
取除かれることができるため、アドレスパラメータ215
はラッチされない。アドレスパラメータ220は、メモリ
アドレスパラメータ220に応答して出力補償パラメータ2
24を発生するように通常の方法でメモリ222にアクセス
するように構成されることができる。
補償メモリ222は補償パラメータを蓄積するように構
成されることができる。メモリ222の寸法は、１メモリ
当り要求される数のパラメータおよび１パラメータ当り
要求されるビット数を有するように当業者によって調節
されることができる。例えば、メモリチップは１補償パ
ラメータ当り要求されるビット数を構成するためにビッ
ト方向に拡大され、１メモリ当り要求されるワードまた
はパラメータの数を構成するためにワード方向に拡大さ
れることができる。補償メモリ222は、電気的に変更可
能で揮発性のSRAMまたはDRAM、電気的に変更可能で不揮
発性のPROM、EPROMまたはEEPROM、電気的に変更不可能
で不揮発性のROM、或は別のメモリタイプ等の種々のタ
イプのメモリ回路により構成されることができる。
出力レジスタ構造において、出力レジスタ226はラッ
チされた補償パラメータ228のような補償パラメータ224
をラッチするように補償メモリ222とデジタルアナログ
変換器（DAC）230との間に挿入される。非出力レジスタ
構造において、出力レジスタ226は補償パラメータ228が
ラッチされないため補償メモリ222とADC230との間から
取除かれることかできる。補償パラメータ228は、デジ
タル補償パラメータ228に応答してアナログ補償信号103
を発生するように通常の方法でDAC230を励起するように
構成されることができる。アナログ補償信号103は、デ
ィスプレイモニタ中の補償装置または回路を制御するよ
うに使用されることができる。
クロック信号は同期動作に対して供給されることがで
きる。画素クロック形態において、クロック信号発生器
242は走査信号にクロック信号240を位相ロックするため
に技術的に良く知られている位相ロックループを使用し
てクロック信号240を発生するように構成されることが
できる。例えば、クロック信号240は掃引信号215のLSB2
32の画素ステップに位相ロックされることができる。こ
のクロック信号240は単一位相クロックまたは多相クロ
ック信号であり、種々の制御信号を発生するようにカウ
ントダウンされデコードされることができる。しかしな
がら、論議の簡単化のためにクロック信号240はメモリ
アドレス215のLSB232における各変化に対して単一のク
ロックパルスを発生する単一の位相クロック信号として
論じられる。前に補償メモリ222から出力レジスタ226に
アクセスされ、補償メモリ222からの補償パラメータ224
にアクセスするためにアドレスレジスタ218に新しいア
ドレス215を同時にクロックし、別の変換を開始させる
ためにADCら次210,212を同時にクロックする補償パラメ
ータ224をクロックするクロック信号240が示されてい
る。その代りとして、ADC210,212は非同期的に動作する
ように構成されることができ、したがって外部クロック
信号を必要としない。別の装置は、必要に応じてクロッ
クされることができる。例えばDRAMが補償メモリ222を
構成するために使用される構造に関して、DRAM制御回路
はRAS,CAS,リフレッシュおよびDRAM動作に使用されるそ
の他の信号を発生するために使用されることができる。
このような信号を発生するDRAM制御回路は技術的に良く
知られている。
ADCの分解能は、ディスプレイモニタの分解能に関連
されることができる。補償メモリ222に蓄積される各補
償パラメータのフレーム中の各画素への直接マッピング
を行う構造において、アドレスされるワード215,220中
のビット数および補償メモリ222に蓄積される各補償パ
ラメータの数は比較的多数である。例えば、低分解能の
ディスプレイモニタは、２つの８ビットADCに関連した
１ライン当りの256画素×１フレーム当りの256ラインで
ある65,536画素を有する。その代りとして中位の分解能
のディスプレイモニタは２つの９ビットADCに関連した
１ライン当りの512画素×１フレーム当りの512ラインで
ある262,144の画素を有する。その代りとして高分解能
のディスプレイモニタは２つの10ビットADCに関連した
１ライン当りの1024画素×１フレーム当りの1024ライン
である1,048,576の画素を有する。
第２図を参照して論じられた補償構造においてその価
格および複雑性は減少されることができ、補償補間を構
成することによって改良されることができる。第３図
は、本発明にしたがって補償補間を有する補償回路102
の別の詳細な図である。補償されるべき状態は通常走査
ラインを横切り、隣接した走査ライン間でCRTスクリー
ンを横切って比較的滑らかな形状で変化する。したがっ
て、多数の適用において制限されたサブセットの間隔を
付けられた較正画素に対して補償パラメータを蓄積し、
較正されない画素に対しては補償パラメータを得るため
に較正画素間に補間することが許容される。例えば中位
の分解能（１ライン当りの512画素×１フレーム当りの5
12ライン）のモニタ構造において、補償メモリ222は各3
2番目の画素に対して補償パラメータを蓄積し、１モニ
タ当り合計256補償パラメータ（16×16の補償パラメー
タ）を含むように構成される。これは第２図のタイプの
構造の262,144からこの第３図の構造の256に補償パラメ
ータを発生するためにメモリ要求および必要な関連努力
を減少することができ、これは第２図のタイプの構造の
1ADC当り９ビットからこの第３図の構造の４ビットにAD
C分解能要求を減少させることができる。同様にして、
高い分解能（１ライン当りの1024画素×１フレーム当り
の1024ライン）のモニタ構造において、補償メモリ222
は各16番目の画素に対して補償パラメータを蓄積し、１
モニタ当り合計4096の補償パラメータ（64×64補償パラ
メータ）を生成するように構成される。これは1,048,57
6の補償パラメータから4096までメモリ要求を減少する
ことができ、これは1ADC当り10ビットから６ビットにAD
C分解能要求を減少させることができる。
補間される補償パラメータは間隔を隔てられた較正画
素に対する補償パラメータ形態、間隔を隔てられた較正
画素に対する補償パラメータの変化の形態またはその他
の形態等種々の形態で蓄積されることができる。補間さ
れる補償パラメータが各画素に対する補償パラメータの
変化の形態で蓄積される構造は別の構造で以下論じられ
る。
上記において第２図を参照して論じられ、また第３図
に示されるように、１対のADC210および212はデジタル
数214,216にアナログ掃引信号を変換するように構成さ
れ、デジタル数214,216はアドレスレジスタ218により、
またはそれなしで補償メモリ222をアドレスする単一の
アドレスパラメータ215を形成するように結合されるこ
とができ、補償メモリ222はメモリアドレス220に応答し
て出力補償パラメータ224を発生するために使用される
ことができ、補償数228はデジタル補償パラメータ228に
応答してアナログ補償信号103を発生するためにDAC230
を励起するように構成されることができ、アナログ補償
信号103はディスプレイモニタ中の補償装置または回路
を制御するために使用されることができる。
補償メモリ222は、補間のためにパラメータの絶対値
の代わりに補償パラメータ変化を蓄積するように構成さ
れることができる。種々の構造は以下論じられるように
構成されることができる。補間例を容易にするために、
Ｃ（P,R）記号が使用され、ここで“C"記号は補償パラ
メータのアレイを示すために使用され、“P"記号は水平
方向である補償パラメータの列数を示すために使用さ
れ、“R"記号は垂直方向である補償パラメータの行数を
示すために使用されている。したがって、Ｃ（0,0）は
第１の行の第１の画素に対する水平補償パラメータ
（Ｘ）および垂直補償パラメータ（Ｙ）を表し、Ｃ（3
2,64）は64番目の行の32番目の画素に対する補償パラメ
ータを表す。
以下、ラインに沿って32画素のグループをカバーする
補間を有する補間構造を論じる。8,16,75その他の寸法
の画素グループを有する別の構造もまた構成されること
ができる。また補償変化パラメータは２つの補数の負数
表示であると仮定するため、正および負の補償パラメー
タは基準値の正および負の偏差を補償するように構成さ
れることができると考えられる。基準値は暗示的なゼロ
補償値を有するフレーム中の第１の画素であり、累算器
レジスタ310はフレームの始めにおいてクリアされると
仮定する。この基準補償パラメータは強度補償回路にお
ける完全な強度値、焦点補償回路における完全な焦点
値、歪み補償回路における完全なゼロ歪み値、コンバー
ジェンス補償回路における完全なコンバージェンス値、
収差補償回路における完全なゼロ収差値または収差補償
回路における完全なゼロ収差値であると考えてもよい。
したがって、基準補償パラメータは000010の値を有して
いると考えられる。１グループ当り32画素を有する構造
において、第１の補償パラメータＣ（0,0）は第１のラ
イン（ライン０）に沿って水平方向に32画素の第１のグ
ループの補間に対して使用され、第２の補償パラメータ
Ｃ（32,0）は第１のライン（ライン０）に沿って水平方
向に32画素の第２のグループの補間に対して使用され、
第17の補償パラメータＣ（0,32）は第２のライン（ライ
ン１）に沿って水平方向に32画素の第１のグループの補
間に対して使用され、以下同様にして行われる。
以下、補間動作を説明するためにこの32画素グループ
構造に対する補償変化パラメータの生成および補償変化
パラメータの処理を論じる。第１の補償変化パラメータ
は、基準値と第１の補償値との間の差を取り、グループ
中の画素数で分割することによって得ることができる。
したがって。第１のグループの各32画素に対して基準位
置のゼロ値は全ての補償値がグループ中の最後の画素値
に対して累算されるまで画素単位で第１の補償変化パラ
メータ（第１の補償変化値の1/32）によって連続的にイ
ンクレメントされる。補償メモリ222に蓄積された第２
の補償値変化パラメータは第32の画素を較正する第１の
補償値と第64の画素を較正する第２の補償値との間の差
を取り、グループ中の画素数でこの差を分割することに
より得ることができる。したがって、32画素の第２の各
グループに対して第１の補償パラメータの以前累算され
た値は、全ての補償値が第64の画素で累算されるまで画
素単位ベースで第２の補償変化パラメータによって連続
的にインクレメントされる。
この動作は各ラインで画素グループから画素グループ
に進み、その後全てのフィールドが表示されるまで次の
画素グループ用の次のラインのスタートに再トレースす
る。
以下、上記で論じられた補間構造に対して第３図を参
照して補間を例示することによって論じる。フレームの
スタートにおいて、補間レジスタ310および226はクリア
入力端子CRに対するフレーム同期パルスFS＊によってク
リアにされる。その後、各画素グループの処理のスター
トで次に連続した補償変化パラメータは補償メモリ222
からアクセスされ、出力レジスタ226に負荷される。各
画素グループの処理期間中に出力レジスタ226に蓄積さ
れた補償変化パラメータは、加算器314によって累算レ
ジスタ310に蓄積された累算された補償パラメータに加
算される。したがって、加算器314に蓄積された累算さ
れた補償パラメータは各画素グループ内で画素単位ベー
スで更新され、フレームが終るまで画素グループ単位ベ
ースで画素グループに関して更新される。
クロック信号は、クロック信号240に対して上記で論
じられたような同期動作に対して供給されることができ
る。補間構造において、補償回路210、212、218および2
26に供給されたクロック信号318は画素クロック速度よ
り遅い補償クロック速度であるように生成され、補間回
路310に供給されたクロック信号320は画素クロック速度
であるように生成される。例えば各補償動作に対して32
の補間動作を有する構造において、補償クロック信号31
8の速度は画素クロック信号320の速度の32分の１であ
る。同様にして、各補償動作に対して16の補間動作を有
する構造では、補償クロック信号318の速度は画素クロ
ック信号320の速度より16分の１である。
補償回路102は単一または２つ以上の複数で構成され
ることができる。たとえば、単一の補償回路は強度、焦
点、非点収差、コンバージェンス、直線性、歪みまたは
ディスプレイシステムに関連したその他の状態を制御す
るように構成されることができる。その代りとして、複
数の補償回路はそれぞれ強度、焦点、非点収差、コンバ
ージェンス、直線性、歪みまたはディスプレイシステム
に関連したその他の状態を制御するように構成されるこ
とができる。論議を容易にするために、割当てられた素
子が内蔵されている補償回路102が示されている。しか
しながら、種々の素子は回路を最適化するように複数の
補償回路102間で分割されることができる。例えば、ADC
210および212並びにアドレスレジスタ218は２つ以上の
補償回路に共用されることができる。クロック信号発生
器242も２つ以上の補償回路に分割されることができ
る。補償メモリ222および出力レジスタ226も２つ以上の
補償回路で共用されることができる。例えば、補償メモ
リ222は各アドレス位置において多数の補償パラメータ
または多数の補償変化パラメータを蓄積することができ
るため、多数の補償パラメータまたは多数の補償変化パ
ラメータがADC210および212によって発生された各アド
レス215に対してアクセスされる。さらに出力レジスタ
構造において、共用された補償メモリまたは多数の割当
てられた補償メモリからアクセスされる多数の補償パラ
メータまたは多数の補償変化パラメータは共用された出
力レジスタ226に負荷されることができる。さらに、共
用された補償メモリまたは多数の割当てられた補償メモ
リからアクセスされ、共用された出力レジスタまたは多
数の割当てられた出力レジスタに負荷された多数の補償
パラメータは、多数の補償装置または回路を制御するよ
うに補償信号103の多数のチャンネルを形成するようにD
AC230の多数の素子によって処理されることができる。
さらに、共用された補償メモリまたは多数の割当てられ
た補償メモリからアクセスされ、共用された出力レジス
タまたは多数の割当てられた出力レジスタに負荷された
多数の変化パラメータは、多数の補償装置または回路を
制御するようにDAC230の多数のチャンネルを制御するた
めに加算器314および累算器310の多数のチャンネルと共
に補間の多数のチャンネルを発生させるように出力レジ
スタ226から補償変化信号の多数のチャンネルを形成す
るようにDAC230の多数の素子によって処理されることが
できる。その他の素子はまたさらに回路を最適化するた
めに共用されることができる。
本発明のシステムは、それが接続されるディスプレイ
モニタの走査速度およびアスペクト比に自動的に適合す
るものである。上記で論じられるように、これは補償動
作が実際の走査信号に応答して実行されるために実現さ
れる。この構造において、走査信号はアナログからデジ
タル形態に変換され、補償パラメータを形成するために
デジタル検索表にアクセスするように使用される。結果
的に、同じモニタが使用されるが、異なる走査速度また
は異なるアスペクト比を構成するように走査信号が変化
された場合、補償回路の動作はそれらと自動的に調節可
能に変化されて構成され、補償パラメータの表は変化さ
れる必要はない。
上記の実施例は、本発明の原理の適用を表す多数の特
定の実施例のいくつかを示していることを理解すべきで
ある。明らかに、当業者は本発明の技術的範囲を逸脱す
ることなく多数の変更されたその他の構造を設計するこ
とができる。
【図面の簡単な説明】
第１図は本発明の原理によるディスプレイシステムのブ
ロック図である。 第２図は第１図の補償回路の詳細図である。 第３図は第１図の補償回路の補間構造の詳細図である。

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】掃引信号を発生する掃引回路と、 前記掃引回路により発生された掃引信号に応答して補償
    信号を発生する補償回路と、 電子ビームを発生する電子銃と、 前記電子ビームに応じて画像を表示する表示媒体と、 前記掃引回路により発生された掃引信号の制御下に表示
    媒体を横切って電子銃により発生された電子ビームを掃
    引し、前記補償回路により発生された補償信号の制御下
    に表示媒体を励起する偏向装置とを具備し、 前記表示媒体は、前記掃引回路により発生された掃引信
    号の制御下および前記補償回路により発生された補償信
    号の制御下に掃引される電子ビームに応じて画像を表示
    し、 前記掃引回路はランプ掃引信号を発生するランプ発生器
    を具備している表示システムにおいて、 前記補償回路は、 ａ）前記ランプ発生器の出力に結合され、ランプ掃引信
    号に応答するデジタルランプ信号を発生するアナログ・
    デジタル変換器と、 ｂ）このアナログ・デジタル変換器の出力に結合され、
    このアナログ・デジタル変換器によって発生されたデジ
    タルランプ信号に応答するメモリアドレスを記憶するメ
    モリアドレスレジスタと、 ｃ）前記メモリアドレスレジスタに結合され、複数の補
    償パラメータを記憶し、前記メモリアドレスレジスタに
    より記憶されたメモリアドレスの制御下に複数の補償パ
    ラメータ中のアドレスされたものを出力する補償メモリ
    と、 ｄ）この補償メモリに結合されてそれにより出力された
    補償パラメータを記憶する出力レジスタと、 ｅ）この出力レジスタおよび前記偏向装置に結合され、
    補償メモリにより出力された補償パラメータに応答して
    偏向装置に対して補償信号を供給するデジタル・アナロ
    グ変換器とを具備していることを特徴とする表示システ
    ム。
  2. 【請求項２】前記補償メモリはダイナミックランダムア
    クセスメモリである請求項１記載の表示システム。
  3. 【請求項３】掃引信号を発生するための掃引回路と、 前記掃引回路により発生された掃引信号に応答して補償
    信号を発生する補償回路と、 電子ビームを発生する電子銃と、 前記電子ビームに応じて画像を表示する表示媒体と、 前記掃引回路により発生された掃引信号の制御下に表示
    媒体を横切って電子銃により発生された電子ビームを掃
    引し、前記補償回路により発生された補償信号の制御下
    に表示媒体を励起する偏向装置とを具備し、 前記表示媒体は、前記掃引回路により発生された掃引信
    号の制御下および前記補償回路により発生された補償信
    号の制御下に掃引される電子ビームに応じて画像を表示
    し、 前記掃引回路はランプ掃引信号を発生するランプ発生器
    を具備している表示システムにおいて、 前記補償回路は、 ａ）前記ランプ発生器の出力に結合され、ランプ掃引信
    号に応答するデジタルランプ信号を発生するアナログ・
    デジタル変換器と、 ｂ）このアナログ・デジタル変換器の出力に結合され、
    このアナログ・デジタル変換器によって発生されたデジ
    タルランプ信号に応答するメモリアドレスを記憶するメ
    モリアドレスレジスタと、 ｃ）前記メモリアドレスレジスタに結合され、複数の補
    償パラメータを記憶し、前記メモリアドレスレジスタに
    より記憶されたメモリアドレスの制御下に複数の補償パ
    ラメータ中のアドレスされたものを出力する補償メモリ
    と、 ｄ）この補償メモリに結合されてそれにより出力された
    補償パラメータを記憶する出力レジスタと、 ｅ）この出力レジスタに結合され、この出力レジスタに
    より記憶された補償パラメータに応じて複数の補間され
    た補償パラメータを発生する補間回路と、 ｆ）この補間回路および前記偏向装置に結合され、補間
    回路により発生された補間された補償パラメータに応答
    して偏向装置に対して補償信号を供給するデジタル・ア
    ナログ変換器とを具備していることを特徴とする表示シ
    ステム。
  4. 【請求項４】前記補償メモリはダイナミックランダムア
    クセスメモリである請求項３記載の表示システム。
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JPH03192291A JPH03192291A (ja) 1991-08-22
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KR930008271B1 (ko) 1993-08-27
EP0416289A3 (en) 1991-12-11
KR910006836A (ko) 1991-04-30
EP0416289A2 (en) 1991-03-13
JPH03192291A (ja) 1991-08-22
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