KR930011968B1 - 디지탈 수직 비임 랜딩 보정 회로 - Google Patents

디지탈 수직 비임 랜딩 보정 회로 Download PDF

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Abstract

내용 없음.

Description

디지탈 수직 비임 랜딩 보정 회로
제1도는 본 발명의 한 관점에 따르는 수직 비임 랜딩 보정 회로의 블록 다이어그램.
제2도는 제1도에 도시된 회로를 이해하는데 유용한 주사된 래스터의 부분도.
* 도면의 주요부분에 대한 부호의 설명
10 : A/D 변환기 11 : 클럭 발생기
12 : 동기화 신호 구분자 회로 13 : 디지탈 콤 필터
14 : 휘도 처리 회로 15 : 디지탈 메트릭스
16 : 색도 처리 회로 21, 22 : 디지탈 지연 회로
23 : 홀수/짝수 라인 멀티플렉서 회로 24 : 홀수 라인 메모리
25 : 짝수 라인 메모리 2 : 기록/판독 어드레스 발생기
30 : 기록/판독 멀티플렉서 회로 31, 32 : 이동 및 가산 회로
33 : 판독 어드레스 어프셋 회로 3 : ROM
35 : 계수 제어 계수기 회로 36 : 인버어터
37 : 합산기 45 : 청색 수평 에러 보정 회로
46 : 적색 수평 에러 보정 회로 47 : 녹색 수평 에러 보정 회로
50, 51, 52 : D/A 변환기
본 발명은 음극선관에 대한 전자 비임 랜딩(landing) 보정에 관한 것으로써, 특히 디지털 샘플 보간 기술을 이용하는 수직 컴버젼스 보정에 관한 것이다.
디지털 컬러 텔레비젼 시스템은 예를들어, NTSC 색신호에 대하여 색 부반송파 주파수의 4배인 14.32MHz의 선정된 비율로 아나로그 비데오 신호를 샘플링 한다. 각 샘플의 신호 진폭은 A/D 변환기(ADC)에 의하여 디지털 값으로 변환된다. 상기 디지털화된 비데오 신호는 적, 녹 및 청 구동 신호 형태로 처리되며 그것은 D/A 변환기(DAC)에 의하여 원래의 아나로그 영역으로 변환된 후, 컬러 음극선관의 캐소우드에 인가된다.
디지털 및 아나로그 텔레비젼 수상기는 래스터 왜곡 및 컨버젼스 에러가 나타날 수 있다. 측 핀쿠션(pincushion) 왜곡과 같은 수평 컴버젼스 에러 및 래스터 왜곡은 음극선과 표시 화면상에 세가지 색을 접속시키기 위하여 주어진 수평 주사 라인에서 하나 또는 그 이상의 개별 색 신호를 선택적으로 지연시킴에 의하여 보정될 수도 있다. 디지털 시스템에서, 상기 지연은 랜덤 억세스 메모리(RAM)와 같은 기억 장치내로 디지털 샘플을 클럭킹하고, 선정된 수의 클럭 펄스 후에 RAM으로부터 상기 샘플을 클럭킹함에 의하여 이루어질 수도 있다.
미스 컴버젼스 또는 래스터 왜곡의 정확한 보정을 제공하기 위하여, 그것은 전체 클럭 펄스보다 작은 디지털 샘플 지연을 제공하는 것을 필요로 할 수도 있다. 그러한 부분적 클럭 펄스 지연의 한 방법은 1984년 10월 10일 공표된 영국 공개 특허 제21378 49A호와 상응하는 티.브이.볼거의 이름으로 1983년 3월 31일 출원된 명칭 ＂라스터 왜곡 보정을 갖는 디지털 비데오 처리 시스템＂인 미합중국, 특허원 제480,907호에 기술된 바와 같이, 기록 클럭에 대하여 샘플 판독 클럭의 위상을 제어함에 의하여 성취될 수도 있다. 부분적 샘플 지연의 또 다른 방법은 티.브이.볼거의 이름으로 1984년 8월 31일 출원된 명칭 ＂샘플 보간에 의한 디지털 비데오 지연＂인 미합중국 특허원 제645,984호에 기술된 바와 같이, 샘플 보간 배열에 의하여 제공된다.
상부 및 하부 측 핀쿠션 왜곡과 같은 수직 미스 컨버젼스 또는 수직 래스터 왜곡은 이전에 기술된 샘플지연에 의한 수평 에러 보정의 기술보다는 약간 상이한 보정 접근을 필요로 한다. 수평 에러 보정은 주어진 시간에 단지 하나의 수평 주사 라인내의 비데오 정보 픽셀(pixel)의 처리를 필요로 하지만, 수직 에러 보정은 하나 이상의 수평 라인내의 픽셀에 대한 동시 처리를 필요로 하므로, 보정 회로의 복잡성을 증가시킨다. 예를들어, 상부 및 하부 핀쿠션 왜곡은 1.2㎝ 정도의 수상관 표시 화면상의 수직적 거리에 의하여 분리된 일련의 주사 라인에서 표시되는 하나의 비데오 라인으로 부터의 정보에 기인할 수도 있다. 표준 비월 주사(interlaced scan) 래스터를 위하여, 이것은 8개의 수평 주사 라인 만큼의 수직 거리와 상응한다. 이것은 래스터의 심하게 왜곡된 영역을 위하여, 8개의 비데오 라인 만큼의 비데오 정보가 하나의 보정된 확상 라인을 표시하기 위하여 기억되고 회복되어져야만 한다는 것을 의미한다. 그것은 또한 상술한 허용 오차에 근접하는 정확한 에러 보정을 제공하기 위하여 주사 라인 사이의 분리보다 작은 거리를 통하여 비데오 픽셀 정보의 명백한 전치를 초래할 수 있는데 필요될 수도 있다.
본 발명에 따르면, 본 발명은, 다수의 픽셀 샘플을 형성하도록 제1라인의 비데오 정보를 디지털적으로 샘플링 하기 위한 회로와, 또 다른 다수의 픽셀 샘플을 형성하도록 최소한 또 다른 라인의 비데오 정보를 디지털적으로 샘플링 하기 위한 회로를 구비하는 비데오 표시 장치에서 수직 비임 랜딩 위치 에러를 보정하기 위한 장치를 제공한다. 회로 장치는 비임 랜딩 위치 에러에 대한 보정을 제공하는 제1픽셀 샘플과 나머지의 픽셀 샘플사이의 명백한 수직 오프셋 위치를 갖는 결과로써 생기는 픽셀 샘플을 형성하기 위하여 수직 비임 랜딩 위치 에러와 일치하는 제1 및 나머지 라인의 비데오 정보로부터 각각의 픽셀 샘플을 결합한다.
이하 첨부한 도면을 참조로 하여 더욱 상세하게 설명할 것이다.
제1도에 언급하면, 비데오 신호원(도시되지 않음)으로 부터의 아날로그 합성 비데오 신호는 A/D 변혼기(ADC)(10)에 인가된다. ADC(10)는 클럭 발생기(11)의 클럭 신호 주파수에 의하여 결정된 샘플비로 픽셀을 표시하는 디지털 샘플을 발생한다. 제1도의 회로는 예시적으로 NTSC 컬러 신호에 대한 4배의 색부반송파 주파수와 같은 14.32MHz의 샘플링 주파수를 사용한다. ADC(10)는 예시적으로 8비트 디지털 샘플을 제공하는 것처럼 도시되며, 그것에 의하여 2n=256 가능한 양자화 단계를 갖는 샘플을 발생한다. 상기 디지털화된 비데오 신호는 동기화 신호 구분자 회로(12)에 인가되며, 여기에서 그것은 상기 수평 및 수직 동기화 정보를 이동시키기 위하여 처리된다. 상기 비데오 신호는 또한 디지털 콤 필터(13)에 인가되며, 그것은 휘도 및 색도 정보를 분리 채널내로 분리시킨다.
상기 휘도 정보는 Y로 지정된 도선상의 휘도 신호를 디지털 메트릭스(15)에 제공하는 휘도 처리 회로(14)에 인가되며, 색도 정보는 적절하게 위상된 I 및 Q 클럭 신호에 응답하여 I 및 Q색 신호를 발생하며, 클럭 발생기(11)로 부터의 ICK 및 QCK로 지정된 도선상에 제공된 색도 처리 회로(16)에 인가된다. 도선 I 및 Q상의 I 및 Q색 신호는 디지털 메트릭스(15)에 인가되며, 디지털 메트릭스(15)는 각각의 도선 DR, DG 및 DB상에 디지털 적, 녹 및 청색 신호를 발생하도록 상기 휘도 신호 Y와 I 및 Q색 신호를 결합한다.
본 발명의 한 관점에 따르면, 각각의 디지털 적, 녹 및 청색 신호는 디지털 지연 회로에 인가된다. 제1도는 도선 DB상의 디지털 청색 신호를 실행하는 디지털 지연 회로(20)를 상세하게 나타내었다. 디지털 적색 신호 및 디지털 녹색 신호에 대한 유사한 지연 회로(21) 및 (22)는 간단하게 블록 다이어그램 형태로 도시하였다.
디지털 메트릭스(15)는 예시적으로 8비트를 구비하고 픽셀을 표시하는 디지털 색 샘플을 발생한다. 상기 샘플은 주어진 수평 주사 라인에 대한 디지털 색 샘플이 홀수 라인 메모리(24) 또는 짝수 라인 메모리(25)내에 저장되는지 어떤지를 제어하는 홀수/짝수 라인 멀티플렉스 회로(23)에 인가된다. 예를들어, 랜덤 액세스 메모리 또는 RAM'S인 메모리(24) 및 (25)는 픽셀을 표시하는 샘플의 연속적인 비데오 라인이 상이한 메모리내에 저장될 수 있도록 제공되며, 그것에 의하여 샘플 처리를 간단하게 하기 위한 인접 비데오 라인 픽셀 정보로의 용이한 접근을 제공한다. 멀티플렉서 회로(23)는 디지털 메트릭스(15)로 부터의 비데오 정보 픽셀 샘플이 메모리(24) 또는 (25)중의 어디에 인가되는가를 결정하는 플립플롭(26)과 같은 계수기 논리 회로로 부터의 신호를 수신한다. 플립플롭(26)은 수평 동기화 정보에 응답하며, 픽셀 데이터를 효과적으로 홀수라인 메모리(24) 및 짝수 라인 메모리(25)내로 교대로 보내기 위하여 각 수평 비데오 라인에 대한 멀티플렉서 회로(23)의 동작을 스위치 하도록 작용하는 신호를 발생한다. 플립플럽(26)은 각 필드의 시초에서 수직 동기화 정보에 의하여 리세트된다.
기록/판독 어드레스 발생기(27)는 동기화 구본자(12)로 부터의 수평 및 수직 비율 신호에 의하여 리세트 되고 클럭 발생기(11)에 의하여 증분된다. 기록/판독 어드레스 발생기(27)는 메모리(24) 및 (25)내의 픽셀 샘플 위치가 발생기(27)내로 픽셀 샘플 정보가 기록되거나 발생기(27)로부터 픽셀 샘플 정보가 판독되는 것을 결정한다. 수직 에러 보정이 동일한 수평 래스터 위치에서의 인접한 비데오 라인에서 픽셀 샘플의 처리를 필요로 하기 때문에, 기록/판독 어드레스 발생기(27)에 의하여 제공된 수평 어드레스는 판독이거나 또는 기록기능에 대하여 임의로 주어진 시간에서 동일한 것이다. 기록/판독 멀티플렉서 회로(30)는 특별한 수평 라인 기간 동안 메모리(24) 또는 (25)의 데이터가 판독 데이터 일것인지 기록 데이터 일것인지를 결정한다. 홀수 라인 메모리(24)로부터 판독되는 픽셀 샘플 데이터는 이동 및 가산회로(31)에 의하여 처리되며, 반면에 짝수 라인 메로리(25)로부터 판독되는 데이터는 이동 및 가산 회로(32)에 의하여 처리된다. 이동 및 가산 회로(31) 및 (32)는 샘플 보간 기능의 일부로써 계수 승법을 실행한다.
제2도에서는 수직 비임 랜딩 위치 에러를 보정하는 수단이 기술될 것이다. 제2도는 주사된 래스터의 상부 근터의 약간의 수평 주사 라인을 나타내며, 상기 주사 라인은 상응하는 비데오 라인으로 부터의 정보를 표시한다. 상기 주사 라인은 예시적으로 북-남 핀쿠션 왜곡을 나타낸다.
제2도에 도시된 바와 같이, 대부분의 제1래스터 주사 라인 SL1및 대응 비데오 라인 VL1은 화상 라인 PL1으로 표시된 가시 표시 영역의 상측 위에 나타난다. 확상 라인 PL1은 핀쿠션 왜곡이 존재하지 않는 경우 주사 라인 SL1이 발생될 수 있는 위치를 나타낸다. 주사 라인 S1의 핀쿠션 왜곡에 기인하여, 볼 수 있는 비데오 라인 VL1의 일부분만이 화상 라인의 중심 근처에서 발생한다. 제2도에서 완전하게 볼 수 있는 제1비데오 라인은 주사 라인 SL8에 의하여 표시된 비데오 라인 VL8이다. 주사 라인 SL8은 한 라인의 비데오 정보를 포함한다. 그러나 북-남 핀쿠션 래스터 왜곡에 기인하여, 주사 라인 SL8은 화상 라인 PL1-PL8을 포함하는 수직 거리를 가로지른다. 간단하게 하기 위하여, 단지 화상 라인 PL1및 PL8만을 제2도에 도시하였다. 본 발명의 한 관점에 따르면, 북-남 핀쿠션 왜곡의 정확한 보정을 제공하기 위하여, 주어진 주사 라인에 의하여 표시된 비데오 라인 정보는 주어진 수평 픽셀 위치에서 표시된 비데오 정보가 마치 핀쿠션 왜곡이 존재하지 않는 것처럼 비임의 상응하는 수직 화상 라인 위치에서 표시되어질 정보를 나타내도록 제어된다. 예를들어, 주사 라인 SL8이 화상 라인 PL1내지 PL8을 통해 래스터의 외측으로부터 중심으로(샘플위치 S1에서 S4) 이동할 때 비데오 라인 VL1내지 VL8로부터 유도된 비데오 정보에 대응할 것이며 따라서, 소망의 화상 라인 위치에 비데오 라인 정보를 위치시키도록 나타날 것이다.
제1도에서, 판독 어드레스 오프셋 회로(33)는 주어지 수평 주사 라인을 보정하기 위한 초기의 거친 수직 오프셋 즉, 소원된 화상 라인 위치에 주어진 주사 라인의 비데오 라인 정보를 위치시키기 위한 비데오 데이터의 기록과 판독 사이에서 지연되는 정수의 수평 라인 간격을 기록/판독 멀티플렉서 회로(30)에 제공한다. 예를들어, 제2도에서의 화상 라인 PL8에 대하여, 판독 어드레스 오프셋 회로(33)에 의하여 제공된 위치 S1에서의 최초 수직 오프셋은 8개의 라인이 될 것이다. 이것은 비데오 라인 VL1으로 부터의 비데오 정보가 주사 라인 SL8의 주사의 개시에서(화상의 왼쪽편) 판독되고 표시되는 것을 의미한다. 앞에 기술된 바와 같이, 제1화상 라인 PL1의 초기에서 비데오 정보의 표시를 제1수평 비데오 라인 VL1의 시작에서부터 소망의 위치에 배치할 것이다. 상기 최초 오프셋은 주어진 주사 라인 동안 필요한 초기 오프셋이 판독 전용 메모리(ROM) (34)로부터 판독 어드레스 오프셋 회로(33)가 판독되기 위해 제공된다.
제2도에서, 주사 라인 SL8이 샘플 위치 S1에서 S6으로 스크린 양단에 진행될 때, 적절한 화상 라인 위치에서 보정된 래스터를 표시하기 위하여 필요한 비데오 정보는 비데오 라인 VL1내지 VL8로 부터 유도되어야만 한다. 수평 화상 라인간의 수직적 분리는 보정되어져야만 하는 증가적인 왜곡양 또는 비임 랜딩 에러와 비교하여 큰 정도의 양으로 비임 랜딩 보정을 제공한다. 그러므로, 단지 수평 비데오 라인의 정수값으로 수직 오프셋 위치를 제어함으로써는 만족한 왜곡 보정이 이루어질 수 없다. 정확한 비임 랜딩 위치 보정은 비데오 정보를 나타내는 비데오 샘플이 인접한 비데오 라인의 수직적으로 인접한 픽셀 샘플 사이에서 발생하는 것을 필요로 한다.
수평 비임 랜딩 보정 배열은 앞에 기술된 미합중국 특허원 제645,984호 발표된 샘플 보간 기술을 사용한다. 본 발명의 한 관점에 있어서, 미합중국 특허원 제645,984호에 발표된 그것과 유사한 샘플 보간 배열은, 인접한 비데오 라인내에 발생하는 픽셀의 샘플 값사이에 보간된 디지털 샘플값을 갖는 유도된 픽셀 샘플을 제공하는데 사용된다.
앞서 기술된 바와 같이, 적절한 화상 라인 위치에 주사 라인 비데오 정보를 배치하는데 필요한 주어진 수평 주사 라인에 대한 최초 정수 라인 지연 또는 오프셋은 ROM (34)에 의하여 최초 라인 오프셋 도선(40)을 통하여 판독 어드레스 오프셋 회로(33)에 제공한다. 최초의 분수 라인 지연 또는 오프셋은 ROM(34)에 의하여 최초 분수 오프셋 도선(41)을 통하여 계수 제어 계수기 회로(35)에 인가된다. 상기 분수 라인 오프셋은 소원된 허용 오차로 정확한 비임 랜딩 보정을 제공하기 위하여 정수 라인 오프셋과 결합된다. ROM(34)에 의하여 제공된 거친 정수 및 미세한 분수 라인 지연 또는 오프셋 정보는 음극선과 및 편향 요크(yoke)의 조립 및 배열동안 결정된다. 예를들어, 비데오 카메라 또는, 다수의 광 다이오드의 감지 배열은 음극선관 표시 스크린상의 상이한 위치에서 적,녹 및 청 비임의 각각에 대하여 요구되는 보정의 양을 결정한다.
상기 분수 라인 지연 정보는 결과의 보간된 샘플을 형성하기 위해 사용되는 인접한 비데오 라인으로부터의 두 개의 디지털 픽셀 샘플 각각의 관련 분수 진폭을 나타내는 계수의 형태로 제공된다. 상기 계수는 분수값의 결합으로 1을 형성한다. 즉 계수의 합은 1이 될 것이다.
상기 1을 형성하는 분수값 결합은 디지털 샘플링 시스템내에서 간단하게 된다. 앞에 기술된 샘플 보간 기술로부터 유도된 상기 샘플은 두 개의 원 샘플 사이에 위치하는 확실한 위치를 갖는다. 보간 샘플이 두 개의 원래의 샘플중의 어느 하나 어느 것에 접근하는가는 상기 계수의 값에 의하여 결정된다. 예를들어, 만일 상기 두 개의 보간 계수가 각각 1/2로 선택된다면, 결과의 유도된 샘플은 두 개의 원 샘플 사이의 중간에 위치한 확실한 위치를 가질 것이다. 만일 상기 두 개의 계수가 예를들어 1/8 및 7/8로 선택되어진다면, 결과의 샘플은 7/8 계수로 동작하는 샘플로부터 측정된 샘플간의 거리의 1/8에 위치한 확실한 위치를 가질 것이다.
앞에 기술된 바와 같이, 홀수 및 짝수 라인 메모리(24) 및 (25)로 부터의 디지털 픽셀 샘플은 각각 기록/판독 멀티플렉서 회로(30)로 부터의 신호에 응답하여 이동 및 가산 회로(31) 및 (32)에 인가된다. 기록/판독 어드레스 발생기(27)는 주어진 비데오 라인에서의 픽셀 위치가 상기 메모리로부터 판독되는 것을 결정한다. 이동 및 가산회로 (31) 및 (32)에 기억된 상기 두 개의 샘플은 인접한 라인내의 동일한 수평 픽셀 위치로부터 있을 것이며, 그것에 의하여 수직적으로 인접한 픽셀 샘플을 형성한다.
이동 및 가산 회로(31) 및 (32)의 동작은 계수 제어 계수기(35)에 의하여 인가된 분수 계수에 의하여 제어된다. 계수값은 예시적으로 이동 및 가산 회로(32)에 인가된다. 인버터(36)는 예시적으로 차례로 이동 및 가산 회로(32)에 인가되는 계수의 1을 형성하는 실수값을 형성한다. 상기 계수는 픽셀 샘플 정보의 비트 이동의 수를 제어하며, 그것에 의하여 샘플값을 상수값 만큼 곱해진다. 결과의 비트 이동된 샘플은 합산 회로 (37)에 인가되는데, 상기 합산 회로는 샘플들을 합하여 그의 출력에 보간된 샘플을 제공한다. 청색 비데오 신호에 대한 보간된 샘플은 앞에 언급한 미합중국 특허원 제645,984호 또는 수평 비임 랜딩 위치 에러에 대한 보정인 샘플 보간 기술이 기재되어 있는 소비자 전자공학에 관한 IEEE 논문 1984년 8월 CE-30권 제3호에 알.듀 베르트가 발표한 명칭 ＂수평 기하학 및 컨버젼스 보정을 위한 디지털 시스템＂의 논문에 기술된 바와 같이 수평 에러 보정 회로(45)에 예시적으로 인가될 수도 있다. 수평 비임 랜딩 에러 보정에 대한 대안의 기술은 앞에 언급된 영국 공기 특허 제2137849A호 및 사노 등의 이름으로 1975년 7월 1일 출원된 미합중국 특허원 제3,893,174호에 기술되어 있다. 적색 및 녹색 비데오 신호는 예시적으로 각각 적색 수평 보정 회로(46) 및 녹색 수평 보정 회로 (47)에 인가된다. 각 적,녹 및 청 보정된 디지털 신호는 상기 신호를 아나로그 신호로 변환하는 각각의 D/A 변환기(50),(51) 및 (52)에 인가된다. 상기 적,녹 및 청 아나로그 신호는 그때 예시적으로 그들 각각의 키네(kine) 구동 회로에 인가된다.
상기 전자 비임이 주어진 수평 주사 라인을 따라서 스크린을 가로지를 때, ROM (34)은 상기 분수 계수가 적절한 화상 라인 위치에 정확한 비데오 정보의 적절한 표시를 유지시키기 위하여 증가되거나 감소되어야만 할 때를 결정하는 정보를 제공할 것이다. 계수 변화 발생을 나타내는 신호는 계수 변화 클럭 도선(42)을 통하여 계수 제어 계수기 회로(35)에 제공된다. 계수 변화 방향은 계수 변화 방향 도선(43)을 통하여 계수 제어 계수기 회로(35)에 제공된다. 계수 제어 계수기 회로(35)로부터 판독 어드레스 오프셋 회로(33)로의 신호는 상기 계수가 1을 통하여 각각 증가되거나 감소되어질 때 선택된 비데오 라인으로 하여금 진행되어지거나 지체되도록 야기시킨다.
상기 지연 회로(20),(21) 및 (22)는 적,녹 및 청색 지정된 전자 비임상에서 독립적으로 동작하기 때문에, 컨버젼스, 코마(coma), 수직 상승 및 하부 핀쿠션 왜곡과 같은 임의의 수직 비임 랜딩 에러를 보정하는데 가능하다.
1.75KHz의 표준 수평 주파수에서의 정상 N.T.S.C 비월 주사를 위하여, 25V 음극선관 상의 +0.5inch(13mm)의 수직 에러는 메모리(24) 및 (25)에 대한 8개 라인 (8H) 메모리를 사용하여 보정될 수 있다. 31.5KHz의 수평 편향 주파수에서 동작하는 순차 주사 시스템에서, 유사한 양의 보정은 인접 주사 라인과 화상 라인 사이의 수직 거리가 이등분될 것이기 때문에 16개 라인(16H) 메모리를 필요로 할 것이다.
교대로 만일 필드 또는 프레임 기억 순차 주사 시스템이 사용되어 진다면, 홀수 및 짝수 라인 메모리(24) 및 (25)는 상기 필드 또는 프레임 기억 구조내로 합체될 것이다. 유사하게, 민일 샘플 보간 기술이 수평 비임 랜딩 에러를 보정하는데 사용되어 진다면, 공통 메모리 및 어드레싱 시스템은 제공될 수 있다.

Claims (6)

  1. 비데오 정보 픽셀에 대하여 음극선관내의 수직 비임 랜딩 위치 에러를 보정하기 위한 장치에 있어서, 상기 비데오 정보 픽셀을 위하여 정확한 수직 래스터 위치를 제공하기 위한 수단(34)과; 필요한 다수의 정수 비데오 주사 라인의 보정과 동일한 상기 비데오 정보 픽셀을 위하여 제1양의 수직 비임 랜딩 위치 에러 보정을 제공하기 위한 상기 위치 제공 수단(34)에 응답하는 수단(30,31,32)과; 각각의 상기 제1 및 제2라인의 비데오 정보로부터 다수의 픽셀 샘플을 제공하기 위하여, 제1 및 제2라인의 비데오 정보를 디지털적으로 샘플링하기 위한 수단(15)과; 필요한 분수 라인의 양보정과 동일한 상기 비데오 정보 픽셀에 대하여 제2양의 수직 비임 랜딩 위치 에러 보정을 제공하도록 상기 제1 및 제2라인의 비데오 정보로부터 픽셀 샘플을 결합시키기 위하여 상기 위치 제공 수단(34)에 응답하는 수단(33,35)을 특징으로 하는 디지털 수직 비임 랜딩 보정 회로.
  2. 제1항에 있어서, 상기 비데오 정보 픽셀에 대하여 정확한 래스터 위치를 제공하기 위한 상기 수단은 프로그램된 메모리(34)를 구비하는 것을 특징으로 하는 디지털 수직 비임 랜딩 보정 회로.
  3. 제1항에 있어서, 제1양의 비임 랜딩 위치 에러 보정을 제공하기 위한 상기 수단(30,31,32)은 선정된 수의 라인의 비데오 정보와 동일한 주기동안 상기 비데오 정보 픽셀 샘플의 표시를 지연시키기 위한 수단(31,32)을 구비하는 것을 특징으로 하는 디지털 수직 비임 랜딩 보정 회로.
  4. 세 개의 전자 비임을 발생하며, 상기 음극선관의 표시 스크린상에 상기 전자 비임의 수직 비임 랜딩 에러를 나타내는 음극선관내에 비데오 정보 픽셀을 위하여 상기 수직 비임 랜딩 에러를 보정하기 위한 각각의 상기 세 개의 전자 비임을 위한 장치에 있어서, 상기 장치는 상기 비데오 정보 픽셀에 대하여 정확한 수직 래스터 위치를 제공하기 위한 수단(34)과; 필요한 보정의 다수 정수 라인과 동일한 상기 비데오 정보 픽셀에 대하여 제1양의 수직 비임 랜딩 에러 보정을 제공하기 위하여 상기 위치를 제공하는 수단에 응답하는 수단(30,31,32)과; 각각의 상기 제1 및 제2라인의 비데오 정보를 디지털적으로 샘플링하기 위한 수단(23,24,25)과; 필요한 분수 라인양의 보정과 동일한 상기 비데오 정보 픽셀에 대한 제2양의 수직 비임 랜딩 에러 보정을 제공하도록 상기 제1 및 상기 제2라인의 비데오 정보로 부터의 픽셀 샘플을 결합하기 위하여 상기 위치 제공 수단(34)에 응답하는 수단(35)을 특징으로 하는 디지털 수직 비임 랜딩 보정 회로.
  5. 세 개의 전자 비임을 발생하며, 상기 음극선관의 표시 스크린상에 상기 세 개의 전자 비임의 비임 랜딩 에러를 나타내는 음극선관에 있어서, 제1디지탈적으로 샘플된 라인의 비데오 정보에서 디지털 비데오 정보 픽셀을 위하여 각각의 상기 세 개 전자 비임에 대한 비임 랜딩 에러를 보정하기 위한 수단은, 각각의 상기 세 개 전자 비임을 위하여 상기 디지털 비데오 정보 픽셀중 하나에 대하여 정확한 래스터 위치를 제공하기 위한 수단(34)과; 상기 디지털 비데오 정보 픽셀 샘플중 상기 하나에 대하여 필요한 정수 라인 보정과 동일한 제1양의 수직 전자 비임 랜딩 에러 보정을 제공하기 위하여 상기 위치 제공 수단에 응답하는 수단(30,23,24)과; 다수의 디지털 비데오 정보 픽셀 샘플을 제공하기 위하여 적어도 또 다른 다른 비데오 정보를 디지털적으로 샘플링하기 위한 수단 (23,25)과; 두 라인의 비데오 정보로부터 디지털 비데오 정보 픽셀 샘플을 결합시키기 위한 수단(31,32)를 포함하며, 수직적으로 보정된 디지털 비데오 정보 픽셀 샘플 라인을 제공하기 위하여 상기 제1디지탈하게 샘플된 라인의 비데오 정보로부터 상기 디지털 비데오 정보 픽셀에 대해 필요한 분수 라인양 보정과 동일한 제2양의 수직 전자 비임 랜딩 에러 보정을 제공하기 위한 상기 위치 제공 수단에 응답하는 수단과; 상기 라인의 수직적으로 보정된 디지털 정보 픽셀 샘플에 대하여 수평전자 비임 랜딩 에러 보정을 제공하기 위하여 상기 위치 제공 수단(34)에 응답하는 수단(45,46,47)을 특징으로 하는 디지탈 수직 비임 랜딩 보정 회로.
  6. 제5항에 있어서, 수평 전자 비임 랜딩 에러 보정을 제공하기 위한 상기 수단(45, 46,47)은 상기 라인의 수직적으로 보정된 디지털 비데오 정보 픽셀 샘플로부터 디지털 비데오 정보 픽셀 샘플을 결합시키기 위한 수단을 구비하는 것을 특징으로 하는 디지털 수직 비임 랜딩 보정 회로.
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