JP3250735B2 - 多目的誤り訂正システム - Google Patents

多目的誤り訂正システム

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Description

【発明の詳細な説明】 本願は、Chris Zookにより1993年11月４日に出願さ
れ、“FINITE FEILD INVERSION"と題された米国特許出
願第08/147,758号の一部継続出願であり、以下の同時に
出願された特許出願、すなわち、Chris Zookにより1994
年９月16日に出願され、“MULTIPURPOSE ERROR CORRECT
ION CALCULATION CIRCUIT"と題された米国特許出願第08
/306,918号およびChris Zookにより1994年９月16日に出
願され、“CRC/EDC CHECKER SYSTEM"と題された米国特
許出願第08/306,917号に関連している。本願では、上記
特許出願のすべてが参考として援用される。
背景 1.発明の分野 本発明は、コンピュータデータあるいはディジタルオ
ーディオデータのいずれかを処理することができる、コ
ンパクトディスクドライブ用の誤り訂正システムを含む
がそれには限定されない、誤り訂正システムに関する。
2.関連する技術および他の考察 コンパクトディスク（CD）は、当初、音声記録および
再生に用いられていた。音声上の目的でCDドライブによ
りCDを操作することはランダムアクセスを伴うものでは
ないので、（例えば、ディスク上の異なる音声作品の）
サーチは、どのような場合でも比較的低速でおこなわれ
る。また、人間の耳は、再生された音声を連続的に、か
つ本質的にリアルタイムで処理し、受け取るので、音声
上の目的では、CDドライブには、すべての誤りを訂正す
る必要はない。たとえ、音声記録時に訂正不可能な誤り
が生じたとしても、そのような誤りを訂正する試みとし
て、CD上で誤りが存在している箇所のバックアップをと
り、それを再びリードすることは実用的ではない。そう
ではなく、訂正不可能な誤りは、どのようなものでも、
空白にされたり、および／またはその他の時間近似信号
により推定された（例えば平均のとられた）信号に置換
されるのが典型的である。
CD上の記録は、本質的にスパイラルなパスでおこなわ
れる。このパスは、ある程度、半径の異なる複数のトラ
ックを有するものとして概念づけられている。音声用で
は、CDは、複数のフレームを含むようにフォーマットさ
れる。それぞれのフレームは、2352の８ビットバイトの
ディジタルオーディオデータを有している。
音声用では、CDは、その上に記録されたワーク（例え
ば、歌）についてのディジタルオーディオデータのみな
らず、サブコードも含んでいるようにフォーマットされ
る。これらのサブコードは、一定の間隔でCD上のオーデ
ィオデータ間に分散される。分散されたサブコードは、
いくつかのパックにグループ分けするためにアセンブル
される。図8Aに示されているように、それぞれのサブコ
ードパックは、24の６ビットバイトを有している。よっ
て、各サブコードバイトのフィールド長（６ビット）
は、データバイトのフィールド長（８ビット）とは異な
る。
図8Aに示されているように、１個のサブコードパック
は、「Ｑ」部と「Ｐ」部とに分割されるように概念づけ
られる。各サブコードパックの「Ｑ」部は、最初の４つ
の６ビットシンボル（例えば、バイト０〜３）からな
り、各サブコードの「Ｐ」部は、残りのシンボル（例え
ば、バイト４〜23）からなる。本発明を理解するために
は必要ではないが、サブコードは、トラックが切り替え
られる時には、（そのトラックがオーディオデータであ
ろうとなかろうと）、ワークの始端からの時間の長さな
どの表示を与えるものとして用いられることも、ついで
なので言及しておく。ある種のアプリケーションでは、
音声出力（例えば、カラオケ）に付随する視覚的表示情
報としてのグラフィックス情報が、そのようなサブコー
ド内に格納されうる。
当初は音声上の目的に用いられたものではあったが、
最近数年間では、CDは、コンピュータデータの記録にも
用いられてきている。コンピュータデータの見地からす
ると、CDは、複数の2352の８ビットバイトを含むように
フォーマットされる。CD上に記録されるコンピュータデ
ータには、サブコードは用いられない。
CDが再生される時、フレーム（音声用）またはセクタ
（コンピュータデータ用）の関連部分は、バッファ（例
えばRAM）内にロードされる。バッファは、それぞれの
フレーム／セクタについて2064バイトのデータを保持す
る。
すべてのCDデータは、CIRC ECCによって最も低いレベ
ルで保護される。コンピュータデータの記録／再生に関
して、ある種のCDシステムは、レイヤードECCと呼ばれ
る誤り訂正能力をさらに提供する。誤り訂正をおこなう
ことを目的として、それぞれのフレーム／セクタは、バ
ッファに格納されている時には、２つのブロックまたは
インタリーブを含んでいるものとして概念づけられる。
図8Bは、フレーム／セクタに対する偶数ブロック／イン
タリーブと、奇数ブロック／インタリーブとの両方を示
している。フレーム／セクタのこれら２つのブロック
は、積コードのスキームを用いる誤り訂正コードにより
処理される。それぞれのブロックにおいて、１カラムの
バイトは、１個のコードワードを含んでいる。例えば、
偶数ブロックでは、バイト0000、0043、0086、…0989
は、カラムコードワードCWeven0のデータ部を含んでお
り、バイト0001、0044、0087、…0990は、カラムコード
ワードCWeven1のデータ部を含んでいる。以下も同様で
ある。バイト1032および1075は、カラムコードワードCW
even0のECC部を含んでおり、バイト1033および1076は、
カラムコードワードCWeven1のECC部を含んでいる。以下
も同様である。奇数のブロックについても、同様のコー
ドワードCWodd0、CWodd1等が存在している。よって、そ
れぞれのブロックには、43個のカラムコードワードがあ
ることになる。それぞれのブロックの最後の２バイト
（例えば、バイト1030even、1030odd、1031even、1031
odd）は、CRC/EDC情報を含んでいるので、EDCブロック
あるいはCRCブロックとして知られている。ある種のフ
ォーマットでは、CRCバイトは、必ずしもブロックのデ
ータ部の最後のバイトではない。例えば、図２のブロッ
クを完全には満たしていないデータフォーマットでは、
データの末尾に続いてCRCバイトを配置し、それらのブ
ロックが満たされるまで、そのCRCバイトに続けて０の
バイトを埋め込むこともできる。
また、それぞれのブロックにおいて、バイトの対角線
は、対角線コードワードを含んでいる。例えば、図8Bの
偶数ブロックを参照すると、第１の対角線コードワード
は、バイト0000、0044、0088、…1056、1100、0026、…
0686、0730、1118、1144を含んでいる。よって、それぞ
れのブロックには、42個のカラムコードワードと、26個
の対角線コードワードとがあることになる。
図8Bに図示されているものは、バッファにおけるデー
タがコードワード順に格納されるわけではないという事
実を不明瞭にすべきではない。例えば、バッファにおけ
るセクタは、以下の順で格納されているバイトを有して
いる。偶数ブロックのバイト0000（すなわち、バイト00
00even）、奇数ブロックからのバイト0000（すなわち、
バイト0000odd）、バイト0001even、バイト0001odd、お
よび以下、バイト1031even、1031oddまで同様に続くバ
イトである。
コンピュータデータが、CDから、誤り訂正能力を有す
るシステムによって受け取られた時、CIRC ECCは、レイ
ヤードECCにより用いられることになる誤りポインタを
生成しうる。このようなCDドライブ用の誤り訂正システ
ムでは、それぞれのコードワードにつき最大２つのポイ
ンタが与えられる。それぞれのポインタは、通常、１ビ
ットの情報である。典型的には、セクタに対するポイン
タ情報は、バッファ中で、それに対応づけられたセクタ
の前または後に格納される。そのようにして、ポインタ
は、どのコードワードのどのバイトを指しているかが判
断されうる。
よって、コンピュータデータの用途では、CDシステム
用のバッファは、複数のセクタを格納してきており、ポ
インタ情報も、それぞれのセクタについてその中に格納
されてきた。同様に、音声上の用途でも、CDシステムの
バッファは、複数のサブコードパックと共に、複数のフ
レームをその中に格納してきた。
要旨 誤り訂正システムは、２つのモードで動作する。すな
わち、（１）ポインタを有するコンピュータデータを訂
正するための２フェーズ式モード、および（２）オーデ
ィオディジタルデータと共に含まれるサブコードパック
を訂正するためのサブコードモードである。ポインタを
含むコンピュータデータを訂正するための２フェーズ式
モードのあいだ、発生器、計算器および訂正器はそれぞ
れ、２つのフェーズのあいだに動作される。第１フェー
ズ（PTR_TIMEとして知られている）のあいだ、 （ａ）発生器は、最も最近のコードワードCWnに対する
何らかの１ビットのバッファで得られたポインタを用い
て、最も最近のコードワードに対する１つまたは２つの
マルチビットのバッファで得られたポインタ（αL0＝
P0、αL1＝P1）を発生し、 （ｂ）計算器は、以前のコードワードCWn-1に対して発
生器により発生されたシンドローム（S0、S1）を用い
て、以前のコードワードに対する１つまたは２つの誤り
パターン（E0、E1）を発生し、また （ｃ）訂正部は、以前のコードワードCWn-1に対するポ
インタ値（αL0＝P0、αL1＝P1）を計算ユニットのため
に保持する。
第２フェーズ（DATA_TIMEとして示される）のあい
だ、 （ａ）発生器は、最も最近のコードワードCWnに対する
シンドローム（S0、S1）を発生し、 （ｂ）計算器は、最も最近のコードワードCWnに対して
供給された何らかのマルチビットのバッファで得られた
ポインタ（つまり、P0、P1）に対して数学的演算をおこ
ない、また （ｃ）訂正ユニットは、以前のコードワードCWn-1を訂
正する。
これら２つのフェーズのそれぞれにおいて、発生部、
計算部および訂正部は、全システムが次のフェーズに進
むことができるまで、最後に完了すべきセクションを待
つ。
よって本システムは、３つの同時のステージ／動作を
必要とする従来のパイプライン技法とは異なり、それぞ
れのステージ／動作は、異なる入力を用いており、一般
に入力をあるステージから次のステージへと渡す。本シ
ステムの構成セクションは、それぞれ、２つの異なる動
作を時間分割方式で取り扱う。さらにそれぞれのセクシ
ョンは、動作のフェーズに依存して、２つの機能をおこ
なう。動作のあるフェーズが終わると、それぞれのセク
ションは、情報を他のセクションに渡すが、その後、次
のフェーズにおいては同じ動作を繰り返さない。そうで
はなく、以上に要約し、以下に詳述するように、後続す
るフェーズのあいだ、それぞれのセクションは、異なる
動作を実行する。
サブコードモードでは、この誤り訂正システムは、サ
ブコードパックを用いて訂正をおこなうと試みる。サブ
コードを訂正するとき、このシステムは、まずパックに
対するシンドロームを発生する。具体的には、パックの
第１部分つまり「Ｑ」部分にわたってシンドロームS0お
よびS1を発生し、パックの第２部分つまり「Ｐ」部分に
わたってシンドロームS0およびS1を発生し、かつ、全パ
ックにわたってシンドロームS2およびS3を発生する。シ
ンドロームの発生の後、システムコントローラはシンド
ロームを解析し、その解析に基づいて、異なる訂正戦略
を適用する。第１のケースでは、誤りは、パックのＰ部
分には起こるが、パックのＱ部分には起こらないので、
二重誤り検出戦略［DED］が実行される。第２のケース
では、誤りは、パックのＰ部分およびＱ部分の両方に起
こるので、パックの両部分、および、それに引き続いて
訂正されたコードワードにわたって再び発生された、さ
らなるチェックとしてのシンドロームを対象として、単
一誤り検出戦略［SED］が実行される。第３のケースで
は、誤りは、パックのＱ部分には起こるが、パックのＰ
部分には起こらないので、四重誤り検出戦略［QD］が実
行される。
コンピュータデータおよびサブコードのフィールド長
が異なることを考慮に入れれば、このシンドローム発生
器は、異なるフィードバックパス（例えば、フィードバ
ック乗算器）を選択するように、選択的に構成可能であ
るという利点を有する。
図面の簡単な説明 本発明の上記目的、特徴および利点、ならびにその他
の目的、特徴および利点は、添付の図面に図示されてい
る好ましい実施形態の、以下に述べるより詳細な説明か
ら明らかになるであろう。なお、全図面を通して、参照
番号は同一の部分を指すものとする。また、図面は必ず
しも実際の縮尺に則ったものではなく、本発明の原理を
図示するために強調されていることもある。
図１は、本発明のある実施形態によるCD ROM誤り訂正
システムの模式的ブロック図である。
図２は、図１のCD ROM誤り訂正システム用の発生器部
分の模式的ブロック図である。
図2Aは、図２の発生器回路の一部の回路インプリメン
テーションを示す模式的ブロック図である。
図３は、図3Aと図3Bとの間の関係を示す模式的ブロッ
ク図であり、図3Aおよび図3Bは、図１のCD ROM誤り訂正
システム用の計算部を包括的に図示する模式的ブロック
図である。
図４は、図3Bの計算部に含まれるたたみ込み回路の模
式図である。
図５は、図3Aおよび図3Bの計算部に含まれる基底変換
回路の模式図である。
図６は、図１のCD ROM誤り訂正システム用の訂正器部
の模式的ブロック図である。
図７は、図１のCD ROM誤り訂正システム用のEDCチェ
ッカ部の模式図である。
図8Aは、従来のサブコードパックのフォーマットを図
示している。
図8Bは、バッファに格納されているコードワードの２
つのブロックに分けられ、インタリーブされた概念づけ
を図示している。
図９は、図１のCD ROM誤り訂正システムの２フェーズ
方式（ポインタを含むコンピュータデータ）操作を示す
チャートである。
図10は、ポインタの処理に伴うステップを概略的に図
示するフローチャートである。
図11は、値をα基底表現からβ基底表現に変換する際
に本発明の計算回路により実行されるステップを図示す
るフローチャートである。
図12は、バッファポインタ処理のケース２に関連して
本発明の計算回路により実行される各ステップを図示す
るフローチャートである。
図13は、誤りパターン発生の第１のケースに伴う基本
的ステップを図示するフローチャートである。
図14は、誤りパターン発生の第２のケースに伴う基本
的ステップを図示するフローチャートである。
図15は、サブコードを処理する時に図１のCD ROM誤り
訂正システムにより実行されるステップを図示するフロ
ーチャートであり、図15と、図15A、図15Bおよび図15C
との間の関係もさらに示している。
図15Aは、サブコード用のDOUBLE ERROR DETECTINO
（二重誤り検出、DED）演算に伴うステップを示すフロ
ーチャートである。
図15Bは、サブコード用のSINGLE ERROR DETECTION
（単一誤り検出、SED）演算に伴うステップを示すフロ
ーチャートである。
図15Cは、QUADRUPLE ERASURE COREECTION（四重消去
訂正）演算に伴うステップを示すフローチャートであ
る。
図面の詳細な説明 図１は、システムコントローラ10を介してバッファ
（破線15によって概略的に示される）と通信するCD ROM
誤り訂正システムを示す。バッファは、CD ROMシステム
が現在、コンピュータデータを処理するために動作して
いるのか、あるいはディジタルオーディオデータを処理
するために動作しているのかによって、その中に複数の
セクタまたは複数のフレームのいずれかを格納してい
る。コンピュータデータを処理するときには、バッファ
は、上述したように、その中にポインタビットも格納し
ている。ディジタルオーディオデータを処理するときに
は、バッファは、その中に分散されたサブコードをも
ち、このサブコードは、図8Aに示し、上述したようにサ
ブコードパックをつくりだす。インタリーブの枝法は、
特にここに示されている誤り訂正スキームにおいて実現
され、その結果データの１セクタは、図8Bに示されるよ
うに、コードワードの２つのブロック、例えば偶数ブロ
ックと奇数ブロックとを含むものとして概念化される。
データのバイトは、バッファとコントローラ10との間を
データバスBDを介して転送され、制御情報を含むその他
の情報は、制御バスBBUS上でやりとりされる。
図１のCD ROM誤り訂正システムは、さらに発生器、つ
まり発生部20、計算器、つまり計算部30、訂正器、つま
り訂正部60、およびEDCチェッカ部70を含む。図１のCD
ROM誤り訂正システムの動作の全体は、コントローラ10
により、例えばバスCBUS上に運ばれる制御信号およびそ
の他の信号を用いることによって管理される。これらの
制御信号およびその他の信号は、システムの構成部分に
ついてより具体的に示された他の図面に示されている。
構成：発生器 発生器20は、SYNGENとしても知られており、図２によ
り詳細に示されている。以下でわかるように、コンピュ
ータデータ／ポインタモードのあいだは、発生器20は、
DATA_TIMEフェーズのあいだにコードワード用のシンド
ロームを発生し、PTR_TIMEフェーズのあいだにｍビット
の誤りポインタ値を発生する。サブコードモードのあい
だは、発生器20は、サブコード用のシンドロームを発生
する。
発生器20は、それ自身の部分のコントローラ、すなわ
ち、基本的にはCBUSの中に含まれて導線でそれが結ばれ
ているシステムコントローラ10の管理下で動作する、発
生器コントローラ200を有する。発生器20は、さらに、
ゲートチップ202、２つの加算器204、具体的には加算器
204（０）および204（１）、２つの直接のレジスタ20
6、具体的にはレジスタ206（０）および206（１）、２
つの最終的なレジスタ208、具体的にはレジスタ208
（０）および208（１）、ならびに２つの万能フィード
バック回路210、具体的にはフィードバック回路210
（０）および210（１）を含む。加えて、発生器20は、
２つのORゲート212、具体的にはORゲート212（０）およ
び212（１）を含む。
バッファからのデータは、システムコントローラ10か
ら発生器20へとパラレルバスGDAT上を伝送され、ゲート
202にそのピンDIにおいて与えられる。図示されている
システムのインタリーブされた動作を考えれば、２バイ
トのデータは、それぞれの伝送のあいだに連続的に発生
器20に与えられる。具体的には、それぞれの伝送ごと
に、まず偶数インタリーブからの１バイトのデータがゲ
ート202に与えられた後、奇数インタリーブからの１バ
イトのデータが続く。図２に示されるように、発生器20
は、実際には２つのサブ発生器、つまり、加算器204
（０）、レジスタ206（０）、レジスタ208（０）、およ
びフィードバック回路210（０）を備えているS0シンド
ロームサブ発生器と、加算器204（１）、レジスタ206
（１）、レジスタ208（１）、およびフィードバック回
路210（１）を備えているS1シンドロームサブ発生器と
を備えている。コンピュータデータ／ポインタモードの
あいだ、例えばゲート202は、偶数インタリーブからの
バイトを偶数サブ発生器へと、奇数インタリーブからの
バイトを奇数サブ発生器へと向ける。
それぞれのサブ発生器は、図2Aにおいて機能的に交互
に表される。イネーブルライン214上に与えられた信号
は、ゲート202が加算器204に１バイトを与えられるよう
にする。与えられたバイトは、フィードバック回路210
を通してゲートされた信号と加えられる。加算の結果
は、まず直後のレジスタ206に格納され、それから最終
的なレジスタ208にシフトされる。よって最終的なレジ
スタ208の内容は、フィードバック回路210を介して加算
器204へとフィードバックされうる。
図2Aは、発生器20、特にフィードバック回路210の選
択的な構成可能性を示す。例えば、フィードバック回路
210は、３つの交互のフィードバックライン、具体的に
はフィードバックライン216、218および220を含むもの
して示されている。フィードバックライン216および218
は、それらに設けられている乗算器226および228を有し
ており、いっぽうフィードバックライン220は、乗算器
を有しない。乗算器226は、例示的にアルファsc（サブ
コードが処理されているときに用いられる）として示さ
れているフィードバック値によって乗算をおこない、乗
算器228は、例示的にアルファ（サブコードが処理され
ていないときに用いられる）として示されているフィー
ドバック値によって乗算をおこなう。乗算器226および2
28の出力端子は、乗算器選択スイッチ（マルチプレク
サ）230のそれぞれの交互の入力端子に接続されてい
る。乗算器選択スイッチ230の出力端子は、乗算イネー
ブルスイッチ（乗算器）240の第１入力端子に接続され
ており、スイッチ240の第２入力端子は、フィードバッ
クライン220に接続されている。最終的なレジスタ208中
に格納されている値がフィードバック乗算器によって乗
算されるときには、スイッチ240に与えられた信号ENA_M
ULは、スイッチ230に与えられた信号ENA_SCに応じて、
それを通して、ライン216上のフィードバック信号（乗
算器226によって乗算された）か、またはライン218上の
フィードバック信号（乗算器228によって乗算された）
かをゲートする。
後でわかるように、シンドロームを発生するために発
生器20が用いられるとき（動作のDATA_TIMEフェーズの
あいだ）、レジスタ208（０）は、偶数インタリーブか
らのコードワードに対して発生された第１シンドローム
（S0）を格納するために用いられ、レジスタ206（０）
は、奇数インタリーブからのコードワードに対して発生
された第１シンドローム（S0）を格納するために用いら
れ、レジスタ208（１）は、偶数インタリーブからのコ
ードワードに対する第２シンドローム（S1）を格納する
ために用いられ、レジスタ206（１）は、奇数インタリ
ーブからのコードワードに対する第２シンドローム（S
1）を格納するために用いられる。ポインタを発生する
ために発生器20が用いられるとき（動作のPTR_TIMEフェ
ーズのあいだ）、偶数インタリーブコードワードについ
ての第１ポインタは、レジスタ208（０）に格納され、
偶数インタリーブコードワードについての第２ポインタ
は、レジスタ208（１）に格納され、奇数インタリーブ
コードワードについての第１ポインタは、レジスタ206
（０）に格納され、奇数インタリーブコードワードにつ
いての第２ポインタは、レジスタ206（１）に格納され
うる。サブコードについてのシンドロームを発生するた
めに発生器20が用いられるとき、サブコードシンドロー
ムS0、S1、S2およびS3は、それぞれレジスタ208
（０）、208（１）、206（０）および206（１）に格納
される。
発生器のレジスタ208（０）および208（１）に格納さ
れる値は、計算部30に転送可能である。レジスタ208
（０）および208（１）からの転送は、それぞれバスS
0、S1上において起こり［図２に示すように］、これら
はそれぞれバスS01、S11ともラベルが付けられている
［図１に示すように］。
構成：計算器 計算器30は、前／後処理サブセクション（図3Aに示さ
れる）および実行サブセクション（図3Bに示される）を
ともに含む。前／後処理サブセクションと、実行サブセ
クションとが組み合わされて、加算、乗算、逆演算、基
底変換および内積形成を含む数多くのシリアル演算をお
こなう多目的計算回路を構成する。
計算器30の前処理サブセクションは、図3Aの上半分に
示され、一方、後処理サブセクションは、図3Aの下半分
に示されている。前処理サブセクションは、２つのマル
チビット記憶レジスタ300、具体的には第１マルチビッ
ト記憶レジスタ300（０）と、第２マルチビット記憶レ
ジスタ300（１）とを含む。それぞれの記憶レジスタ300
には、中間記憶レジスタ302が関連づけられている。す
なわち、記憶レジスタ300（０）は、中間レジスタ302
（０）から入力を受け取るように接続されており、記憶
レジスタ300（１）は、中間レジスタ302（１）から入力
を受け取るように接続されている。それぞれの中間レジ
スタ302へのデータのエントリは、スイッチ（例えばマ
ルチプレクサ）304によって制御されている。マルチプ
レクサ304（０）は、レジスタ208（０）（図3Aにおいて
S0として、また図１においてS01として示されるバス上
に与えられる）からの出力、またはレジスタ300（０）
の出力端子からの出力のいずれかを選択するように用い
られる。同様に、マルチプレクサ304（１）は、レジス
タ208（１）（図3AにおいてS1として、また図１におい
てS11として示されるバス上に与えられる）からの出
力、またはレジスタ300（１）の出力端子からの出力の
いずれかを選択するように用いられる。発生器20から計
算器30へのデータの転送、およびマルチプレクサ304、
中間レジスタ302を通しての記憶レジスタ300へのデータ
の転送は、パラレルにおこなわれる。
記憶レジスタ300（０）および300（１）、ならびに第
２マルチビット記憶レジスタは、８ビットシリアルシフ
トレジスタである。図５について後述されるように、基
底変換演算において特にユニークは役割をはたす記憶レ
ジスタ300（１）は、双方向のシフトレジスタである。
レジスタ300における値は、パラレルに読み出されてそ
れぞれの乗算器304に与えられるか、または後述するよ
うにシリアルに図3Bの実行サブセクションへとシフトア
ウトされる。
計算器30の前処理サブセクションはさらに、図3Aに示
されているように、レジスタフィーディングスイッチ、
つまりマルチプレクサ310（０）および310（１）を備え
ており、これらは、交互の値をそれぞれレジスタ300
（０）および300（１）へシリアルにフィーディングす
ることを可能にする（例えば中間レジスタ302からの値
以外の値）。
加えて、計算器30の前処理サブセクションは、和回路
320を含む。和回路は、複数のANDゲートおよびXORゲー
ト、具体的にはANDゲート322、324および326、ならびに
XORゲート328および330を含む。ANDゲート322が制御信
号SO_TO_SUMを受け取るとき、ゲート322は、シリアルに
レジスタ300（０）からのビットをXORゲート330の第１
端子に通す。対応する制御信号に応じて、内積値IP（図
3Bの実行サブセクションにおいて説明される）またはレ
ジスタ300（１）のシリアルに与えられる内容がXORゲー
ト330の第２端子に与えられる。XORゲート330は、それ
に与えられた２つの値を加えて、シリアル和S_SUMをつ
くる。この点で、シリアル値IPおよびそれに関連づけら
れた制御信号（IP_TO−SUM）は、ANDゲート324に与えら
れ、いっぽうレジスタ300（１）からのシリアル値およ
びそれに関連づけられた制御信号（S1_TO_SUM）は、AND
ゲート326に与えられる。ANDゲート324（IP値）、326
（レジスタ300（１）の内容）によって通された値はど
れでも、シリアル和S_SUMをつくるために、XORゲート32
8を介して和をとる目的でXORゲート320に与えられる。
上述のようにレジスタ300（０）は、レジスタフィー
ディングマルチプレクサ310（０）にシリアルに与えら
れる値によって潜在的にフィードされる。特に２つのフ
ィーディング値は、レジスタ300（０）それ自身の内容
（S0（０））およびいま説明したシリアル和S_SUMであ
る。同様にレジスタ300（１）は、レジスタフィーディ
ングマルチプレクサ310（１）にシリアルに与えられる
値によって潜在的にフィードされる。レジスタ300
（１）についての２つのフィーディング値は、XORゲー
ト328の出力（これはシリアル値IPまたはレジスタ300
（１）それ自身のシリアルの内容のいずれかでありう
る）またはレジスタR1のシリアルに出力された内容（後
で図3Bの実行サブセクションにおいて説明される）を含
む。
計算器30の前処理サブセクションは、またサブコード
収容部350を含む。サブコード部350は、最終的にシステ
ムコントローラ10から受け取られるサブコードを示す信
号（すなわちENA_SUB）を反転して計算器30の実行サブ
セクションに与えられる信号ENA_L_ECCをつくるインバ
ータ352を含む。サブコード部350は、サブコードが処理
されるときには、レジスタ300（１）からのビット５
を、またそうでないときにはレジスタ300（１）からの
ビット７を出力ラインS1_ALPHAへとシリアルにゲートす
る長さ選択スイッチつまりマルチプレクサ354をさらに
含む。出力ラインS1_ALPHAは、以下で説明される計算器
30の実行サブセクションに与えられる。
計算器30の後処理サブセクションは、比較回路360を
含む。パラレル信号転送をともなって動作する比較回路
360は、２つの８ビット加算器、具体的には加算器362お
よび364、ORゲート372および374、およびインバータ380
を含む。加算器362は、レジスタ300（１）の内容および
図3Bの実行回路からの値（具体的にはレジスタの第３バ
ンクからの値）を加える。加算器364は、加算器362の出
力を図3Bの実行回路からの他の値（具体的にはレジスタ
の第１バンクからの値）に加える。加算器362の出力端
子は、ORゲート372に接続されており、それによりORゲ
ート372が、加算器362への２つの入力値が等しいかどう
かを示すものを（信号SEDBとして）出力する。同様に加
算器364の出力端子は、ORゲート374に接続されており、
これは加算器364への２つの入力値が等しいときに反転
された信号ROOTを出力する。
計算器30の実行サブセクションは、図3Bに概略的に示
されており、その一部は、図４にさらに詳細に示されて
いる。図3Bは、第１シリアルレジスタ400、第２シリア
ルレジスタ401、および第３シリアルレジスタ402を示
す。図3Bはまた、内積回路404、ゲート回路426、および
加算器回路428も示す。レジスタ400、401、402、内積回
路404、ゲート回路426、および加算器回路428は、組み
合わせられると、Berlekamp−Massey型のたたみ込み回
路を構成するが、バイト指向よりというはむしろビット
指向である。特に、内積回路400は、第１レジスタ400の
内容および第２レジスタ401の内容について、シリアル
内積値（IP）を発生する。加算器回路428は、例えば内
積回路404によって発生された内積および第３レジスタ4
01の内容を用いて、第２レジスタ401の内容をアップデ
ートする。
図3Bのたたみ込み回路の詳細は、図４および1993年11
月４日に出願された「有限フィールドインバータ（“FI
NITE FIELD INVERTER"）」と題され、ここでも参考とし
て援用されるZookの米国特許出願第08/147,758号を参照
すれば理解されるものである。例えば、図3Bは、第１レ
ジスタ400がレジスタ4000〜4007のバンクであり、第２
レジスタ401がレジスタ4010〜4017のバンクであり、第
３レジスタ402がレジスタ4020〜4027のバンクであるこ
とを示している。ここで用いられるように、「レジスタ
のバンク」という語は、ビットがシリアルにシフトされ
てたたみ込み演算に利用されうる記憶デバイスをどれで
もさす。
図４は、第１レジスタ4000〜4007のバンク、第２レジ
スタ4010〜4017のバンク、第３または中間レジスタ4021
〜4027のバンクを含むビット指向のたたみ込み回路の詳
細を示す。図４の回路のバイナリ指向を考えれば、レジ
スタ400、401および402は、それぞれ（１ビットの）フ
リップフロップであり、したがってここではフリップフ
ロップとも呼ばれる。フリップフロップ400の出力ピン
は、その内容が右にシフトされるように接続されている
（例えばフリップフロップ4007からの出力がフリップフ
ロップ4006に、フリップフロップ4006からの出力がフリ
ッフプロップ4005に、など）。従来のBerlekamp−Masse
y回路と同様に、フリップフロップ400および401の対に
なったもの（同じ数字の添字）の出力ピンは、ともにAN
Dがとられる（ANDゲート420において）。ANDゲート420
の出力ピンからの出力は、加算器4220〜4226（GF（２）
ではXORゲートである）によってともに加えられること
によって、現在の不一致dn（加算器4220から出力され
る）に類似する項をつくる。
図４のたたみ込み回路は、複数のANDゲート4260〜426
6をさらに含んでおり、それぞれのANDゲート426は、そ
の出力ピンが関連する加算器428の第１入力に接続され
ている（例えばANDゲート4260の出力ピンは、加算器428
0の第１入力ピンに接続されており、ANDゲート4261の出
力ピンは、加算器4281の第１入力ピンに接続されてい
る、など）。それぞれのANDゲート426の第２入力ピン
は、現在の不一致dn（すなわち内積値IP）を加算器4220
から受け取るように接続されている。それぞれの加算器
428の第２入力ピンは、その対応する（同じ添字が付け
られた）フリップフロップ401の出力ピンに接続されて
いる。それぞれの加算器428の出力ピンは、上述のよう
に、対応する（同じ添字が付けられた）３入力MUX424の
第３入力ピンに接続されている。それぞれのANDゲート4
26の第２入力ピンは、左隣の中間フリップフロップ402
の出力ピンに接続されている。
３入力のMUX430が、それぞれの中間フリップフロップ
402について設けられている。MUX4301〜4306は、初期化
値「０」を受け取るように接続された第１入力ピンを有
し、MUX4307は、それぞれ初期化値「１」および「０」
を受け取るように接続された第１および第２入力ピンを
有する。MUX4301〜4306の第２入力ピンは、左隣の中間
レジスタ402（１ずつデクリメントされた添字をもつレ
ジスタ402）からの出力を受け取るように接続されてい
る。MUX4301〜4307の第３入力ピンは、同じ添字の付け
られたＡフリップフロップ401からの出力を受け取るよ
うに接続されている。
それぞれのＡフリップフロップ401は、右隣のフリッ
プフロップ401に（上述のように適切なMUX424の第２入
力ピンを介して）、ANDゲート420に（不一致dnを発生す
るのに用いるために）、かつ同じ添字が付けられた中間
フリップフロップ402に（同じ添字が付けられたMUX430
を介して）接続された出力ピンを有する。
よって図４のたたみ込み回路は、Ｂレジスタ（フリッ
プフロップ）400のバンクB400、Ａレジスタ（フリップ
フロップ）401のバンクB401、および中間レジスタ（フ
リップフロップ）402のバンクB402を含む。ここで用い
られるように、フリップフロップは１ビットのレジスタ
ではあるが、１ビットの容量より大きい容量をもつレジ
スタも本発明の他の局面が実現される限り利用されうる
ことに注意されたい。もしバンクB400およびB401のフリ
ップフロップの個数が「ｍ」（図示されている実施の形
態ではｍ＝８）であるなら、バンクB402のフリップフロ
ップの個数はｍ−１である。
図４に示される回路について、α０は、ｔ＝０をつく
るために選択され、これにより図４の回路によっておこ
なわれる逆転動作のためのα-t乗算器が１による乗算に
なる（これにより図４のα-t乗算器の説明を不要にす
る）。
図3Bに示されるように、レジスタ400、401および402
はそれぞれ、シリアル入力端子を有している。これによ
りマルチビット値は、シリアルにそこにロードされう
る。さらにそれぞれレジスタ400、401、402には、その
シリアル入力端子を接続するためのローディングスイッ
チ（例えば１つ以上のマルチプレクサ）が関連づけられ
ている。それによって、複数のシリアルマルチビット値
の選択された１つがそこにロードされうる。具体的に
は、第１レジスタ400は、第１レジスタローディングス
イッチ440を有し、第２レジスタ401は、第２レジスタロ
ーディングスイッチ441を有し、第３レジスタ402は、第
３レジスタローディングスイッチ442を有する。より詳
細には、ローディングスイッチ440は、マルチプレクサ4
40Aおよび440Bを備えており、ローディングスイッチ441
は、マルチプレクサであり、ローディングスイッチ442
は、マルチプレクサ443、444、XORゲート445、およびAN
Dゲート446を備えている。以下により詳細に説明するよ
うに、それぞれのローディングスイッチは、選択的に選
択可能な入力ラインのセットに説明されている。
第１レジスタ400および第３レジスタ402はともに、そ
れぞれのローディングスイッチ440および442の選択に応
じてオプションとして利用される関連づけられたフィー
ドバック回路をもつ。具体的には、第１レジスタ400
は、フィードバック回路450を有し、第３レジスタ402
は、フィードバック回路452を有する。それぞれのフィ
ードバック回路450、452は、それぞれのレジスタ400、4
02の内容をフィードバック乗算器によって乗算するため
に、それぞれに関連づけられたレジスタ400、402におけ
る選択されたビットに接続されている。
後で説明されるように、フィードバック回路450、452
についてのフィードバック乗算器の値は、選択的に変更
可能である。具体的にはフィードバック乗算器の値は、
フィードバック乗算器が接続されているレジスタの選択
を変えることによって、選択的に変更可能である。例え
ば、フィードバック乗算器の値は、関連づけられたレジ
スタ400、402に導入されている値のフィールド長に応じ
て（６ビットのサブコードバイトまたは８ビットのバイ
トのどちらが処理されているかに応じて）選択的に変更
可能である。
フィードバック回路450は、XORゲート460、XORゲート
470、ANDゲート480、XORゲート490、およびANDゲート49
4を備えている。XORゲート460は、レジスタ400のビット
２および３に接続された入力端子を有し、XORゲート470
は、レジスタ400のビット０および４に接続された入力
端子を有する。これらの接続は、本実施の形態で利用さ
れる特定のフィールド生成多項式に応じている。異なる
フィールド生成多項式を利用すれば、異なる乗算器を伴
うので、XORゲート460および470について異なる接続を
伴うことは理解されたい。XORゲート470の出力は、もし
信号ENA_L_ECCがハイなら（ENA_L_ECCは、前処理サブセ
クション［図3Aを参照］のサブコード収容部350から生
じ、サブコードが処理されていないときにはハイであ
る）ANDゲート480の入力端子に与えられ、さらにXORゲ
ート490に与えられる。そうでなければ、XORゲート460
の出力だけがXORゲート490に通され、フィードバック乗
算器として用いられる。フィードバックされた乗算され
た値は、XORゲート490からMUX440Aの複数の入力端子の
１つに与えられる。
なお、基底変換に関連して、ついでにより詳細に言え
ば、XORゲート490が、どのフィードバック信号が選択さ
れ（４ビット［ECC］接続からか、または２ビット［サ
ブコード］接続からのどちらかから生じる）でも、それ
をレジスタ300（１）から得られた値と加える加算器と
してふるまうことには、注意されたい。レジスタ300
（１）から得られた値は、サブコードが処理されている
ときは、６ビット値であり（MUX354および信号S1_ALPHA
として転送される）、そうでなければ８ビット値であ
る。
同様に、フィードバック回路452は、XORゲート462、X
ORゲート472、ANDゲート482、およびXORゲート492を備
えている。XORゲート462は、レジスタ402のビット２お
よび３に接続された入力端子を有し、XORゲート472は、
レジスタ402のビット０および４に接続された入力端子
を有する。フィードバック回路450に関連して上述した
ように、これらの接続は本実施の形態における特定のフ
ィールド生成多項式に対応しており、異なるフィールド
生成多項式が利用されれば、異なる乗算器を伴うので、
XORゲート462および472についても異なる接続を伴うこ
とは理解されたい。XORゲート472の出力は、ANDゲート4
82の入力端子に与えられており、さらにもし信号ENA_L_
ECCが上で説明したようにハイであるなら、XORゲート49
2に与えられる。そうでなければ、フィードバック乗算
器として用いるために、XORゲート462の出力だけがXOR
ゲート492に通される。フィードバックされて乗算され
た値は、XORゲート492からMUX443の複数の入力端子の１
つに与えられる。
フィードバック回路450からの出力は、第１レジスタ
ローディングスイッチ440に与えられた選択可能な入力
の１つにすぎない。他の選択可能なシリアル入力は、定
数値（ラインR1_CONST_IN上に与えられる）、和回路320
（図3A参照）によって出力されたS_SUM値、および訂正
部60から得られたP_SUM値を含む。同様に、第３レジス
タローディングスイッチ442は、フィードバック回路452
によってつくられた信号、定数値（ラインR3_CONST_IN
上をMUX444および443を介して与えられる）、内積値IP
（XORゲート445、MUX444、およびMUX443を介して与えら
れる）、およびレジスタ402それ自身の内容（ラインR3
（０）上を、ANDゲート446、XORゲート445、ならびにMU
X444および443を介して与えられる）を含む、複数の交
互のシリアル入力を受け取るように接続される。
第２レジスタローディングスイッチ441は、それが選
択する複数の交互のシリアル入力を受け取るようにも接
続されている。具体的にはローディングスイッチ441
は、定数値（ラインR2_CONST_IN上に与えられる）、記
憶レジスタ300（０）または300（１）の内容［図3A参
照］、または訂正部60から得られた値P_SUMの間で選択
する。よって第２バンクローディングスイッチ441が第
２バンクシリアル入力ラインのセットを備えている。複
数の入力ラインに接続されており、ラインの１つは、第
１マルチビット記憶レジスタ300（０）に接続されてお
り、ラインの第２は、第２記憶レジスタ300（１）に接
続されていることがわかる。
図3Aに戻ると、第２マルチビット記憶レジスタ300
（１）は、選択的に接続されて、そこに第１レジスタ40
0（ラインR1（０）を介してMUX310（１）に接続され
る）からの値をロードすることがこんどは理解されるだ
ろう。さらに和回路320の入力端子は、第１記憶レジス
タ300（０）に［ラインS0（０）を介して］、第２記憶
レジスタ300（１）に［ラインS1（０）を介して］、か
つ内積回路404に［ラインIPを介して］接続されること
がわかる。さらに和回路320の出力端子は、第１記憶レ
ジスタ300（０）［MUX310（０）を介して］および第２
記憶レジスタ300（１）［MUX310（１）を介して］のそ
れぞれに選択的に接続される。
構成：基底変換器 図５は、計算器30に組み込まれる基底変換器回路をよ
り簡単で、かつ分離されたかたちで示す。具体的には、
基底変換器は、上述の双方向性シフトレジスタ300
（１）、第１レジスタ400、加算器（XORゲート490）、
フィードバック回路（加算器496を含むように概略的に
示される）、および変換制御ANDゲート498を含む。図５
において、フィードバック加算器496は、フィードバッ
ク乗算器（図3BにおけるXORゲート460および470のよう
な）を表す。変換制御ANDゲート498は、それに与えられ
る信号CONVERTがハイのときに、基底変換を許す。
よって、図５の回路は、入力基底表現からのｍビット
入力値を出力基底表現に変換する双方向変換ユニットを
形成する。入力基底表現および出力基底表現の一方は、
アルファ基底表現であり、入力基底表現および出力基底
表現の他方は、ベータ基底表現である。β基底表現の体
の要素α０は、そこの最高位ビットが１であり、その残
りのビットがゼロである（すなわち1000 0000）である
ように選択される。
図５の変換ユニットにおいて、双方向シフトレジスタ
300（１）は、入力基底表現における入力値を格納し、
入力基底表現に応じて予め選択されたビット順で入力値
をシリアルに出力する入力レジスタとして機能する。レ
ジスタ400は、変換メモリとしてはたらき、複数のビッ
トを格納する複数のビット位置を備えている。フィード
バック乗算器496は、変換メモリ（すなわちレジスタ40
0）の中の現在の値をフィードバック定数により乗算す
ることによって、フィードバックファクタを生成する。
加算器490は、ｍ回の加算演算のそれぞれのあいだ、
（１）入力レジスタ［300（１）］から出力されたとき
の入力値、および（２）フィードバックファクタの対応
するビットを加える。加算器490は、変換メモリ（レジ
スタ400）の最高位ビット位置にロードされる和をつく
る。この和は、残りの加算演算のあいだに、変換メモリ
を通してシリアルにシフトされる。
図５の変換ユニットは、それにより変換メモリ（すな
わちレジスタ400）内におけるｍ個の加算演算の終わり
において、ｍビット入力値の出力基底表現を与える。入
力基底表現がアルファ基底表現であるとき、入力値は、
（レジスタ300（１）から）その最高位ビットからその
最低位ビットまで出力される。入力基底表現がベータ基
底表現であるとき、入力値は、（レジスタ300（１）か
ら）その最高位ビットからその最低位ビットまで出力さ
れる。
出力基底がアルファ基底であるとき、アルファ基底表
現は、ビットの逆転された順でレジスタ400に設けられ
る。しかしビットは、シリアルにレジスタ400の内容を
入力レジスタ［レジスタ300（１）］の中に戻すように
シフトすることによって、入力レジスタがロウからハイ
へとシフトされる間に、非逆の順で容易に再配置されう
る。
図５の基底変換器の動作は、例えば動作：誤差パター
ン生成と題された説明で以下に示される。
構成：訂正器 図６は、ここで適切である、図１のCD ROM誤り訂正シ
ステムの訂正部60の局面を示す。訂正器60は、２セット
の誤りパターン、例えば偶数インタリーブコードワード
についての１セットの誤りパターンおよび奇数インタリ
ーブコードワードについての１セットの誤りパターンを
格納する、誤り読み出しレジスタ610（０）および610
（１）と、誤り中間レジスタ620（０）および620（１）
とを含む。ここで用いられるように、誤りパターンのそ
れぞれのセットは、表記E0、E1によって表現される。誤
り読み出しレジスタ610（０）および610（１）は、誤り
中間レジスタ620（０）および620（１）によってそれぞ
れフィードされる。誤り中間レジスタ620（０）および6
20（１）のフィーディングは、スイッチつまりマルチプ
レクサ630（０）および630（１）によってそれぞれ制御
され、これらはその中で、計算器30から受け取られたパ
ラレルデータか、それぞれの誤り読み出しレジスタ610
（０）および610（１）のパラレルの内容のどちらかを
ゲートする。
図６に示されるように、計算器30から得られたパラレ
ルデータは、バスDIN上に与えられ、より具体的には計
算器30の記憶レジスタ300（０）および300（１）から得
られる（図６のバスDINは、また、図3AにおけるバスS0
またはS1のどちらかから与えられる信号を表し、バスS0
およびS1は、図１に示されるバスS02およびS12と同じで
ある）。レジスタ610の内容をレジスタ620に与えるため
のMUX630の使用は、格納および読み出し目的のために貴
重な誤り値の循環を可能にする。
誤り読み出しレジスタ610（０）および610（１）の出
力端子は、誤り読み出しスイッチつまりMUX635のそれぞ
れの入力端子に接続されている。MUX635は、EDCチェッ
カ70およびコントローラ10への印加のために、バスERR
（図６および図１参照）上の誤りパターンE0およびE1の
選択された１つを出力する。
訂正器60は、また、２セットのポインタ、例えば偶数
インタリーブコードワードについての１セットのポイン
タと奇数インタリーブコードワードについての１セット
のポインタとを格納するポインタ読み出しレジスタ640
（０）および640（１）と、ポインタ中間レジスタ650
（０）および650（１）とを含む。ここで用いられるよ
うに、ポインタのそれぞれのセットは、P0、P1またはα
L0、αL1という表記によって表現される。誤りレジスタ
と同様に、ポインタ読み出しレジスタ640（０）および6
40（１）は、ポインタ中間レジスタ650（０）および650
（１）によってそれぞれフィードされる。ポインタ中間
レジスタ650（０）および650（１）のフィーディング
は、スイッチまたはマルチプレクサ660（０）および660
（１）によってそれぞれ制御され、これらはその中で計
算器30から受け取られたパラレルデータ、またはそれぞ
れのポインタ読み出しレジスタ640（０）、640（１）の
パラレルの内容のどちらかをゲートする。計算器30から
受け取られたデータは、誤りパターンについて上述のよ
うな方法でバスDIN上に与えられる。
訂正器60は、また、信号P1_TO_SUMによって制御さ
れ、レジスタ640（０）および640（１）からのポインタ
値をシリアルに加えるポインタ和回路670を含む。ポイ
ンタ和回路は、ANDゲート672およびXORゲート674を含
む。
構成:EDCチェッカ EDC/CRCチェッカ70は、訂正器60からのラインERR
（０）上のシリアルの誤りパターンおよびラインGDAT
（０）上のシリアルバッファデータを受け取るように接
続されており、これは図１に概略的に示され、図７によ
り詳細に示されている。システムコントローラ10は、コ
ントロールバスCBUSを用いるEDC/CRCチェッカ70の動作
を管理する。
ここで参考として援用される1994年９月16日に出願さ
れたChris Zookによる「CRC/EDCチェッカシステム」と
題された米国特許出願第08/306,917号に記載されている
ように、システムコントローラ10によるEDC/CRCチェッ
カ70の管理は、訂正器60と協調して、バイトが訂正され
ているバッファの同じパスのあいだに訂正の正確さのED
C/CRCベリファイをおこなうように効果的に動作する。
動作：コンピュータデータ／ポインタモード：概観 図１の誤り訂正システムは、２つのモードで動作す
る。すなわち（１）ポインタをもつコンピュータデータ
を訂正する２相モード、および（２）オーディオディジ
タルデータとともに含まれるサブコードパックを訂正す
るサブコードモード（図8Aを参照）である。ポインタを
もつコンピュータデータを訂正する２相モードのあい
だ、発生器20、計算器30、および訂正器60は、２つの位
相のあいだにそれぞれ動作される。これは図９において
模式的に示されている。具体的には第１フェーズ（ポイ
ンタタイム、つまりPTR_TIMEとして知られる）のあいだ
に、 （ａ）発生器20は、最も最近のコードワードCWnについ
ての１ビットのバッファで得られたポインタを用いて、
最も最近のコードワードについての１つまたは２つのマ
ルチビットのバッファで得られたポインタ（αL0＝P0、
αL1＝P1）を生成する。
（ｂ）計算器部30は、発生器（20）によって発生された
以前のコードワードCWn-1についてのシンドローム（S0,
S1）を用いて、以前のコードワードについての１つまた
は２つの誤りパターン（E0、E1）を発生する。および （ｃ）訂正部60は、計算ユニット30のための以前のコー
ドワードCWn-1についてのポインタ値（αL0＝P0、αL1
＝P1）を保持する。
第２フェーズのあいだに（図９においてデータタイム
つまりDATA_TIMEとして示される）、 （ａ）発生器20は、最も最近のコードワードCWnについ
てのシンドローム（S0,S1）を発生する。
（ｂ）計算部30は、最も最近のコードワードCWnについ
てのマルチビットのバッファで得られたポインタ（すな
わち、）に関して数学的な演算をおこなう。および （ｃ）訂正ユニット60は、以前のコードワードCWn-1を
訂正する。
２つのフェーズのそれぞれにおいて、発生部20、計算
部30、および訂正部60は、全システムが次のフェーズに
進むことができるまで、終了するための最後のセクショ
ンを待つ。
ここで最も最近のコードワードまたは以前のコードワ
ードが参照されるとき、図１のシステムのコンテストに
おいては、そのような参照はそれぞれ、実際には、２つ
のコードワード（例えば２つの最も最近のコードワード
および２つの以前のコードワード）に対しておこなわれ
ることは理解すべきである。なぜなら図１に示されたシ
ステムは、偶数インタリーブコードワードおよび奇数イ
ンタリーブコードワードの両方からのバイトを本質的に
同時に扱うからである。しかし本発明の原理は、インタ
リーブされたシステムに限定されず、ここで説明される
２位相動作は、発生部20、計算部30、および訂正システ
ム60のそれぞれに少なくとも類似するセクションが単一
のコードワードに対して動作する、非インタリーブされ
たシステムについても同様に適用可能である。
よって本システムは、３つの同時のステージ／動作を
必要とする従来のパイプライン技法とは異なり、それぞ
れのステージ／動作は、異なる入力を用いており、一般
に入力をあるステージから次のステージへと渡す。本シ
ステムのセクション20、30および60は、それぞれ、２つ
の異なる動作を時間分割方式で取り扱う。さらにそれぞ
れのセクション20、30および60は、動作のフェーズに依
存して、２つの機能をおこなう。動作のあるフェーズが
終わると、それぞれのセクション20、30、60は、情報を
他のセクションに渡すが、その後次のフェーズにおいて
は、同じ動作を繰り返さない。そうではなく、以上に要
約し、以下に詳述するように、後続するフェーズのあい
だ、それぞれのセクション20、30、60は、異なる動作を
実行する。
動作：ポインタ発生 （コンピュータデータ／ポインタモード） 上述のように、ここで示される本発明のシステムのコ
ンピュータデータ／ポインタモードにおいておこなわれ
る動作は、偶数インタリーブコードワードおよび奇数イ
ンタリーブコードワードの両方を伴う。ここに例示され
ている偶数インタリーブコードワードを奇数インタリー
ブコードワードと対にした処理を考えると、以下の説明
では、コードワードに対する包括的な言及は、偶数イン
タリーブコードワードにも、奇数インタリーブコードワ
ードにも当てはまるものである。さらに、以下のさまざ
まな局面において説明されるように、偶数インタリーブ
コードワードについて発生された値は、いつでも１つ以
上の第１レジスタ内に格納されうるし、そのときには、
奇数インタリーブコードワードについて発生された値
は、１つ以上の第２レジスタ内に格納されうる。
コンピュータデータ／ポインタモードがあるとき、新
しいコードワード、すなわち最も最近のコードワードCW
nが処理されるように実行されているとすると、コード
ワードCWnについてPTR_TIMEにおいて取られた第１アク
ションは、２つのポインタと同じだけ多いそれぞれのも
のについてのαＬ表現におけるバッファポインタ情報の
１バイトを発生するためのものである。バッファがその
中に、それぞれのコードワードのそれぞれのバイトにつ
いての、バッファポインタビット位置を格納しているこ
とは、当業者にはわかるだろう。もし１つのバイトにつ
いてのビット位置が設定されれば、設定されたビット位
置に対応するコードワードバイトについて、バッファポ
インタが起こるか、または存在するといわれる。
ここで用いられるように、「バッファ」ポインタとい
う語は、前述のようにバッファから得られたポインタを
表すために採用されている。ここで「ポインタ」という
ときは、そうではなく「システム」ポインタであると明
示されない限り、バッファポインタを意味すると解され
る。システムポインタの発生および利用は、以下におい
て、動作：ポインタ処理に関連して説明される。
システムコントローラ10の管理の下で、発生器20は、
それぞれポインタについてのαＬ表現におけるポインタ
情報の１バイトを、PTR_TIMEとして知られるステージの
あいだに発生する。この点で、コードワードについての
ポインタビットが、バッファにおいてクロックと同期し
てシーケンシャルにアクセスされるあいだ、第１セット
ポインタビットに遭遇するときに、ポインタ信号がシス
テムコントローラ10に与えられる。システムコントロー
ラ10は、バッファにおけるビットのクロックによる同期
づけをコードワードバイト位置と関連づけ、それに応じ
て第１ポインタについてポインタ信号が発生されるコー
ドワードバイト位置を明示する。
ポインタ信号を受け取ると、システムコントローラ10
は、バスGDAT上にビット０をセットする。このビット
は、ゲート202および発生器コントローラ200に与えられ
る。ポインタ初期化値（すなわち１）は、レジスタ206
（０）にロードされる。発生器コントローラ200は、ま
た、信号を万能フィードバック回路210（０）に与え
て、それのための乗算定数を構成する（図2Aを参照）。
具体的には、８ビットのポインタバイトがつくられてい
るので、システムコントローラ10は、信号ENA_SCをMUX2
30に与え、発生器コントローラ200は、信号ENA_MULをMU
X240に与えることによって、乗算器228の乗算器定数α
がフィードバック回路210（０）において動作可能であ
るようにする。それからバッファにおけるポインタビッ
トを通じてのクロック同期が続くあいだ、それぞれのク
ロックについてコードワードの最後のクロックまで、展
開しているポインタバイトは、レジスタ208（０）にシ
フトされ、乗算器定数によって乗算され、レジスタ206
（０）において格納され、最終的にはフォーマットαＬ
をもつポインタバイトになる。第１ポインタバイトは、
表記としてここでは、αL0またはP0とよばれる。例えば
もし第１ポインタビットがコードワードの20番目のバイ
トについてセットされたなら、第１ポインタバイトは、
α６になるだろう（コードワードの24バイトデータ部
分、およびコードワードにおける２つのECCバイトの最
後にまで、コードワードの合計26バイトについて、残っ
ている４つの後続するクロック／バイトがある）。
もし、そのコードワードに対するバッファで第２ポイ
ンタビットに遭遇すれば、ビットGDAT（０）が再びセッ
トされ、発生器コントローラ200およびゲート202に与え
られ、発生器コントローラ200によって第２ポインタに
対応するものとして認識される。この点に関して、発生
器コントローラ200は、あるコードワードについて遭遇
したポインタビットの数をカウントし、それを表示する
信号PCNTを出力する。発生器コントローラ200は、第２
ポインタに遭遇したことを認識し、信号ENA_P1をセット
することによってゲート202にそのように通知する。ゲ
ート202は、ポインタ初期化値をレジスタ206（１）へと
ロードし、かつ、第１ポインタについて先ほど説明した
のと同様の動作を［レジスタ206（１）、208（１）、フ
ィードバック回路210（１）および加算器204（１）に対
してパラレルに］おこなうことによってこれに応答す
る。第２ポインタは、（例えば、バイト22に対する）コ
ードワードを通してのクロック同期の最後の点で遭遇す
ることになる。その結果、第２ポインタバイトに対する
乗算は、対応する後のステージで始まることになる。第
２ポインタバイトは、表記としてここでは、αL1または
P1とよばれる。第２ポインタビットがコードワードのバ
イト22で起こるこの例では、第２ポインタバイトは、α
４となる。
ポインタバイトを（２ポインタコードワードに対する
P0として、またはP0およびP1の両方として）発生した
後、これらのポインタバイトは、対応するレジスタ208
（０）、208（１）から計算部30へとパラレルにロード
される。その結果、これらのバイトはそれぞれ、レジス
タ300（０）、300（１）に存在して、後続するフェーズ
（DATA_TIME）のあいだ計算部30により用いられること
になる。ポインタバイトの発生に関する以上の説明は、
あるインタリーブからの最も最近のコードワードに関連
していた。しかし、それぞれのPTR_TIMEフェーズのあい
だ、上述したポインタバイト発生操作は、まず偶数イン
タリーブコードワードについておこなわれた後、奇数イ
ンタリーブコードワードについておこなわれることは理
解されたい。発生の後、奇数インタリーブコードワード
に対するポインタバイトも、計算部に、具体的にはレジ
スタ302（０）および302（１）へとロードされる。
最も最近の偶数インタリーブコードワードおよび最も
最近の奇数インタリーブコードワードに対するポインタ
バイトが共に計算部にロードされた後、ポインタバイト
の処理は、直後のフェーズ（DATA_TIME）のあいだは計
算部30によりおこなわれる。この点については、後述す
る「動作：ポインタ処理」と副題のつけられた議論を参
照のこと。
もしあるコードワードに対するポインタの個数が２を
超えているのなら、信号PCNTとして与えられるこのよう
な値は、そのコードワードが訂正不能であることを示
す。
動作：シンドローム発生 （コンピュータデータ／ポインタモード） 発生器20が、フェーズPTR_TIMEのあいだに最も最近の
コードワードCWnについて１つ以上のポインタバイトを
発生し終えた後、発生器20は、次のフェーズ（DATA_TIM
E）の開始を待つ。DATA_TIMEのあいだ、発生器20は、１
コードワードにつき２つのシンドローム（ここでは、表
記してS0およびS1と表される）を、例えば最も最近のコ
ードワードCWnに対して発生する。
シンドロームを発生するために、フィードバック回路
210（０）は、非乗算フィードバックライン220を用いて
シンドロームS0を発生するように構成される。フィード
バック回路210（１）は、８ビット乗算器228による乗算
を（ポインタについて既に述べたのとほぼ同様に）実現
することによってシンドロームS1を発生するように構成
される。
まず、偶数インタリーブからの最も最近のコードワー
ドの第１バイトが、レジスタ206（０）およびレジスタ2
06（１）の両方へとゲートされた後、対応するレジスタ
208（０）、208（１）へとシフトされる。次に、奇数イ
ンタリーブからの最も最近のコードワードの第１バイト
が、レジスタ206（０）およびレジスタ206（１）の両方
へとゲートされる。この後、偶数インタリーブからの最
も最近のコードワードの第２バイトを、その偶数インタ
リーブから、偶数インタリーブコードワードに対する加
算器204（０）、204（１）へとゲートすることが続く。
加算器204（０）は、第２バイトを第１バイトへと加算
し、加算器204（１）は、第２バイトを第１バイトのα
倍だけ加算する。加算器204（０）および204（１）から
の和は、それぞれレジスタ206（０）、206（１）へとロ
ードされる。そして、奇数インタリーブからの最も最近
のコードワードの第２バイトが、加算器204（０）、204
（１）へとゲートされる。この奇数インタリーブコード
ワードについて、加算器204（０）は、第２バイトを第
１バイトへと加算し、加算器204（１）は、第２バイト
を第１バイトのα倍だけ加算する。処理中の偶数インタ
リーブシンドロームは、レジスタ208（０）、208（１）
へとシフトされ、奇数インタリーブコードワードに対す
る加算器204（０）および204（１）からの和は、それぞ
れレジスタ206（０）、206（１）へとロードされる。
以上のステップは、それぞれのコードワードの残りの
部分についても、例えば、（それがカラムコードワード
であるか、あるいは対角線コードワードであるかによっ
て）最も最近のコードワードCWnの26バイトまたは45バ
イトのすべてについても、反復される。コードワードバ
イトが処理される順番は、図8Bに１本のカラムにより図
示されている。すなわち、偶数インタリーブの第１カラ
ムコードワードについては、バイト0000が最初に処理さ
れ、その後バイト0043、バイト0086が続き、バイト1075
まで続く。
１対の最も最近のコードワードCWnについてのシンド
ローム発生が終了すると、偶数インタリーブコードワー
ドに対するシンドロームS0はレジスタ208（０）に格納
され、偶数インタリーブコードワードに対するシンドロ
ームS1はレジスタ208（１）に格納され、奇数インタリ
ーブコードワードに対するシンドロームS0はレジスタ20
6（０）に格納され、奇数インタリーブコードワードに
対するシンドロームS1はレジスタ206（１）に格納され
る。後述するように（動作：誤りパターン発生を参照の
こと）、これらのシンドローム値は、直後のフェーズ
（PTR_TIME）のあいだに計算部30により利用され、誤り
パターンを発生する。
動作：ポインタ処理 （コンピュータデータ／ポインタモード） 既に述べたように（動作：ポインタ発生を参照のこ
と）、フェーズPTR_TIMEのあいだ、発生部20は、偶数イ
ンタリーブコードワードおよび奇数インタリーブコード
ワードの両方について２つのものポインタバイト（P0、
P1、エイリアスαL0、αL1）を発生している。後続する
フェーズDATA_TIMEのはじめに、ポインタバイトは次の
ように格納されている。奇数インタリーブコードワード
用のP0およびP1は、それぞれレジスタ300（０）および3
00（１）へと、偶数インタリーブコードワード用のP0お
よびP1は、それぞれレジスタ302（０）および302（１）
へと格納されている。
DATA_TIMEのあいだ、計算部20は、奇数インタリーブ
コードワードおよび偶数インタリーブコードワードの両
方に対するポインタP0およびP1を処理する。処理が最初
におこなわれる奇数インタリーブコードワードについて
は、DATA_TIMEのあいだに計算器30によりおこなわれる
処理は、奇数コードワードポインタP0、P1の（β基底表
現への）基底変換である。次に処理される偶数インタリ
ーブコードワードについては、DATA_TIMEのあいだに計
算器30によりおこなわれる処理は、偶数コードワードポ
インタP0、P1のβ基底表現への変換のみならず、（２つ
のポインタが存在する時には）、以下に述べる手法によ
り基底変換されたポインタを用いた和の逆数の形成をも
伴う。
それぞれのコードワードについて、計算部30による処
理は、２つのケースのいずれか１つでおこなわれる。第
１のケースは、１コードワードに対してせいぜい１つの
バッファポインタしか発生されなかった時に実現され
る。第２のケースは、１コードワードに対して２つのバ
ッファポインタが発生された時に実現される。
ケース１のバッファポインタ処理の場合、計算部30
は、（もし存在するのなら）あるポインタP0をα基底表
現からβ基底表現へと変換する。ケース２のバッファポ
インタ処理の場合、計算部30は、ポインタP0およびポイ
ンタP1をα基底表現からβ基底表現へと変換し、β基底
表現を用いて、以下の式（以下では、「２つのポインタ
の和の逆数」として知られる）を計算する。
この式はまた、 とも表される。計算部30は、フェーズDATA_TIMEにおい
て偶数インタリーブコードワードについての２つのポイ
ンタの和の逆数を形成する。もし奇数インタリーブコー
ドワードについての２つのポインタの和の逆数を形成す
る必要があるのなら、そのようなポインタの和の逆数
は、直後のフェーズであるPOINTER_TIMEのあいだに形成
される。
ポインタの処理は、図10に図示されている。図10のス
テップ1002からステップ1016は、フェーズDATA_TIMEの
あいだに計算部30により実行される。ステップ1020から
ステップ1024は、直後のPOINTER_TIMEフェーズの間に実
行される。
ステップ1002で、計算部30は、奇数インタリーブコー
ドワードに対するP0、P1をβ表現に変換する。次に、ス
テップ1004で、奇数インタリーブされたコードワードに
対するβ変換されたポインタP0、P1は、レジスタ302
（０）、302（１）に移され、一時的に格納される。ス
テップ1006では、本質的に同時に、偶数インタリーブコ
ードワードに対する変換されていないポインタP0、P
1が、基底変換を予想して、レジスタ302（０）、302
（１）からレジスタ300（０）、300（１）へと移され
る。偶数コードワードのポインタP0、P1に対するβ基底
への変換は、ステップ1008でおこなわれる。ステップ10
10では、偶数コードワードに対する和の逆数がレジスタ
401で形成される。この逆数は、次のフェーズまでそこ
にとどまる。
ステップ1014では、すべてのポインタが訂正部60に移
され、一時的に格納される。この点について、ステップ
1012で、偶数コードワードに対するポインタP0、P1は、
レジスタ300（０）、300（１）からポインタレジスタ64
0（０）、640（１）へとそれぞれ移される。また、奇数
コードワードに対するポインタP0、P1は、レジスタ302
（０）、302（１）からポインタレジスタ650（０）、65
0（１）へとそれぞれ移される。ポインタの訂正部60へ
のパラレル／シリアルシフトをおこなうのと並行して、
発生器20により発生されたシンドロームは、レジスタ30
0、302へとシフトされる（ステップ1016により反映され
ている）。
POINTER_TIMEのあいだ、偶数インタリーブコードワー
ドに対する誤り値の処理（ステップ1018により図示され
ている）の後、ステップ1020で、訂正部60は、奇数コー
ドワードに対するポインタP0、P1を、その値をそれぞれ
レジスタ640（０）、640（１）から和回路670へとシリ
アルに出力することによって、加算する。和回路670に
よりつくられた和（P_SUM上のシリアルビット）は、MUX
441を介してレジスタ401へとロードされる（ステップ10
22）。ステップ1024では、計算部30は、奇数コードワー
ドの和P0＋P1の逆数をレジスタ401で形成する。その
後、ステップ1026に示されているように、計算部30は、
奇数インタリーブコードワードに対する誤り値を処理す
る。
計算部30によりおこなわれる基底変換、加算、および
逆転演算は、計算部30の多目的性を例示している。これ
らの演算は、以下により詳細に説明される。
ポインタP0、P1のβ基底表現への変換に伴うステップ
は、図11に図示されている。ポインタP0は、レジスタ30
0（０）に存在している。ステップ1102において、ポイ
ンタP0は（MUX441を介してラインS0（０）上で）レジス
タ401へとロードされる。ステップ1104では、（ラインR
1_CONST_IN上の）定数「１」が、（MUX440を介して）レ
ジスタ400へとロードされる。ビット指向のたたみ込み
演算がおこなわれ（ステップ1106）、レジスタ400およ
び401の内積のビットが信号IPとしてシリアルに出力さ
れる。ビット指向のたたみ込みのあいだ、αフィードバ
ックが、加算器490とフィードバック回路450とを介して
レジスタ400に与えられる。信号IPとしてシリアルに出
力された値は、β基底表現におけるポインタP0である。
ステップ1108では、β基底表現におけるポインタP0は、
ANDゲート324、XORゲート328、XORゲート330およびMUX3
10（０）を介してレジスタ300（０）へとルーティング
することによって、レジスタ300（０）へとロードし戻
される。
もしポインタP1が存在するのなら、図11の残りのステ
ップが実行される。この点について、ポインタP1は、レ
ジスタ300（１）に存在している。ステップ1112におい
て、ポインタP1は（MUX441を介してラインS1（０）上
で）レジスタ401へとロードされる。ステップ1104と同
様に、（ラインR1_CONST_IN上の）定義「１」が、（MUX
440を介して）レジスタ400へとロードされる。ビット指
向のたたみ込み演算がおこなわれ（ステップ1114）、レ
ジスタ400および401の内積のビットが信号IPとしてシリ
アルに出力される。ビット指向のたたみ込みのあいだ、
αフィードバックが、加算器490とフィードバック回路4
50とを介してレジスタ400に与えられる。信号IPとして
シリアルに出力された値は、β基底表現におけるポイン
タP1である。ステップ1116では、β基底表現におけるポ
インタP1は、ANDゲート324、XORゲート328、およびMUX3
10（１）を介してレジスタ300（１）へとルーティング
することによって、レジスタ300（１）へとロードし戻
される。
ケース２は、ケース１におけるポインタP0およびP1の
β基底表現への変換を含んでいる。ケース２において、
ポインタP0およびP1のα基底表現からβ基底表現への変
換に後続する、加算および逆転計算に伴うステップは、
図12に示されている。ポインタP0およびP1は、それぞれ
レジスタ300（０）および300（１）にあることを想起さ
れたい。
ステップ1202では、ポインタP0は、ANDゲート322を通
してXORゲート330へとレジスタ300（０）からシリアル
にシフトアウトされ、ポインタP1は、ANDゲート326およ
びXORゲート328を通してXORゲート330へとレジスタ300
（１）からシリアルにシフトアウトされる。ステップ12
04では、P0およびP1は、XORゲート330により加算され、
その和がシリアル信号S_SUMとして現れる。
そして、P0＋P1の和に対して逆転演算がなされる。ス
テップ1208では、P0＋P1の和が、レジスタ400へとロー
ドされる。ステップ1210では、ビット指向のたたみ込み
がレジスタ400および401を用いておこなわれる。このビ
ット指向のたたみ込みの間、αフィードバックが、加算
器490およびフィードバック回路450を介してレジスタ40
0に与えられる。ここで援用されている、Chris Zookに
より1993年11月４日に出願され、“FINITE FEILD INVER
SION"と題された米国特許出願第08/147,758号から理解
されるように、このたたみ込みは、レジスタ401におけ
るｍビット値に対応する電気信号を発生し、格納する。
レジスタ401における値は、第１基底表現であり、レジ
スタ400（β基底表現の和P0＋P1を含む）と、αkB（こ
こで、Ｂはレジスタ401における値である）との内積
が、ｋ＜ｍ−１であるとき０に等しくなるようにするた
たみ込みにより発生される。よって、このたたみ込みに
より、P0＋P1の和の逆数がレジスタ401に生じる。ここ
で、生じた逆数（P0＋P1）-1は、α基底表現である。こ
こでも、逆転演算については、図４に示されている回路
において、図４の回路によりおこなわれる逆転演算のた
めの乗数α-tが１による乗算であるように、ｔ＝０とす
るようにα０が選択されることには注意されたい。
DATA_TIMEが完了すると、（もし発生することが必要
であるのなら）偶数インタリーブコードワードに対する
２つのポインタの和の逆数は、レジスタ401に存在し、
偶数インタリーブコードワードおよび奇数インタリーブ
コードワードに対するシンドロームは、それぞれレジス
タ300、302に格納され、偶数コードワードに対するポイ
ンタはレジスタ640に格納されるいっぽうで、奇数コー
ドワードに対するポインタは、レジスタ642に格納され
る。
動作：誤りパターン発生 （コンピュータデータ／ポインタモード） 上述したように、シンドロームS0およびS1は、フェー
ズDATA_TIMEのあいだに、偶数インタリーブコードワー
ドおよび奇数インタリーブコードワードの両方に対して
発生器20により発生された。コードワードに対するシン
ドロームの発生のすぐ後に続くPTR_TIMEフェーズにおい
て、計算部30は、コードワードに対して、２つのもの誤
りパターン（E0、E1）を発生する。PTR_TIMEフェーズに
おいて、計算部30は、まず偶数インタリーブコードワー
ドに対する誤りパターンを発生した後、奇数インタリー
ブコードワードに対する誤りパターンを発生する。
コードワードに対する誤りパターンの発生は、２つの
ケースのいずれか１つでおこなわれる。誤りパターン発
生の第１のケースは、コードワードが２つ未満のポイン
タを有している時におこなわれる。誤りパターン発生の
第２のケースは、コードワードが２つのポインタを有し
ているときにおこなわれる。誤りパターン発生の第１の
ケースは、図13に図示されており、誤りパターン発生の
第２のケースは、図14に図示されている。
第１のケースでは、もし１コードワードにつき単一の
誤りポインタ（P0）があるのなら、そのコードワードに
対する唯一の誤りパターンは、S0となる。すなわち、コ
ードワードに対する誤りパターンE0は、S0である。つま
り、E0＝S0（ここで、S0は、そのコードワードに対する
第１シンドロームである）。しかし、この単一の誤りの
ケースでは、計算部30は、その誤りに対してそれ自身の
システムポインタ（バッファポインタと対立する）を発
生した後、システムポインタおよびバッファポインタが
共に、確実にコードワードの同一のバイトを指すように
する。
第１ケースの誤りパターン発生シナリオは、以下の関
係を考慮して動作する。
もし上の関係が有効であるのなら、単一の誤りの存在
が確認される。
上述の点について、図２のステップ1302では、計算部
30は、システムポインタを計算しようとつとめる。ステ
ップ1302に伴う詳細は、いくつかのサブステップを含ん
でいる。サブステップ1302−２では、S0は、（以上の議
論から理解される手法で）β基底表現に変換され、レジ
スタ402に移される。同様に、サブステップ1302−４に
おいて、S1は、β基底表現に変換され、レジスタ300
（１）に移される。次に、サブステップ1302−６におい
て、定数α-1がレジスタ400へと（MUX440を介して）ロ
ードされ、定数α０が（MUX441を介して）レジスタ401
へとロードされる。ステップ1302−８では、ビット指向
のたたみ込みが、フィードバックによりクロック同期の
とられたレジスタ400および402を用いておこなわれる。
ステップ1302−８に関連して、MUX440および443は、そ
れぞれのフィードバック回路450、452からのフィードバ
ック加算を可能にするように動作される。たたみ込みの
あいだ、値S0αＬがレジスタ402に保持される。たたみ
込みがおこなわれると、サブステップ1302−10により示
されているように、レジスタ402の内容（値S0αＬ）
は、比較回路350の加算器362により（レジスタ300
（１）に含まれている）S1に加えられる。値S0αＬとS1
とが（ORゲート372により検出されたときに）等しいの
なら、信号SEDBがターンオフする。もし信号SEDBがター
ンオフしないのなら（サブステップ1302−12で判定され
る）、そのコードワードは、訂正不可能であると判定さ
れる（サブステップ1302−14）。もし信号SEDBがターン
オフすれば、そのとき、レジスタ400における値は、コ
ードワードに対して計算されたシステムポインタとなる
（サブステップ1302−16）。
ステップ1302でシステムポインタを計算した後、ステ
ップ1304では、計算回路30は、システムポインタがバッ
ファにより供給されたポインタと同じであるかどうか確
かめる。この比較を実行するために、サブステップ1304
−２において、システムポインタは、レジスタ400から
レジスタ402へと移される。サブステップ1304−４で
は、バッファポインタがレジスタ400へと移される。シ
ステムポインタは（サマー362を介してルーティングさ
れ）、サマー364（図3Aを参照のこと）によりバッファ
ポインタへと加算される（サブステップ1304−６）。比
較回路360により発生された出力信号ROOTは、もしこれ
らのポインタ値が等しければターンオンする。もしROOT
がハイにならないのなら（サブステップ1304−８）、コ
ードワードは訂正不可能である（サブステップ1304−1
0）。ROOTがハイになるとき、バッファポインタが確認
される（サブステップ1304−12）。
バッファポインタがステップ1304で正しいと確認され
ると、ステップ1306では、バッファポインタは、訂正部
60のP0ポインタレジスタへと移し戻される。ただ１つの
誤りしかないので、その移動の直前に、レジスタ400に
おけるバッファポインタ値は、フィードバック（α８）
とクロック同期がとられる。その結果、バッファポイン
タは、オフセットバッファポインタとなる（例えば、α
L+8）。P1ポインタは、訂正部60において、このコード
ワードについてゼロに設定される（ステップ1308）。第
１ケースの誤りパターン発生の最後に、誤りパターンS0
＝E0がレジスタ300内に（α基底表現で）残る。
第２ケースの誤りパターン発生のあいだ、２つの誤り
値（E0、E1）が計算部30により計算される。これら２つ
の誤り値は、以下のように計算される。
よって、E1の決定は、E0の決定に先立たねばならな
い。
図14は、第２ケースの誤りパターン発生に伴う基本的
なステップを図示している。ステップ1402では、シンド
ロームS1（α基底表現）は、本質的には、図５の変換回
路を用いてβ基底表現へと変換される。変換は、（S
1が、最高位ビットから始めて、最低位ビットへと続く
よう、シリアルに読み出されるようにする）信号S1_L2H
をイネーブルし、かつフィードバック回路450からのフ
ィードバックのクロック同期をとることによって実現さ
れる。その結果、S1は（逆転されたビット順で読み出さ
れて）フィードバック信号へとビット加算される。それ
により、レジスタ400にS1のβ基底表現が生じる。
基底変換が完了すると、β変換されたS1値は、レジス
タ300（１）に再び移される。バッファポインタP0は
（αL0のかたちで）訂正部60からレジスタ400へと移さ
れ、S0はレジスタ401へと移される。また、同時に、レ
ジスタ401の以前の内容［すなわち、（P0＋P1）-1］
は、訂正ユニット60へと一時的に移される。ステップ14
04では、係数S0αL0が、レジスタ400とフィードバック
とのクロック同期をとることにより得られる。それによ
って、ラインIP上に内積信号の所望のシーケンスを得
る。項S1＋S0αL0は、ステップ1406で、和回路320を用
いてラインIP上のシリアルシーケンスをレジスタ300
（１）の内容（S1）に加算することによって得られる。
レジスタ300（１）の内容［S1＋S0αL0］は、それから
レジスタ400へと移される。そして、ステップ1408で
は、E1に対する積が、係数 （ポインタレジスタP0（つまりレジスタ640（０））か
ら得られ、レジスタ401へと移される）を、レジスタ400
に格納されている係数S1＋S0αL0により乗算することに
よって形成される。この乗算は、レジスタ400がフィー
ドバック回路450を介してフィードバックとクロック同
期が取られている時、ビット指向のたたみ込みのあいだ
におこなわれる。信号IPとして発生された内積のシーケ
ンスは、レジスタ300（１）に与えられ、E1となる。
ステップ1410、ステップ1412およびステップ1414は、
E0を得るために実行される。ステップ1410では、E1は、
本質的には図５の基底変換回路を用いて、β基底表現か
らα基底表現へと変換しなおされる。このような変換
は、E1をレジスタ300（１）から（ANDゲート482を介し
て）レジスタ400へと移すことと、フィードバック回路4
50からのビット加算のクロックに同期されたフィードバ
ックとによりおこなわれる。そして、E1（今ではレジス
タ400におけるビット逆転されたα基底表現である）
は、レジスタ300（１）へと移される。S0（依然として
α基底である）は、レジスタ300（０）にとどまってお
り、一方レジスタ300（１）は、ローからハイへとシフ
トする。ステップ1412では、和S0＋E1＝E0が和回路320
により得られ、レジスタ300（０）へと戻される。そし
て、誤りパターン値E0およびE1が共に計算された後、ス
テップ1414では、コードワードに対する誤りパターン
E0、E1は、訂正部60の誤りレジスタへと移される。
動作：訂正 （コンピュータデータ／ポインタモード） 一対（偶数インタリーブおよび奇数インタリーブ）の
コードワードを訂正するとき、訂正部60は、そのポイン
タレジスタ640、650内にベリファイされたポインタP0、
P1を格納しており、その誤りレジスタ610、620内に誤り
パターンE0、E1を格納している。訂正部60は、フェーズ
DATA_TIMEのあいだ、訂正を目的としてバッファにおい
て処理されているブロックにアクセスする。ブロックに
おけるそれぞれのコードワードは、連続するクロックサ
イクルのあいだにアクセスされる。コードワードに対す
るポインタが、（図６のラインLOC_E上に出力されたと
きに）コードワードの現在クロック同期のとられている
バイトに対応しているのなら、MUX635を介してバスERR
上に与えられた対応する誤りパターン（E0またはE1）
が、バッファにおける誤りのあるバイトを訂正するため
に用いられる。この訂正処理と同時に、EDCチェッカシ
ステム70が、バッファのブロックに対してCRC検査をお
こなっている（動作:EDC検査を参照のこと）。
動作：概観 （サブコードをともなうオーディオ） 動作のサブコードモードは、図15に図示されている基
本的ステップにより要約される。サブコードモードで
は、図１の誤り訂正システムは、ディジタルオーディオ
データ内に分散された（図8Aに図示されている）サブコ
ードパックを用いて訂正をおこなおうと試みる。
ステップ1510Aおよびステップ1510Bは、パックに対す
るシンドロームの発生を伴う。ステップ1510Aのあい
だ、最初の４バイト（パックの「Ｑ」部分）が、シンド
ロームS0、S1をＱ部分にわたって発生するために用いら
れ、シンドロームS2、S3を全パックにわたって発生し始
めるのに用いられる。ステップ1510Bの間、パックの残
りのバイト（例えば、パックの「Ｐ」部分）は、全パッ
クにわたるS2、S3の発生を完了し、かつパックの「Ｐ」
部分にわたってシンドロームS0、S1を発生するために用
いられる。図8Aを参照すれば理解できるように、ここで
例示されている実施形態においては、パックの第１の部
分、すなわち「Ｑ」部分は、最初の４つの６ビット−バ
イト（例えば、シンボル０〜３）を構成しており、一
方、パックの第２の部分、つまり「Ｐ」部分は、残りの
20の６ビットバイト（例えば、シンボル４〜23）を構成
している。一般に、パックの第１の部分、すなわち
「Ｑ」部分が、特にパック識別情報のために用いられる
とき、パックの第２の部分すなわち「Ｐ」部分は、特に
ディジタルデータを含んでいる。
シンドローム（つまり、パックの「Ｑ」部分にわたる
S0およびS1、パックの「Ｐ」部分にわたるシンドローム
S0およびS1、ならびに全パックにわたるシンドロームS2
およびS3）の発生の後、システムコントローラ10は、シ
ンドロームを解析する（ステップ1520を参照のこと）。
ステップ1520の解析により可能な４つのケースが展開さ
れ、それらのケースのうちの３つに対して異なる訂正戦
略が適用される。第１のケースでは、誤りは、パックの
Ｐ部分には起こるが、パックのＱ部分には起こらない。
これにより、システムコントローラ10は二重誤り検出戦
略［DED］を実行するように促される（図15のステップ1
530により図示されている）。第２のケースでは、誤り
は、パックのＰ部分およびＱ部分の両方に起こる。これ
により、システムコントローラ10は、パックの両部分に
わたって単一誤り検出戦略［SED］を実行し（図15のス
テップ1540により図示されている）、その後、訂正され
たコードワードにわたってシンドロームを再び発生する
ように促される（図15のステップ1541により図示されて
いる）。第３のケースでは、誤りは、パックのＱ部分に
は起こるが、パックのＰ部分には起こらない。これによ
り、システムコントローラ10は四重誤り検出戦略［QD］
を実行するように促される（図15のステップ1550により
図示されている）。第４のケースでは、すべてのシンド
ロームはゼロである（このことは、パックには誤りが存
在しないことを示している）。
動作：シンドローム発生 （サブコードを含むオーディオ） 図15に示されているように、サブコード用のシンドロ
ーム発生は、２つの別々の発生ステージを伴う（ステッ
プ1510Aおよび1510Bにより図示されている）。ステップ
1510Aでは、最初の４バイト（例えば、パックの「Ｑ」
部分）が、Ｑ部分にわたってシンドロームS0、S1を発生
し、かつ、全パックにわたってシンドロームS2、S3を発
生し始めるのに用いられる。ステップ1510Bでは、パッ
クの残りのバイト（例えば、パックの「Ｐ」部分）が、
全パックにわたってS2、S3の発生を完了し、かつパック
の「Ｐ」部分にわたってシンドロームS0、S1を発生する
ために用いられる。
サブコードシンドローム発生のあいだ、サブコードパ
ックのそれぞれのバイト（図8Aを参照のこと）は、発生
器20と２度クロック同期がとられる。すなわち、一度は
サブコードシンドロームS0、S1を発生するためであり、
一度はシンドロームS2、S3を発生するためである。よっ
て、サブコード用のシンドロームを発生するとき、レジ
スタ206、208は、コンピュータデータ用のシンドローム
発生の場合のように異なるインタリーブには用いられ
ず、サブコード用の異なるシンドローム用に用いられ
る。
表１は、サブコードシンドローム発生のためのレジス
タ206、208のシフトと、フィードバック乗算演算とを記
載している。
表１の第１行は、第１データバイトがどのようにレジ
スタにロードされるかを示している。ここで、それぞれ
のレジスタにおける第１データバイトは、そこから発生
されるシンドロームを指すためにS0、S1、S2およびS3と
ラベルが付けられている。表１の第１行に続いて、表１
の次の６つの行に対応する６つのステップが実行され
る。表１の第５行および第６行は、２クロックサイクル
で第２データバイトを加算することを示している。すな
わち、まず、行５においてシンドロームS0、S1に加算
し、そして（レジスタ値をシフトした後に）行６におい
てシンドロームS2およびS3へと加算する。行７は、さら
なるデータバイトの図示されていない加算に備えて、シ
ンドロームをさらにシフトすることを示している。さら
なるデータバイトを加算する以前に、表１の行７におけ
る式は、各シンドロームについて更新された値（例え
ば、S1α＋Ｄ）になるが、それは、次のデータバイトの
加算以前にS1になることは理解されたい。
表１の行７の後、表１について図示されているのと同
様に、さらなるデータバイトが加算される。つまり、サ
ブコードデータバイトのそれぞれについて、表１の行２
〜行７により反映されている６つのステップが実行され
る。ここで、６つのクロックのうち２つだけが、次のデ
ータバイトの導入には実際に伴うことになる。
表１の６つのステップについては、レジスタ206の内
容は、常にレジスタ208へとシフトされることには留意
されたい。レジスタ206には、常に、レジスタ208の内容
×「１」または「α」がフィードされる。乗算が×
「１」でおこなわれるか、×「α」でおこなわれるか
は、MUX230、240の設定次第である（図2Aを参照のこ
と）。
表１の６つのステップが４回実行された後（つまり、
最初の４データバイトが発生器20において加算された
後）、レジスタ208（０）は、パックのＱ部分にわたっ
て発生されたサブコードシンドロームS0を含んでおり、
レジスタ208（１）は、パックのＱ部分にわたって計算
されたサブコードシンドロームS1を含んでいる。この時
点において、パックのＱ部分にわたるサブコードシンド
ロームS0、S1は、計算部30へとロードされる。それによ
って、図15のステップ1510Aを完了する。
パックのＱ部分にわたってシンドロームS0、S1をオフ
ロード（off−loading）した後、レジスタ206、208の内
容は、再び切り替えられ（すなわち、表１の最終行と同
様）、パックの第５のバイトおよび残りのバイトについ
て、６つのステップが反復される。しかし、パックのＰ
部分にわたってシンドロームS0、S1を発生するために、
パックのＱ部分にわたってシンドロームS0、S1を含んで
いるレジスタはクリアされる。その結果、パックの第５
のバイトがそこにロード可能となる。
よって、サブコードパックの24バイトのすべてが発生
器20内へとエンターされ、表１の各ステップがそれぞれ
のバイトについて実行された後、レジスタ208（０）お
よび208（１）は、最終的には、パックのＱ部分にわた
って発生されたサブコードシンドロームS0、S1をそれぞ
れ含むことになり、レジスタ206（０）および206（１）
は、最終的には、全パックにわたって発生されたサブコ
ードシンドロームS2、S3をそれぞれ含むことになる。こ
れにより、図15のステップ1510Bを完了する。
動作：二重誤り検出 （サブコードを含むオーディオ） 図15Aは、図15のステップ1530において実行されるサ
ブステップを示している（すなわち、サブコードシンド
ロームの評価が、誤りはサブコードパックのＰ部分にの
み存在しており、サブコードパックのＱ部分にはないこ
とを示している場合）。よって、図15Aは、サブコード
用の本発明による二重誤り検出（DED）プロージャに含
まれるサブステップを示している。
サブステップ1530−２において、誤りロケータ多項式
が、計算部30によるサブステップ1530−４でのルートサ
ーチに利用可能な形式で発生される。一般に、誤りロケ
ータ多項式は、サブコード方程式１の形式に合う。
しかしルートサーチは通常、逆方向におこなわれるの
で、サブコード方程式１はα-n（ここで、ｎは19であ
る）で乗算されねばならず、従来は、ルートサーチに利
用可能なサブコード方程式２を生じるために、Δにより
乗算可能であった。
サブコード方程式２の誤りロケータ多項式は、図15A
のサブステップ1530−２−２から1530−２−８に関して
図示されている手法で発生される。サブコード方程式２
の誤りロケータ多項式は、シンドロームS0（Ｐにわた
る）と、S1（Ｐにわたる）と、図15のステップ1510Aお
よび1510Bで発生されたS2およびS3とを用いて発生され
る。まず、サブステップ1530−２−２において、項σ2'
α-nが、サブコード方程式３を用いて発生される。
次に、サブステップ1530−２−４において、項σ２α
-2nが、サブコード方程式３により得られた値にα-nを
乗算することによって発生される。サブステップ1530−
２−６において、項σ１α-nが、サブコード方程式４を
用いて得られる。
σ１α-n＝S0S3α-n＋S1S2α-n 最後に、ステップ1530−２−８において、項Δが、サ
ブコード方程式５を用いて得られる。
ステップ1530−４では、計算部30は、値σ２α-2nを
レジスタ400へとロードし、値Δをレジスタ300（１）へ
とロードし、値σ１α-nをレジスタ402へとロードし、
かつ図3Aの和回路を用いてこれら３つのレジスタの内容
の和をとることによって、ルートサーチをおこなう。ル
ートサーチが反復されるたびに、レジスタ400は、フィ
ードバックと（項α-2nに対して）２度クロック同期が
とられ、レジスタ402は、フィードバックと（項α-nに
対して）１度クロック同期がとられる。
ルートの位置が特定されると、形式αＬの誤りロケー
タバイトが、発生部20により発生されねばならない。こ
の点については、ルートの位置が特定されたとき、GDAT
のビット０がセットされる（サブステップ1530−６によ
り示されている）。発生部20による誤りロケータバイト
の発生は、ポインタを含むコンピュータデータを用いて
おこなわれる形式αＬによる誤りポインタバイトの類似
する発生（既に述べた）を参照すれば、理解できる。
サブステップ1530−８および1530−12では、サブステ
ップ1530−４のたたみ込みのあいだに検出されたルート
の個数および位置について判定がなされる。これらの判
定は、検出されたルートを有する誤りに対して、（おこ
なうとすれば）どのようなタイプの訂正をおこなうかを
支配する。
例えば、もしサブステップ1530−８でルートは、最初
の３つの位置のうちの３つで検出されたと判定されれ
ば、サブステップ1530−10では、計算部30は、単一誤り
訂正プロシージャをおこなう。サブステップ1530−10で
おこなわれる単一誤り訂正プロシージャは、上述したポ
インタを含むコンピュータデータに用いられるプロシー
ジャと本質的には同じである（例えば、上述の「動作：
ポインタ処理」［ケース１］および「動作：誤りパター
ン発生」［ケース１］と題された議論を参照のこと）。
サブステップ1530−10でのポインタ処理および誤りパタ
ーン発生では、サブコードシンドロームS0およびS1が
（ともにパックのＰ部分にわたって）用いられる。誤り
パターン発生の結果、訂正部60は、誤りポインタと、サ
ブコードパックのＰ部分における単一の誤りを含むバイ
トを訂正するための誤りパターンとを用いる。
もしサブステップ1530−12では、サブコードパックに
は２つ未満のルートしかないと判定されれば、このパッ
クは、訂正不可能であると判定される。
サブコードパックについて２つのルートが存在してる
と判定されるとき、計算部30は、これら２つの誤りを訂
正するために、二重消去訂正プロシージャ（サブステッ
プ1530−14により図示されている）をおこなう。サブス
テップ1530−14でおこなわれる二重消去訂正プロシージ
ャは、上述したポインタを含むコンピュータデータに用
いられるプロシージャと本質的には同じである（例え
ば、上述の「動作：ポインタ処理」［ケース２］および
「動作：誤りパターン発生」［ケース２］と題された議
論を参照のこと）。サブステップ1530−14でのポインタ
処理および誤りパターン発生では、サブコードシンドロ
ームS0およびS1が（ともにパックのＰ部分にわたって）
用いられる。誤りパターン発生の結果、訂正部60は、誤
りポインタと、サブコードパックのＰ部分における２つ
の誤りを含むバイトを訂正するための誤りパターンとを
用いる。
なお、各計算ステップについては、ここでは詳細に述
べなかったが、計算部60は、サブステップ1530−４のル
ートサーチに用いられるσ２α-2n、Δおよびσ１α-n
の評価をおこなうことは理解されたい。
動作：単一誤り検出 （サブコードを含むオーディオ） 図15のステップ1520で、誤りがサブコードパックのＱ
部分およびＰ部分の両方に存在している（図8Aを参照の
こと）と判定されるとき、単一誤り検出演算が、サブコ
ードパックの両部分に対して別個におこなわれる（ステ
ップ1540）。
ステップ1540の単一誤り検出（SED）演算は、図15Bに
より詳細に示されている。第１のサブステップ（サブス
テップ1540−２）として、誤り検出／訂正が、パックの
Ｑ部分に対しておこなわれる。サブステップ1540−２で
は、コンピュータデータのケース１について上述したの
と同様の誤りポインタ処理および誤りパターン発生をお
こなうために、パックのＱ部分にわたって発生されたサ
ブコードシンドローム値S0、S1が用いられる。この点に
ついては、例えば、上述の「動作：ポインタ処理」［ケ
ース１］および「動作：誤りパターン発生」［ケース
１］と題された議論を参照のこと。サブステップ1540−
２に関して、訂正部60は、誤りポインタと、サブコード
パックのＱ部分における誤りを含むバイトを訂正するよ
うに発生された誤りパターンとを用いる。
第２に、サブステップ1540−４において、誤り検出／
訂正が、パックのＰ部分に対しておこなわれる。サブス
テップ1540−４では、コンピュータデータのケース１に
ついて上述したのと同様の誤りポインタ処理および誤り
パターン発生をおこなうために、パックのＱ部分にわた
って発生されたサブコードシンドローム値S0、S1が用い
られる。この点については、例えば、上述の「動作：ポ
インタ処理」［ケース１］および「動作：誤りパターン
発生」［ケース１］と題された議論をここでも参照のこ
と。サブステップ1540−２に関して、訂正部60は、誤り
ポインタと、サブコードパックのＰ部分における誤りを
含むバイトを訂正するように発生された誤りパターンと
を用いる。
図15のステップ1541に示されているように、それぞれ
サブステップ1540−２および1540−４においてサブコー
ドパックのＱ部分およびＰ部分の訂正を試みた後、すべ
てのサブコードシンドロームが、上述したのと同様に再
び発生される（例えば、「動作：シンドローム発生（サ
ブコードを含むオーディオ）」を参照のこと）。もし再
び発生されたシンドロームがすべてゼロであるのなら、
このサブコードパックは、訂正可能であると考えられ
る。
動作：四重消去訂正 （サブコードを含むオーディオ） 図15のステップ1520で、誤りは、サブコードパックの
Ｑ部分にだけ存在する（図8Aを参照のこと）、例えばパ
ックのＰ部分にわたるS0、S1がゼロである、と判定され
たとき、ステップ1550の四重消去訂正が、サブコードパ
ックのＱ部分に対しておこなわれる。
サブステップ1550−２では、４つの誤りパターンE0、
E1、E2およびE3が、サブステップ1550−４で計算され
る。それぞれの誤りパターンは、以下の方程式を用いて
発生される。
Ek＝S0ak0＋S1ak1＋S2ak2＋S3ak3 ここで、ak0、ak1、ak2およびak3のログ値は、表２に
従って選択される。
サブステップ1550−２で４つの誤りパターンE0、E1、
E2およびE3を計算した後、（サブステップ1550−４で）
これらの誤りパターンの少なくとも１つがゼロであるこ
とを確かめるためにチェックがなされる。これは、誤っ
た訂正の可能性を低くするためのものである。もしこれ
らの誤りパターンのどれもゼロではないのなら、そのサ
ブコードパックは、訂正不可能であると考えられる。こ
れらの誤りパターンは、訂正部60により、サブコードパ
ックのＱ部分における３つ以下の誤りを含むバイトを訂
正するために用いられる。
以上に本発明を、その好ましい実施態様に言及しなが
ら具体的に示し、説明してきたが、その形式および詳細
については、本発明の精神および範囲から離れることな
く、さまざまな改変がその中になされうることは、当業
者には理解できるであろう。
独占所有権、すなわち特権を請求する本発明の実施形
態は、以下のように規定される。
フロントページの続き (56)参考文献 特開 昭62−253228（ＪＰ，Ａ) 特開 平４−222029（ＪＰ，Ａ) 特開 昭63−268037（ＪＰ，Ａ) 特表 平10−508441（ＪＰ，Ａ) 欧州特許781472（ＥＰ，Ｂ１) 欧州特許781470（ＥＰ，Ｂ１) (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 13/00 G06F 11/10 330 G11B 20/00

Claims (78)

    (57)【特許請求の範囲】
  1. 【請求項１】コードワードのかたちのデータと、そのよ
    うなデータに対して発生された何らかのポインタとを得
    るバッファと共に用いられ、該バッファからの該ポイン
    タが、１ビットのバッファで得られたポインタである、
    誤り訂正装置であって、 該コードワードに対するシンドロームを発生し、かつ該
    コードワードに対する何らかの１ビットのバッファで得
    られたポインタを用いることによって、マルチビットの
    バッファで得られたポインタを発生する、発生器と、 あるコードワードに対して該発生器により発生された該
    シンドロームを用いることによって、該コードワードに
    対する誤りパターンを発生する、計算ユニットと、 該計算ユニットにより発生された該誤りパターンを用い
    ることによって、該誤りパターンが発生された対象であ
    る該コードワードを訂正する、訂正ユニットと、を備え
    ている、誤り訂正装置。
  2. 【請求項２】前記バッファが、コンパクトディスクから
    コードワードのかたちのデータを得る、請求項１に記載
    の装置。
  3. 【請求項３】１コードワードにつき２つの、１ビットの
    バッファで得られたポインタが、前記バッファに設けら
    れる時、前記発生器は、２つの、対応するマルチビット
    のバッファで得られたポインタを発生し、前記計算ユニ
    ットは、１コードワードに対する該２つの、マルチビッ
    トのバッファで得られたポインタを用いることによっ
    て、該コードワードに対する中間ポインタ表現を形成
    し、かつ、該計算ユニットは、該発生器により１コード
    ワードについて発生された前記シンドロームと、該中間
    ポインタ表現と、の両方を用いることによって、該コー
    ドワードに対する２つの誤りパターンを発生させる、請
    求項１に記載の装置。
  4. 【請求項４】１コードワードにつき１つの、１ビットの
    バッファで得られたポインタが、前記バッファに設けら
    れる時、前記計算ユニットが、前記発生器により発生さ
    れた前記シンドロームを用いることによって、該コード
    ワードに対する独立して導き出されたポインタを発生す
    る、請求項１に記載の装置。
  5. 【請求項５】前記計算ユニットが、前記発生器により発
    生されたシンドロームを前記コードワードに対する単一
    の誤りパターンとして用いる、請求項４に記載の装置。
  6. 【請求項６】前記計算ユニットが、前記コードワードに
    対する前記独立して導き出されたポインタを、該コード
    ワードに対する前記マルチビットのバッファで得られた
    ポインタと比較し、かつ、該比較に基づいてポインタ比
    較信号を出力する、請求項１に記載の装置。
  7. 【請求項７】もし前記コードワードに対する前記独立し
    て導き出されたポインタが、該コードワードに対する前
    記マルチビットのバッファで得られたポインタに等しく
    ないのなら、前記ポインタ比較信号が、訂正不可能なコ
    ードワードを示す、請求項６に記載の装置。
  8. 【請求項８】前記発生器により発生された前記マルチビ
    ットのバッファで得られたポインタが、αＬのフォーマ
    ットのものである、請求項１に記載の装置。
  9. 【請求項９】前記発生器および前記計算ユニットがそれ
    ぞれ２つのフェーズのあいだに動作され、第１のフェー
    ズのあいだに、 該発生器は、最も最近のコードワードに対する何らかの
    １ビットのバッファで得られたポインタを用いることに
    よって、該最も最近のコードワードに対するマルチビッ
    トのバッファで得られたポインタを発生し、一方 該計算ユニットは、以前のコードワードに対して該発生
    器により発生された前記シンドロームを用いることによ
    って、該以前のコードワードに対する誤りパターンを発
    生し、 第２のフェーズのあいだに、 該発生器は、該最も最近のコードワードに対するシンド
    ロームを発生し、一方 該計算ユニットは、該最も最近のコードワードに対する
    何らかのマルチビットのバッファで得られたポインタに
    ついて数学的演算をおこなう、請求項１に記載の装置。
  10. 【請求項１０】１コードワードにつき１つの、１ビット
    のバッファで得られたポインタが、前記バッファに設け
    られる時、前記マルチビットのバッファで得られたポイ
    ンタに対しておこなわれる前記数学的演算が、該マルチ
    ビットのバッファで得られたポインタの、α基底表現か
    らβ基底表現への変換である、請求項９に記載の装置。
  11. 【請求項１１】前記第２のフェーズのあいだ、前記計算
    ユニットが、前記発生器により発生された前記シンドロ
    ームを用いることによって、前記コードワードに対する
    独立して導き出されたポインタを発生する、請求項９に
    記載の装置。
  12. 【請求項１２】前記第１のフェーズのあいだ、前記計算
    ユニットが、前記以前のコードワードに対する前記独立
    して導き出されたポインタを、該以前のコードワードに
    対する前記マルチビットのバッファで得られたポインタ
    と比較し、かつ、該比較に基づいてポインタ比較信号を
    出力する、請求項11に記載の装置。
  13. 【請求項１３】もし前記以前のコードワードに対する前
    記独立して導き出されたポインタが、該以前のコードワ
    ードに対する前記マルチビットのバッファで得られたポ
    インタに等しくないのなら、前記ポインタ比較信号が、
    訂正不可能なコードワードを示す、請求項12に記載の装
    置。
  14. 【請求項１４】１コードワードにつき２つの、１ビット
    のバッファで得られたポインタが、前記バッファに設け
    られる時、前記マルチビットのバッファで得られたポイ
    ンタに対しておこなわれる前記数学的演算が、該２つ
    の、マルチビットのバッファに得られたポインタの、α
    基底表現からβ基底表現への変換と、該２つの、マルチ
    ビットのバッファに得られたポインタの該β基底表現の
    和の逆数を形成することとである、請求項９に記載の装
    置。
  15. 【請求項１５】前記訂正ユニットが２つのフェーズのあ
    いだに動作され、前記第１のフェーズのあいだは、該訂
    正ユニットが、前記最も最近のコードワードに対する何
    らかのマルチビットのバッファで得られたポインタを格
    納し、かつ前記第２のフェーズのあいだは、該訂正ユニ
    ットが、前記計算ユニットにより発生された前記誤りパ
    ターンを用いることによって、前記以前のコードワード
    を訂正する、請求項９に記載の装置。
  16. 【請求項１６】前記バッファが、第１ブロックと第２ブ
    ロックとを含む２つのインタリーブされたブロックを有
    するものと概念づけられ、該バッファからコードワード
    がペアをなして得られ、該コードワードのペアがそれぞ
    れ、該第１ブロックから得られた第１ブロックの最も最
    近のコードワードと、該第２ブロックから得られた第２
    ブロックの最も最近のコードワードと、を含んでいる、
    装置において、 前記第１のフェーズのあいだは、 前記発生器は、該第１ブロックの最も最近のコードワー
    ドおよび該第２ブロックの最も最近のコードワードの両
    方に対する何らかのマルチビットのバッファで得られた
    ポインタを発生し、一方 該計算ユニットは、該第１ブロックから以前のコードワ
    ードに対する誤りパターンを発生した後、該第２ブロッ
    クから以前のコードワードに対する誤りパターンを発生
    し、該第１ブロックからの該以前のコードワードは、該
    第２ブロックからの該以前のコードワードとペアにされ
    ており、 第２のフェーズのあいだは、 該発生器は、該第１ブロックの最も最近のコードワード
    および該第２ブロックの最も最近のコードワードに対す
    るシンドロームを発生し、一方 該計算ユニットは、該第１ブロックからの該以前のコー
    ドワード、および、該第２ブロヅクからの該以前のコー
    ドワードに対する何らかのマルチビットのバッファで得
    られたポインタについて数学的演算をおこなう、請求項
    ９に記載の装置。
  17. 【請求項１７】コードワードのかたちのデータと、その
    ようなデータに対して発生された何らかのポインタとを
    得るバッファと共に用いられ、該バッファからの該ポイ
    ンタが、１ビットのバッファで得られたポインタであ
    る、誤り訂正方法であって、 （１）最も最近のコードワードに対する何らかの１ビッ
    トのバッファで得られたポインタを用いることによっ
    て、該最も最近のコードワードに対するマルチビットの
    バッファで得られたポインタを発生するステップと、 （２）以前のコードワードに対して発生されたシンドロ
    ームを用いることによって、該以前のコードワードに対
    する誤りパターンを発生するステップと、 （３）該最も最近のコードワードに対するシンドローム
    を発生するステップと、 （４）該最も最近のコードワードに対する何らかのマル
    チビットのバッファで得られたポインタに対して数学的
    演算をおこなうステップと、 を含んでいる、方法。
  18. 【請求項１８】前記バッファが、コンパクトディスクか
    らコードワードのかたちのデータを得る、請求項17に記
    載の方法。
  19. 【請求項１９】前記シンドロームを発生し、かつマルチ
    ビットのバッファで得られたポインタを発生するために
    シンドローム発生器を用いるステップをさらに含んでい
    る、請求項17に記載の方法。
  20. 【請求項２０】前記ステップ（１）および（２）が動作
    の第１フェーズのあいだに本質的に同時に実行され、前
    記ステップ（３）および（４）が動作の第２フェーズの
    あいだに本質的に同時に実行される、請求項17に記載の
    方法。
  21. 【請求項２１】前記ステップ（１）および（２）のあい
    だ、前記最も最近のコードワードに対する何らかのマル
    チビットのバッファで得られたポインタが、訂正ユニッ
    トに格納され、いっぽう、前記ステップ（３）および
    （４）のあいだ、該訂正ユニットが、前記計算ユニット
    により発生された前記誤りパターンを用いることによっ
    て、前記以前のコードワードを訂正する、請求項17に記
    載の方法。
  22. 【請求項２２】２つの誤りを含む１コードワードにつき
    ２つの、１ビットのバッファで得られたポインタが、前
    記バッファに設けられる時、前記ステップ（１）のあい
    だに、２つの、対応するマルチビットのバッファで得ら
    れたポインタが、該２つの誤りを含むコードワードに対
    して発生され、前記ステップ（４）において、該２つの
    誤りを含むコードワードに対する該２つの、マルチビッ
    トのバッファで得られたポインタが用いられることによ
    って、該２つの誤りを含むコードワードに対する中間ポ
    インタ表現を形成し、かつ前記ステップ（２）におい
    て、前記シンドロームおよび該中間ポインタ表現の両方
    が用いられることによって、該２つの誤りを含むコード
    ワードに対する２つの誤りパターンを発生する、請求項
    17に記載の方法。
  23. 【請求項２３】２つ未満の誤りを含むコードワードにつ
    き１つの、１ビットのバッファで得られたポインタが、
    前記バッファに設けられるとき、前記シンドロームが用
    いられることによって、該２つ未満の誤りを含むコード
    ワードに対する独立して導き出されたポインタを発生す
    る、請求項17に記載の方法。
  24. 【請求項２４】前記独立して導き出されたポインタが、
    前記ステップ（２）のあいだに発生される、請求項23に
    記載の方法。
  25. 【請求項２５】前記２つ未満の誤りを含むコードワード
    に対する前記独立して導き出されたポインタと、該２つ
    未満の誤りを含むコードワードに対する前記マルチビッ
    トのバッファで得られたポインタとを比較することと、 該比較に基づいてポインタ比較信号を出力することと、 をさらに含んでいる、請求項23に記載の方法。
  26. 【請求項２６】もし前記２つ未満の誤りを含むコードワ
    ードに対する前記独立して導き出されたポインタが、該
    ２つ未満の誤りを含むコードワードに対する前記マルチ
    ビットのバッファで得られたポインタに等しくないのな
    ら、前記ポインタ比較信号が、訂正不可能なコードワー
    ドを示す、請求項25に記載の方法。
  27. 【請求項２７】シンドロームが、前記コードワードに対
    する単一の誤りパターンとして用いられる、請求項23に
    記載の方法。
  28. 【請求項２８】２つ未満の誤りを含むコードワードにつ
    き１つの、１ビットのバッファで得られたポインタが、
    前記バッファに設けられる時、前記マルチビットのバッ
    ファで得られたポインタに対しておこなわれる前記数学
    的演算が、該マルチビットのバッファで得られたポイン
    タの、α基底表現からβ基底表現への変換である、請求
    項17に記載の方法。
  29. 【請求項２９】２つの誤りを含むコードワードにつき２
    つの、１ビットのバッファで得られたポインタが、前記
    バッファに設けられる時、前記マルチビットのバッファ
    で得られたポインタに対しておこなわれる前記数学的演
    算が、 該２つの、マルチビットのバッファで得られたポインタ
    の、α基底表現からβ基底表現への変換と、 該２つの、マルチビットのバッファで得られたポインタ
    の該β基底表現の和の逆数を形成することと、 を含んでいる、請求項17に記載の方法。
  30. 【請求項３０】前記バッファが、第１ブロックと第２ブ
    ロックとを含む２つのインタリーブされたブロックを有
    するものと概念づけられ、該バッファからコードワード
    がペアをなして得られ、該コードワードのペアがそれぞ
    れ、該第１ブロックから得られた第１ブロックの最も最
    近のコードワードと、該第２ブロックから得られた第２
    ブロックの最も最近のコードワードと、を含んでいる、
    方法において、 前記ステップ（１）のあいだは、何らかのマルチビット
    のバッファで得られたポインタが、該第１ブロックの最
    も最近のコードワードおよび該第２ブロックの最も最近
    のコードワードの両方に対して発生され、一方 前記ステップ（２）のあいだは、まずある誤りパターン
    が、該第１ブロックから以前のコードワードに対して発
    生された後、ある誤りパターンが、該第２ブロックから
    以前のコードワードに対して発生され、該第１ブロック
    からの該以前のコードワードは、該第２ブロックからの
    該以前のコードワードとペアにされており、 前記ステップ（３）のあいだは、シンドロームが、該第
    １ブロックの最も最近のコードワードおよび該第２ブロ
    ックの最も最近のコードワードに対して発生され、かつ 前記ステップ（４）のあいだは、数学的演算が、該第１
    ブロックからの該以前のコードワード、および、該第２
    ブロックからの該以前のコードワードに対する何らかの
    マルチビットのバッファで得られたポインタについてお
    こなわれる、請求項17に記載の方法。
  31. 【請求項３１】前記ステップ（１）および（２）が動作
    の第１フェーズのあいだに本質的に同時に実行され、前
    記ステップ（３）および（４）が動作の第２フェーズの
    あいだに本質的に同時に実行される、請求項30に記載の
    方法。
  32. 【請求項３２】２つの誤りを含むコードワードにつき２
    つの、１ビットのバッファで得られたポインタが、前記
    バッファに設けられる時、前記ステップ（１）のあいだ
    に、２つの、対応するマルチビットのバッファで得られ
    たポインタが、該２つの誤りを含むコードワードに対し
    て発生され、前記ステップ（４）において、該２つの誤
    りを含むコードワードに対する該２つの、マルチビット
    のバッファで得られたポインタが用いられることによっ
    て、該２つの誤りを含むコードワードに対する中間ポイ
    ンタ表現を形成し、かつ前記ステップ（２）において、
    前記シンドロームおよび該中間ポインタ表現の両方が用
    いられることによって、該２つの誤りを含むコードワー
    ドに対する２つの誤りパターンを発生する、請求項30に
    記載の方法。
  33. 【請求項３３】２つ未満の誤りを含むコードワードにつ
    き１つの、１ビットのバッファで得られたポインタが前
    記バッファに設けられるとき、前記シンドロームが用い
    られることによって、該２つ未満の誤りを含むコードワ
    ードに対する独立して導き出されたポインタを発生す
    る、請求項30に記載の方法。
  34. 【請求項３４】前記独立して導き出されたポインタが、
    前記ステップ（２）のあいだに発生される、請求項33に
    記載の方法。
  35. 【請求項３５】前記２つ未満の誤りを含むコードワード
    に対する前記独立して導き出されたポインタと、該２つ
    未満の誤りを含むコードワードに対する前記マルチビッ
    トのバッファで得られたポインタとを比較することと、 該比較に基づいてポインタ比較信号を出力することと、 をさらに含んでいる、請求項34に記載の方法。
  36. 【請求項３６】もし前記２つ未満の誤りを含むコードワ
    ードに対する前記独立して導き出されたポインタが、該
    ２つ未満の誤りを含むコードワードに対する前記マルチ
    ビットのバッファで得られたポインタに等しくないのな
    ら、前記ポインタ比較信号が、訂正不可能なコードワー
    ドを示す、請求項35に記載の方法。
  37. 【請求項３７】２つ未満の誤りを含むコードワードにつ
    き１つの、１ビットのバツファで得られたポインタが、
    前記バッファに設けられる時、前記マルチビットのバッ
    ファで得られたポインタに対しておこなわれる前記数学
    的演算が、該マルチビットのバッファで得られたポイン
    タの、α基底表現からβ基底表現への変換である、請求
    項30に記載の方法。
  38. 【請求項３８】２つの誤りを含むコードワードにつき２
    つの、１ビットのバッファで得られたポインタが、前記
    バッファに設けられる時、前記マルチビットのバッファ
    で得られたポインタに対しておこなわれる前記数学的演
    算が、 該２つの、マルチビットのバッファで得られたポインタ
    の、α基底表現からβ基底表現への変換と、 該２つの、マルチビットのバッファで得られたポインタ
    の該β基底表現の和の逆数を形成することと、 含んでいる、請求項30に記載の方法。
  39. 【請求項３９】前記バッファが、コンパクトディスクか
    らコードワードのかたちのデータを得る、請求項30に記
    載の方法。
  40. 【請求項４０】サブコードパックに対して誤り訂正をお
    こなう方法であって、 該パックの第１部分にわたって第１セットのシンドロー
    ムを発生することと、 該パックの第２部分にわたって第２セットのシンドロー
    ムを発生することと、 該パックの全体にわたって第３セットのシンドロームを
    発生することと、 該第１、該第２および該第３セットのシンドロームを解
    析することと、 該解析に基づいて、複数の誤り訂正戦略のうちの１つを
    該パックについて選択することと、 を含む方法。
  41. 【請求項４１】前記第１セットのシンドロームが、前記
    パックのＱ部分にわたって発生され、前記第２セットの
    シンドロームが、該パックのＰ部分にわたって発生され
    る、請求項40に記載の方法。
  42. 【請求項４２】前記第１セットのシンドロームが、前記
    パックのパック識別情報を含んでいる部分にわたって発
    生され、前記第２セットのシンドロームが、該パックの
    ディジタルデータを含んでいる部分にわたって発生され
    る、請求項40に記載の方法。
  43. 【請求項４３】前記解析が、誤りは前記パックの前記第
    ２部分には存在しうるが、該パックの前記第１部分には
    ないことを示すとき、第１戦略が選択される、請求項40
    に記載の方法。
  44. 【請求項４４】前記第１戦略が、前記パックの前記第２
    部分の二重誤り訂正を伴う、請求項43に記載の方法。
  45. 【請求項４５】前記パックの前記第２部分の前記二重誤
    り訂正が、 誤りロケータ多項式を用いてルートサーチをおこなうこ
    とと、 該ルートサーチのあいだに位置が特定されたルートを用
    いることによって、ポインタを発生することと、 前記シンドロームを用いることによって、該ポインタに
    より示された、該パックの該第２部分におけるバイトに
    対して誤りパターンを発生することと、 を伴う、請求項44に記載の方法。
  46. 【請求項４６】前記解析が、誤りは前記パックの前記第
    １部分および該パックの前記第２部分の両方に存在しう
    ることを示すとき、第２戦略が選択される、請求項40に
    記載の方法。
  47. 【請求項４７】前記第２戦略が、前記パックの前記第１
    部分および該パックの前記第２部分のそれぞれにおける
    単一誤り訂正を伴う、請求項46に記載の方法。
  48. 【請求項４８】前記第２戦略が、前記パックの前記第１
    部分のみにわたって発生された前記シンドロームを用い
    ることによって、該パックの該第１部分におけるバイト
    に対する誤りパターンを発生することと、該パックの前
    記第２部分のみにわたって発生された前記シンドローム
    を用いることによって、該パックの該第２部分における
    バイトに対する誤りパターンを発生することと、を伴
    う、請求項47に記載の方法。
  49. 【請求項４９】前記解析が、誤りは前記パックの前記第
    １部分のみに存在しうることを示すとき、第３戦略が選
    択される、請求項40に記載の方法。
  50. 【請求項５０】前記第３戦略が、前記パックの前記第１
    部分における３バイトの訂正を伴う、請求項49に記載の
    方法。
  51. 【請求項５１】前記シンドロームの線形結合を用いて、
    複数の誤りパターンが計算される、請求項49に記載の方
    法。
  52. 【請求項５２】単一ビットの入力値を受け取り、該単一
    ビット値を用いることによって、データの誤り訂正に用
    いられるマルチビット出力値を発生する発生器であっ
    て、異なるフィールド長を有するマルチビット値を発生
    するように選択的に構成可能である、発生器。
  53. 【請求項５３】前記発生器が、シンドローム発生器であ
    る、請求項52に記載の装置。
  54. 【請求項５４】前記発生器が、コンピュータデータ用の
    シンドロームおよびディジタルオーディオサブコード用
    のシンドロームの両方を発生する、請求項52に記載の装
    置。
  55. 【請求項５５】前記発生器が、８ビット出力値および６
    ビット出力値の両方を発生する、請求項52に記載の装
    置。
  56. 【請求項５６】誤り訂正に用いられる出力値を発生する
    発生器であって、 入力値を受け取るように接続された第１入力端子を有す
    る第１加算器と、 出力値をその中に蓄積する第１のレジスタペアであっ
    て、該第１のレジスタペアの第１レジスタが、 該第１加算器の出力端子に接続された入力端子、および 該第１のレジスタペアの第２レジスタの入力端子に接続
    された出力端子を有している、第１のレジスタペアと、 第１フィードバック回路であって、該第１のレジスタペ
    アの該第２レジスタの出力端子に接続された入力端子、
    および該第１加算器の第２の入力端子に接続された出力
    端子を有する、第１フィードバック回路と、 を備えている発生器において、 該第１フィードバック回路が、複数のフィードバック定
    数の中から選択された１つが、該回路により利用される
    ように選択的に構成可能である、発生器。
  57. 【請求項５７】前記第１フィードバック回路が、異なる
    フィールド長に対するフィードバック定数の間で選択す
    るように構成可能である、請求項56に記載の装置。
  58. 【請求項５８】前記第１フィードバック回路が、複数の
    対応するフィードバック定数乗算器をその上に含む複数
    のフィードバックラインを有しており、該第１フィード
    バック回路が、該複数のフィードバックラインの間で選
    択するためのスイッチをさらに備えている、請求項57に
    記載の装置。
  59. 【請求項５９】第１フィードバック定数が、８ビットバ
    イトフィールド長に対応しており、第２フィードバック
    定数が、６ビットバイトフィールド長に対応している、
    請求項57に記載の装置。
  60. 【請求項６０】前記発生器がシンドローム発生器であ
    り、該発生器が、前記第１フィードバック定数を用いる
    ことによりコンピュータデータに対するシンドロームを
    発生し、かつ該発生器が、前記第２フィードバック定数
    を用いることによりサブコードに対するシンドロームを
    発生する、請求項59に記載の装置。
  61. 【請求項６１】入力値を受け取るように接続された第１
    入力端子を有する第２加算器と、 出力値をその中に蓄積する第２のレジスタペアであっ
    て、該第２のレジスタペアの第１レジスタが、 該加算器の出力端子に接続された入力端子、および 該第２のレジスタペアの第２レジスタの入力端子に接続
    された出力端子を有している、第２のレジスタペアと、 第２フィードバック回路であって、該第２のレジスタペ
    アの該第２レジスタの出力端子に接続された入力端子、
    および該加算器の第２の入力端子に接続された出力端子
    を有する、第２フィードバック回路と、 をさらに備えている装置において、 該第１第２回路が、複数のフィードバック定数のうちの
    選択された１つが、該回路により利用されるように選択
    的に構成可能である、請求項56に記載の装置。
  62. 【請求項６２】同一の入力値を、前記第１加算器と、前
    記第２加算器とに与えるスイッチング手段をさらに備え
    ている、請求項61に記載の装置。
  63. 【請求項６３】コンピュータデータあるいはバッファ内
    に格納されたサブコードを訂正するように動作可能であ
    る、コンパクトディスクドライブ用の誤り訂正システム
    であって、 コンピュータデータあるいはディジタルオーディオサブ
    コードのいずれが訂正されているかを示すモード信号を
    出力するコントローラと、 該コントローラにより出力された該信号に応じて、コン
    ピュータデータシンドロームおよびサブコードシンドロ
    ームの一方を発生するシンドローム発生器と、 該コントローラの制御の下に、該シンドローム発生器に
    より発生されたシンドロームを用いることによって誤り
    パターンを発生する、誤りパターン発生器と、を備えて
    いる誤り訂正システムにおいて、 該モード信号と、該シンドローム発生器により発生され
    た該シンドロームとに応じて、該コントローラが、該誤
    りパターン発生器による誤りパターン発生を制御するた
    めに、複数の誤りパターン発生プロシージャの中から選
    択する、誤り訂正システム。
  64. 【請求項６４】前記モード信号が、コンピュータデータ
    が訂正されていることを示すとき、前記誤りパターン発
    生器が前記シンドロームを用いることによって、システ
    ムポインタビットを発生し、かつ、該シンドロームが、
    該システムポインタビットを用いて、マルチビットのシ
    ステムポインタ値を発生する、請求項63に記載の装置。
  65. 【請求項６５】前記誤りパターン発生器が、前記マルチ
    ビットのシステムポインタ値をバッファに供給されたポ
    インタ値とさらに比較する、請求項64に記載の装置。
  66. 【請求項６６】前記モード信号が、コンピュータデータ
    が訂正されていることを示すとき、前記コントローラ
    が、該訂正されているデータに対して前記バッファ内に
    格納されたバッファに供給されたポインタの個数に応じ
    て、誤りパターン発生プロシージャを選択する、請求項
    63に記載の装置。
  67. 【請求項６７】前記モード信号が、コンピュータデータ
    が訂正されていること、およびバッファに供給されたポ
    インタが１つしかないことを示すとき、前記誤りパター
    ン発生器が、前記シンドロームを用いることによってシ
    ステムポインタを発生する、請求項66に記載の装置。
  68. 【請求項６８】前記モード信号が、サブコードデータが
    訂正されていることを示すとき、前記シンドローム発生
    器が、サブコードパックの第１部分にわたって第１セッ
    トのシンドロームを発生し、該パックの第２部分にわた
    って第２セットのシンドロームを発生し、かつ全パック
    にわたって第３セットのシンドロームを発生する、請求
    項63に記載の装置。
  69. 【請求項６９】前記第１セットのシンドロームが、前記
    パックのパック識別情報を含む部分にわたって発生さ
    れ、前記第２セットのシンドロームが、該パックのディ
    ジタルデータを含む部分にわたって発生される、請求項
    68に記載の装置。
  70. 【請求項７０】前記モード信号が、サブコードデータが
    訂正されていることを示すとき、前記シンドロームが、
    誤りは前記パックの前記第２部分には存在しうるが、該
    パックの前記第１部分にはないことを示すのなら、前記
    コントローラは、第１のサブコード誤りパターン発生戦
    略を選択し、該シンドロームが、誤りは該パックの該第
    １部分および該パックの該第２部分の両方に存在しうる
    ことを示すのなら、第２の誤りパターン発生戦略を選択
    し、かつ該シンドロームが、誤りは該パックの該第１部
    分にのみ存在しうることを示すのなら、第３の誤りパタ
    ーン発生戦略を選択する、請求項68に記載の装置。
  71. 【請求項７１】複数の１ビット入力値を受け取り、該複
    数の１ビット値を用いて、データの誤り訂正用のマルチ
    ビット出力値を発生する計算器であって、 該複数の１ビット入力値をシリアルに受け取るマルチビ
    ットレジスタと、 該レジスタの少なくとも２組のビットのうちの選択され
    た一方をその入力として受け取るように接続されるフィ
    ードバック回路であって、該２組のビットのうちの一方
    を選択する処理は、選択されたフィールドジェネレータ
    多項式に従って行われるフィードバック回路とを備え、 該フィードバック回路は、該レジスタから受け取った該
    入力に対して乗算を行い、該乗算の積を該レジスタに付
    与する機能を有し、これにより、該計算器は、異なるフ
    ィールド長を有する複数のマルチビット値を発生するよ
    うに選択的に構成可能である、計算器。
  72. 【請求項７２】前記計算器は、ポインタに対する基底変
    換を行う、請求項71に記載の装置。
  73. 【請求項７３】前記計算器は、コンピュータデータおよ
    びデジタルオーディオサブコードの両方について、ポイ
    ンタに対する基底変換を行う、請求項71に記載の装置。
  74. 【請求項７４】前記計算器は、８ビット出力値および６
    ビット出力値の両方を発生する、請求項71に記載の装
    置。
  75. 【請求項７５】第１のフィールドが有限フィールドGF
    （2^m）であり、第２のフィールドが有限フィールドGF
    （2^n）であり、ｍはｎと等しくない、請求項71に記載
    の装置。
  76. 【請求項７６】前記マルチビットレジスタが第１のシリ
    アルレジスタであり、 第２のシリアルレジスタと、 該第１のシリアルレジスタの内容および該第２のシリア
    ルレジスタの内容に対するシリアル内積値を発生する内
    積回路と、 該シリアル内積を用いて該第２のシリアルレジスタの内
    容を更新する加算器と、 をさらに備えた、請求項71に記載の装置。
  77. 【請求項７７】前記フィードバック回路が、 前記レジスタのビットの少なくとも２組のうちの第１の
    組に接続される第１のXORゲートと、 該レジスタのビットの該少なくとも２組のうちの第２の
    組に接続される第２のXORゲートと、 該第２のXORゲートの出力端子およびフィールド長選択
    信号に接続されるイネーブルゲートと、 該第１のXORゲートの出力端子および該イネーブルゲー
    トの出力端子に接続される第３のXORゲートであって、
    該第３のXORゲートの出力端子は該レジスタに接続され
    る、第３のXORゲートと、 を備えている、請求項71に記載の装置。
  78. 【請求項７８】誤り訂正用の出力値を発生する発生器で
    あって、該発生器は、入力値を受け取るように接続され
    る第１の入力端子を有する第１の加算器と、第１のレジ
    スタ対であって、該第１のレジスタ対の中の複数の出力
    値を累積し、 該第１のレジスタ対の第１のレジスタは、 該第１の加算器の出力端子に接続される入力端子と、 該第１のレジスタ対の第２のレジスタの入力端子に接続
    される出力端子と、を有する、 第１のレジスタ対と、 第１のフィードバック回路であって、該第１のレジスタ
    対の該第２のレジスタの出力端子に接続される入力端子
    と、該第１の加算器の第２の入力端子に接続される出力
    端子とを有する第１のフィードバック回路と、 を備え、 該第１のフィードバック回路は、複数のフィードバック
    定数のうちの選択された一方がそれによって利用される
    ように選択的に構成可能である、発生器。
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Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5592498A (en) * 1994-09-16 1997-01-07 Cirrus Logic, Inc. CRC/EDC checker system
US5727003A (en) * 1995-07-03 1998-03-10 Cirrus Logic, Inc. Method and apparatus for flash burst error correction
FR2743908B1 (fr) * 1996-01-18 1998-02-27 Sgs Thomson Microelectronics Procede de production d'un parametre de correction d'erreur associe a la mise en oeuvre d'operation modulaire selon la methode de montgomery
FR2751810B1 (fr) * 1996-07-23 1998-10-23 Sgs Thomson Microelectronics Systeme de correction d'erreurs dans des trames de donnees ayant des codes de parite horizontaux et verticaux
US6092231A (en) * 1998-06-12 2000-07-18 Qlogic Corporation Circuit and method for rapid checking of error correction codes using cyclic redundancy check
EP1131893B1 (en) * 1998-11-09 2004-08-04 Broadcom Corporation Forward error corrector
US6260053B1 (en) 1998-12-09 2001-07-10 Cirrus Logic, Inc. Efficient and scalable FIR filter architecture for decimation
US6147631A (en) * 1998-12-09 2000-11-14 Cirrus Logic, Inc. Input sampling structure for delta-sigma modulator
US6662336B1 (en) 1999-07-06 2003-12-09 Cirrus Logic, Inc. Error correction method and apparatus
US6446233B1 (en) 1999-09-10 2002-09-03 Lsi Logic Corporation Forward error correction apparatus and methods
KR100499878B1 (ko) * 2001-09-29 2005-07-07 주식회사 씨엔에스 디브이디 램에서의 피아이디에 대한 에러 정정 회로
US7111228B1 (en) 2002-05-07 2006-09-19 Marvell International Ltd. System and method for performing parity checks in disk storage system
US7287102B1 (en) 2003-01-31 2007-10-23 Marvell International Ltd. System and method for concatenating data
US7007114B1 (en) 2003-01-31 2006-02-28 Qlogic Corporation System and method for padding data blocks and/or removing padding from data blocks in storage controllers
US7039771B1 (en) 2003-03-10 2006-05-02 Marvell International Ltd. Method and system for supporting multiple external serial port devices using a serial port controller in embedded disk controllers
US7457903B2 (en) 2003-03-10 2008-11-25 Marvell International Ltd. Interrupt controller for processing fast and regular interrupts
US7099963B2 (en) * 2003-03-10 2006-08-29 Qlogic Corporation Method and system for monitoring embedded disk controller components
US7492545B1 (en) 2003-03-10 2009-02-17 Marvell International Ltd. Method and system for automatic time base adjustment for disk drive servo controllers
US7870346B2 (en) * 2003-03-10 2011-01-11 Marvell International Ltd. Servo controller interface module for embedded disk controllers
ATE421143T1 (de) * 2003-05-30 2009-01-15 Ibm Datenspeichersysteme
US7526691B1 (en) 2003-10-15 2009-04-28 Marvell International Ltd. System and method for using TAP controllers
US7139150B2 (en) * 2004-02-10 2006-11-21 Marvell International Ltd. Method and system for head position control in embedded disk drive controllers
US7120084B2 (en) * 2004-06-14 2006-10-10 Marvell International Ltd. Integrated memory controller
US8166217B2 (en) * 2004-06-28 2012-04-24 Marvell International Ltd. System and method for reading and writing data using storage controllers
US8032674B2 (en) * 2004-07-19 2011-10-04 Marvell International Ltd. System and method for controlling buffer memory overflow and underflow conditions in storage controllers
US7757009B2 (en) 2004-07-19 2010-07-13 Marvell International Ltd. Storage controllers with dynamic WWN storage modules and methods for managing data and connections between a host and a storage device
US9201599B2 (en) * 2004-07-19 2015-12-01 Marvell International Ltd. System and method for transmitting data in storage controllers
US7386661B2 (en) 2004-10-13 2008-06-10 Marvell International Ltd. Power save module for storage controllers
US7240267B2 (en) * 2004-11-08 2007-07-03 Marvell International Ltd. System and method for conducting BIST operations
US7802026B2 (en) * 2004-11-15 2010-09-21 Marvell International Ltd. Method and system for processing frames in storage controllers
US7609468B2 (en) 2005-04-06 2009-10-27 Marvell International Ltd. Method and system for read gate timing control for storage controllers
US20070128459A1 (en) * 2005-12-07 2007-06-07 Kurian Joseph V Poly(trimethylene terephthalate)/poly(alpha-hydroxy acid) films
US7743311B2 (en) * 2006-01-26 2010-06-22 Hitachi Global Storage Technologies Netherlands, B.V. Combined encoder/syndrome generator with reduced delay
EP2096884A1 (en) 2008-02-29 2009-09-02 Koninklijke KPN N.V. Telecommunications network and method for time-based network access
US8543888B2 (en) * 2009-06-09 2013-09-24 Microchip Technology Incorporated Programmable cyclic redundancy check CRC unit
US8139304B2 (en) * 2010-08-03 2012-03-20 International Business Machines Corporation Tape layout design for reliable ECC decoding
US11383494B2 (en) 2016-07-01 2022-07-12 General Electric Company Ceramic matrix composite articles having different localized properties and methods for forming same
US9853810B1 (en) * 2016-09-30 2017-12-26 International Business Machines Corporation Message padding for bit-oriented and bit-reversed input messages

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US28923A (en) * 1860-06-26 Henry o
US4077028A (en) * 1976-06-14 1978-02-28 Ncr Corporation Error checking and correcting device
DE3336747C2 (de) * 1983-10-08 1985-11-28 Deutsche Thomson-Brandt Gmbh, 7730 Villingen-Schwenningen Verfahren zur Auswertung eines aus mehreren Codeelementen bestehenden Steuercodewortes
CN1004309B (zh) * 1985-04-01 1989-05-24 索尼公司 用于记录和/或重现数字数据的系统
JPS62281626A (ja) * 1986-05-30 1987-12-07 Nippon Telegr & Teleph Corp <Ntt> デジタルデ−タ伝送方式
US5218691A (en) * 1988-07-26 1993-06-08 Disk Emulation Systems, Inc. Disk emulation system
US5027357A (en) * 1988-10-14 1991-06-25 Advanced Micro Devices, Inc. ECC/CRC error detection and correction system
US5157669A (en) * 1988-10-14 1992-10-20 Advanced Micro Devices, Inc. Comparison of an estimated CRC syndrome to a generated CRC syndrome in an ECC/CRC system to detect uncorrectable errors
US5084878A (en) * 1988-10-24 1992-01-28 Hitachi, Ltd. Fault tolerant system employing majority voting
DE69033262T2 (de) * 1989-04-13 2000-02-24 Sandisk Corp EEPROM-Karte mit Austauch von fehlerhaften Speicherzellen und Zwischenspeicher
US5010554A (en) * 1989-05-12 1991-04-23 At&T Bell Laboratories Error correction method and apparatus
US5185711A (en) * 1989-12-08 1993-02-09 Sony Corporation Apparatus for dividing elements of a finite galois field and decoding error correction codes
US5440570A (en) * 1990-03-27 1995-08-08 National Science Council Real-time binary BCH decoder
JPH04222029A (ja) * 1990-12-21 1992-08-12 Sony Corp エラー訂正方法
KR930010355B1 (ko) * 1991-07-09 1993-10-16 삼성전자 주식회사 데이타 오류정정 디코딩방법 및 그 장치
US5291584A (en) * 1991-07-23 1994-03-01 Nexcom Technology, Inc. Methods and apparatus for hard disk emulation
US5404361A (en) * 1992-07-27 1995-04-04 Storage Technology Corporation Method and apparatus for ensuring data integrity in a dynamically mapped data storage subsystem
JPH0696531A (ja) * 1992-09-11 1994-04-08 Pioneer Electron Corp サブコードｑ補間装置
JPH06203487A (ja) * 1992-12-28 1994-07-22 Fujitsu Ltd 誤り訂正方法及び装置
KR0141240B1 (ko) * 1993-06-28 1998-07-15 김광호 에러정정용 메모리장치

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