JP3237026B2 - 高電圧出力装置 - Google Patents
高電圧出力装置Info
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Description
【０００１】
【産業上の利用分野】本発明は高電圧出力装置に係り、
特に極めて高い電圧を供給できる高電圧出力装置に関す
る。
特に極めて高い電圧を供給できる高電圧出力装置に関す
る。
【０００２】
【従来の技術】高電圧出力装置は、例えば静電記録装置
の記録電極へのバイアス電源として、又は電子写真プリ
ンタの帯電器やクリーナへの高電圧の供給用等として使
用されている。
の記録電極へのバイアス電源として、又は電子写真プリ
ンタの帯電器やクリーナへの高電圧の供給用等として使
用されている。
【０００３】図６は、上述のような従来の高電圧出力装
置の回路図を示す。同図において、一方の入力ＩＮＨに
プラス（以下＋とする）ＶCC（ハイ信号）を印加し、他
方の入力ＩＮＬを０Ｖ（ロー信号）とする時、バッファ
１の出力はハイレベル（ＶCC）となり、バッファ２の出
力はローレベルとなる。そして、バッファ１の出力が供
給されるフォトカプラ３内の発光ダイオード３’の他端
は電圧ＶCCの電源端子に接続されている為、発光ダイオ
ード３’は発光せず、フォトカプラ３の出力トランジス
タ３”がオフとなる。この為、パワーＭＯＳ・ＦＥＴ４
にはそのゲート（Ｇ）−ソース（Ｓ）間に入出力間が絶
縁されたＤＣ−ＤＣコンバータ５の出力電圧が加わり、
パワーＭＯＳ・ＦＥＴ４はオンする。一方、バッファ２
の出力は上述のようにローレベルである為、フォトカプ
ラ６内の発光ダイオード６’は発光し、フォトカプラ６
の出力トランジスタ６”がオンとなる。この為、パワー
ＭＯＳ・ＦＥＴ７のゲート（Ｇ）−ソース（Ｓ）間電圧
は０Ｖとなり、パワーＭＯＳ・ＦＥＴ７はオフする。以
上から、入力ＩＮＨにハイ信号を印加し、入力ＩＮＬに
ロー信号を印加する時、パワーＭＯＳ・ＦＥＴ４のみオ
ンし、高電圧出力回路の出力（ＯＵＴ）には抵抗Ｒ１を
介して電圧＋ＨＶが出力される。
置の回路図を示す。同図において、一方の入力ＩＮＨに
プラス（以下＋とする）ＶCC（ハイ信号）を印加し、他
方の入力ＩＮＬを０Ｖ（ロー信号）とする時、バッファ
１の出力はハイレベル（ＶCC）となり、バッファ２の出
力はローレベルとなる。そして、バッファ１の出力が供
給されるフォトカプラ３内の発光ダイオード３’の他端
は電圧ＶCCの電源端子に接続されている為、発光ダイオ
ード３’は発光せず、フォトカプラ３の出力トランジス
タ３”がオフとなる。この為、パワーＭＯＳ・ＦＥＴ４
にはそのゲート（Ｇ）−ソース（Ｓ）間に入出力間が絶
縁されたＤＣ−ＤＣコンバータ５の出力電圧が加わり、
パワーＭＯＳ・ＦＥＴ４はオンする。一方、バッファ２
の出力は上述のようにローレベルである為、フォトカプ
ラ６内の発光ダイオード６’は発光し、フォトカプラ６
の出力トランジスタ６”がオンとなる。この為、パワー
ＭＯＳ・ＦＥＴ７のゲート（Ｇ）−ソース（Ｓ）間電圧
は０Ｖとなり、パワーＭＯＳ・ＦＥＴ７はオフする。以
上から、入力ＩＮＨにハイ信号を印加し、入力ＩＮＬに
ロー信号を印加する時、パワーＭＯＳ・ＦＥＴ４のみオ
ンし、高電圧出力回路の出力（ＯＵＴ）には抵抗Ｒ１を
介して電圧＋ＨＶが出力される。
【０００４】一方、上述とは逆に入力ＩＮＨにロー信号
を印加し、入力ＩＮＬにハイ信号を印加する時、バッフ
ァ１の出力は０Ｖでバッファ２の出力が＋ＶCCとなる。
この為、上述とは逆にフォトカプラ６の出力トランジス
タ６″がオフし、パワーＭＯＳ・ＦＥＴ７のみがオンす
る。したがって、この時は高電圧出力回路の出力（ＯＵ
Ｔ）には抵抗Ｒ２を介して電圧マイナスＨＶが出力され
る。
を印加し、入力ＩＮＬにハイ信号を印加する時、バッフ
ァ１の出力は０Ｖでバッファ２の出力が＋ＶCCとなる。
この為、上述とは逆にフォトカプラ６の出力トランジス
タ６″がオフし、パワーＭＯＳ・ＦＥＴ７のみがオンす
る。したがって、この時は高電圧出力回路の出力（ＯＵ
Ｔ）には抵抗Ｒ２を介して電圧マイナスＨＶが出力され
る。
【０００５】したがって、従来の高電圧出力回路は上述
の如く、入力ＩＮＨ及び入力ＩＮＬにハイ信号、又はロ
ー信号を印加することにより、単一構成のパワーＭＯＳ
・ＦＥＴ４に供給される高電圧＋ＨＶ、又は単一構成の
パワーＭＯＳ・ＦＥＴ７に供給される高電圧マイナスＨ
Ｖをスイッチングし、出力ＯＵＴから高電圧を必要とす
る装置へ供給していた。
の如く、入力ＩＮＨ及び入力ＩＮＬにハイ信号、又はロ
ー信号を印加することにより、単一構成のパワーＭＯＳ
・ＦＥＴ４に供給される高電圧＋ＨＶ、又は単一構成の
パワーＭＯＳ・ＦＥＴ７に供給される高電圧マイナスＨ
Ｖをスイッチングし、出力ＯＵＴから高電圧を必要とす
る装置へ供給していた。
【０００６】
【従来技術の問題点】しかしながら、従来の高電圧出力
装置ではＤＣ−ＤＣコンバータ５及び８を使用している
が、ＤＣ−ＤＣコンバータは高価であり装置のコストア
ップの原因となると共に、形状も大きいので回路を大型
化する。
装置ではＤＣ−ＤＣコンバータ５及び８を使用している
が、ＤＣ−ＤＣコンバータは高価であり装置のコストア
ップの原因となると共に、形状も大きいので回路を大型
化する。
【０００７】また高電圧出力回路から高電圧を、極めて
高い電圧を必要とする装置へ供給する場合には、従来の
高電圧出力回路が単一のパワーＭＯＳ・ＦＥＴ４、７を
使用していることから極めて高い電圧のスイッチングは
不可能である。すなわち、ＭＯＳ・ＦＥＴの耐圧には限
界が有り、大きな電圧をドライブすることはできなかっ
た。
高い電圧を必要とする装置へ供給する場合には、従来の
高電圧出力回路が単一のパワーＭＯＳ・ＦＥＴ４、７を
使用していることから極めて高い電圧のスイッチングは
不可能である。すなわち、ＭＯＳ・ＦＥＴの耐圧には限
界が有り、大きな電圧をドライブすることはできなかっ
た。
【０００８】
【発明の目的】本発明は上記従来の問題点に鑑み、装置
のコストダウンや小型化と共に、高耐圧のスイッチング
素子を複数直列に接続することにより高電圧のスイッチ
ングを行い、極めて高い電圧を出力することを可能とし
た高電圧出力装置を提供することを目的とする。
のコストダウンや小型化と共に、高耐圧のスイッチング
素子を複数直列に接続することにより高電圧のスイッチ
ングを行い、極めて高い電圧を出力することを可能とし
た高電圧出力装置を提供することを目的とする。
【０００９】
【発明の要点】上記目的は本発明によれば、入力信号に
従って動作する発光素子と、該発光素子の光を受けて動
作する受光素子と、該受光素子の動作に基づき駆動する
スイッチング手段とを一体に構成したフォトリレーと、
前記スイッチング手段同士を複数直列に接続することに
より前記フォトリレーを直列接続した第１、及び第２の
開閉手段と、該第１、及び第２の開閉手段の前記スイッ
チング手段の端子を接続する複数の抵抗素子とを有し、
前記端子の他側の一方に第１の高電圧を接続し、前記端
子の他側の他方に第２の高電圧を接続し、前記第１の開
閉手段の前記発光素子の一端に第１の入力信号を、前記
第２の開閉手段の前記発光素子の一端に第２の入力信号
を入力することにより、前記第１の高電圧あるいは前記
第２の高電圧を前記第１及び第２の入力信号に従って前
記複数の抵抗素子の中間より出力することを特徴とする
高電圧出力装置を提供することにより達成される。
従って動作する発光素子と、該発光素子の光を受けて動
作する受光素子と、該受光素子の動作に基づき駆動する
スイッチング手段とを一体に構成したフォトリレーと、
前記スイッチング手段同士を複数直列に接続することに
より前記フォトリレーを直列接続した第１、及び第２の
開閉手段と、該第１、及び第２の開閉手段の前記スイッ
チング手段の端子を接続する複数の抵抗素子とを有し、
前記端子の他側の一方に第１の高電圧を接続し、前記端
子の他側の他方に第２の高電圧を接続し、前記第１の開
閉手段の前記発光素子の一端に第１の入力信号を、前記
第２の開閉手段の前記発光素子の一端に第２の入力信号
を入力することにより、前記第１の高電圧あるいは前記
第２の高電圧を前記第１及び第２の入力信号に従って前
記複数の抵抗素子の中間より出力することを特徴とする
高電圧出力装置を提供することにより達成される。
【００１０】
【実 施 例】以下、本発明の実施例について図面を参
照しながら説明する。図１は本発明の第１の実施例を説
明する高電圧出力装置の回路図である。本実施例の高電
圧出力回路は、特性の等しい第１、第２の開閉手段とし
ての２個の開閉回路１０、１１を直列に接続した回路で
あり、開閉回路１０、及び１１は、各々４個のフォトＭ
ＯＳ・ＦＥＴリレー１０ａ〜１０ｄ、及び１１ａ〜１１
ｄを直列に接続して構成されている。また、直列接続さ
れたフォトＭＯＳ・ＦＥＴリレー１０ａ〜１０ｄの一端
には高電圧供給端子が設けられ、第１の高電圧として
＋ＨＶが印加されている。また、他端の端子には抵抗Ｒ
７が接続されている。同様に、直列接続されたフォトＭ
ＯＳ・ＦＥＴリレー１１ａ〜１１ｄの一端には高電圧供
給端子が設けられ第２の高電圧マイナスＨＶが印加さ
れ、他端の端子には抵抗Ｒ８が接続されている。本実施
例の高電圧出力回路の出力端子０ＵＴは、この抵抗Ｒ７
とＲ８の接続点であり、この接続点に供給される高電圧
＋ＨＶ、又はマイナスＨＶが出力される。
照しながら説明する。図１は本発明の第１の実施例を説
明する高電圧出力装置の回路図である。本実施例の高電
圧出力回路は、特性の等しい第１、第２の開閉手段とし
ての２個の開閉回路１０、１１を直列に接続した回路で
あり、開閉回路１０、及び１１は、各々４個のフォトＭ
ＯＳ・ＦＥＴリレー１０ａ〜１０ｄ、及び１１ａ〜１１
ｄを直列に接続して構成されている。また、直列接続さ
れたフォトＭＯＳ・ＦＥＴリレー１０ａ〜１０ｄの一端
には高電圧供給端子が設けられ、第１の高電圧として
＋ＨＶが印加されている。また、他端の端子には抵抗Ｒ
７が接続されている。同様に、直列接続されたフォトＭ
ＯＳ・ＦＥＴリレー１１ａ〜１１ｄの一端には高電圧供
給端子が設けられ第２の高電圧マイナスＨＶが印加さ
れ、他端の端子には抵抗Ｒ８が接続されている。本実施
例の高電圧出力回路の出力端子０ＵＴは、この抵抗Ｒ７
とＲ８の接続点であり、この接続点に供給される高電圧
＋ＨＶ、又はマイナスＨＶが出力される。
【００１１】一方、上述の各フォトＭＯＳ・ＦＥＴリレ
ー１０ａ〜１０ｄ、１１ａ〜１１ｄの回路構成は全て同
一であり、発光素子としての発光ダイオード（以下ＬＥ
Ｄという）１２と、受光素子及びスイッチング手段とし
ての出力ＭＯＳ・ＦＥＴ１３と、ダイオード１４と、ツ
ェナーダイオード１５で構成されている。上述の出力Ｍ
ＯＳ・ＦＥＴ１３は所謂ノーマリオフ型のＦＥＴであ
り、ＬＥＤ１２が消灯している時出力ＭＯＳ・ＦＥＴ１
３はオフである。また、ダイオード１４は出力ＭＯＳ・
ＦＥＴ１３がオフする時のサージ電流をバイパスする為
の逆起電力防止用のダイオードである。さらにツェナー
ダイオード１５は、上述の出力ＭＯＳ・ＦＥＴ１３の耐
圧より少し高いツェナー電圧を有し、出力ＭＯＳ・ＦＥ
Ｔ１３に禍電圧が加わった時の保護用である。
ー１０ａ〜１０ｄ、１１ａ〜１１ｄの回路構成は全て同
一であり、発光素子としての発光ダイオード（以下ＬＥ
Ｄという）１２と、受光素子及びスイッチング手段とし
ての出力ＭＯＳ・ＦＥＴ１３と、ダイオード１４と、ツ
ェナーダイオード１５で構成されている。上述の出力Ｍ
ＯＳ・ＦＥＴ１３は所謂ノーマリオフ型のＦＥＴであ
り、ＬＥＤ１２が消灯している時出力ＭＯＳ・ＦＥＴ１
３はオフである。また、ダイオード１４は出力ＭＯＳ・
ＦＥＴ１３がオフする時のサージ電流をバイパスする為
の逆起電力防止用のダイオードである。さらにツェナー
ダイオード１５は、上述の出力ＭＯＳ・ＦＥＴ１３の耐
圧より少し高いツェナー電圧を有し、出力ＭＯＳ・ＦＥ
Ｔ１３に禍電圧が加わった時の保護用である。
【００１２】一方、上述のフォトＭＯＳ・ＦＥＴリレー
１０ａ、１０ｂ内のＬＥＤ１２のアノード（Ａ）は抵抗
Ｒ３に接続し、このＬＥＤ１２のカソード（Ｋ）はイン
バータ１６に接続している。したがって、抵抗Ｒ３−フ
ォトＭＯＳ・ＦＥＴリレー１０ａ内のＬＥＤ１２−フォ
トＭＯＳ・ＦＥＴリレー１０ｂ内のＬＥＤ１２−インバ
ータ１６は直列回路を構成し、入力ＩＮＨからインバー
タ１６にハイ信号を出力するとＬＥＤ１２に電流が流れ
ＬＥＤ１２を発光する。また、フォトＭＯＳ・ＦＥＴリ
レー１０ｃ、１０ｄ内のＬＥＤ１２についても同様に、
ＬＥＤ１２のアノード（Ａ）が抵抗Ｒ４に接続し、カソ
ード（Ｋ）がインバータ１６に接続していることから、
抵抗Ｒ４−フォトＭＯＳ・ＦＥＴリレー１０ｃ内のＬＥ
Ｄ１２−フォトＭＯＳ・ＦＥＴリレー１０ｄ内のＬＥＤ
１２−インバータ１６が直列回路を構成し、インバータ
１６にハイ信号を出力するとＬＥＤ１２が発光する構成
である。したがって、インバータ１６からフォトＭＯＳ
・ＦＥＴリレー１０ａ〜１０ｄ内のＬＥＤ１２へ第１の
入力信号としてハイ信号が出力されると、ＬＥＤ１２は
全て発光し、対応する出力ＭＯＳ・ＦＥＴ１３をオンす
る構成である。
１０ａ、１０ｂ内のＬＥＤ１２のアノード（Ａ）は抵抗
Ｒ３に接続し、このＬＥＤ１２のカソード（Ｋ）はイン
バータ１６に接続している。したがって、抵抗Ｒ３−フ
ォトＭＯＳ・ＦＥＴリレー１０ａ内のＬＥＤ１２−フォ
トＭＯＳ・ＦＥＴリレー１０ｂ内のＬＥＤ１２−インバ
ータ１６は直列回路を構成し、入力ＩＮＨからインバー
タ１６にハイ信号を出力するとＬＥＤ１２に電流が流れ
ＬＥＤ１２を発光する。また、フォトＭＯＳ・ＦＥＴリ
レー１０ｃ、１０ｄ内のＬＥＤ１２についても同様に、
ＬＥＤ１２のアノード（Ａ）が抵抗Ｒ４に接続し、カソ
ード（Ｋ）がインバータ１６に接続していることから、
抵抗Ｒ４−フォトＭＯＳ・ＦＥＴリレー１０ｃ内のＬＥ
Ｄ１２−フォトＭＯＳ・ＦＥＴリレー１０ｄ内のＬＥＤ
１２−インバータ１６が直列回路を構成し、インバータ
１６にハイ信号を出力するとＬＥＤ１２が発光する構成
である。したがって、インバータ１６からフォトＭＯＳ
・ＦＥＴリレー１０ａ〜１０ｄ内のＬＥＤ１２へ第１の
入力信号としてハイ信号が出力されると、ＬＥＤ１２は
全て発光し、対応する出力ＭＯＳ・ＦＥＴ１３をオンす
る構成である。
【００１３】一方、開閉回路１１の回路構成も上述の開
閉回路１０と同じであり、フォトＭＯＳ・ＦＥＴリレー
１１ａ、１１ｂ内のＬＥＤ１２が抵抗Ｒ５に接続し、フ
ォトＭＯＳ・ＦＥＴリレー１１ｃ、１１ｄ内のＬＥＤ１
２が抵抗Ｒ６に接続し、各々抵抗Ｒ５（又はＲ６）−Ｌ
ＥＤ１２−インバータ１７が直列回路を構成し、入力Ｉ
ＮＬからインバータ１７にハイ信号を出力することによ
りフォトＭＯＳ・ＦＥＴリレー１１ａ〜１１ｄ内のＬＥ
Ｄ１２に第２の入力信号が供給され、ＬＥＤ１２を発光
し、対応する出力ＭＯＳ・ＦＥＴ１３をオンする構成で
ある。
閉回路１０と同じであり、フォトＭＯＳ・ＦＥＴリレー
１１ａ、１１ｂ内のＬＥＤ１２が抵抗Ｒ５に接続し、フ
ォトＭＯＳ・ＦＥＴリレー１１ｃ、１１ｄ内のＬＥＤ１
２が抵抗Ｒ６に接続し、各々抵抗Ｒ５（又はＲ６）−Ｌ
ＥＤ１２−インバータ１７が直列回路を構成し、入力Ｉ
ＮＬからインバータ１７にハイ信号を出力することによ
りフォトＭＯＳ・ＦＥＴリレー１１ａ〜１１ｄ内のＬＥ
Ｄ１２に第２の入力信号が供給され、ＬＥＤ１２を発光
し、対応する出力ＭＯＳ・ＦＥＴ１３をオンする構成で
ある。
【００１４】次に、上述の構成の高電圧出力回路におい
て、図２に示すフローチャートを用いて回路動作を説明
する。先ず、同図に示す期間Ｂは入力ＩＮＨからロー信
号（以下Ｌ信号という）を供給し、入力ＩＮＬからハイ
信号（以下Ｈ信号という）を供給する場合である。した
がって、この期間はインバータ１６の出力がＨレベルと
なり、インバータ１７の出力がＬレベルとなるから、フ
ォトＭＯＳ・ＦＥＴリレー１０ａ〜１０ｄ内の４個のＬ
ＥＤ１２は消灯し、フォトＭＯＳ・ＦＥＴリレー１１ａ
〜１１ｄ内の４個のＬＥＤ１２は発光する。したがっ
て、フォトＭＯＳ・ＦＥＴリレー１１ａ〜１１ｄ内の４
個の出力ＭＯＳ・ＦＥＴ１３のみがオンし、高電圧供給
端子に印加された高電圧マイナスＨＶが４個の出力Ｍ
ＯＳ・ＦＥＴ１３、及び抵抗Ｒ８を介して出力端子０Ｕ
Ｔに表れる。したがって上述の期間Ｂでは、高電圧出力
回路の出力端子０ＵＴから高電圧マイナスＨＶが出力す
る。
て、図２に示すフローチャートを用いて回路動作を説明
する。先ず、同図に示す期間Ｂは入力ＩＮＨからロー信
号（以下Ｌ信号という）を供給し、入力ＩＮＬからハイ
信号（以下Ｈ信号という）を供給する場合である。した
がって、この期間はインバータ１６の出力がＨレベルと
なり、インバータ１７の出力がＬレベルとなるから、フ
ォトＭＯＳ・ＦＥＴリレー１０ａ〜１０ｄ内の４個のＬ
ＥＤ１２は消灯し、フォトＭＯＳ・ＦＥＴリレー１１ａ
〜１１ｄ内の４個のＬＥＤ１２は発光する。したがっ
て、フォトＭＯＳ・ＦＥＴリレー１１ａ〜１１ｄ内の４
個の出力ＭＯＳ・ＦＥＴ１３のみがオンし、高電圧供給
端子に印加された高電圧マイナスＨＶが４個の出力Ｍ
ＯＳ・ＦＥＴ１３、及び抵抗Ｒ８を介して出力端子０Ｕ
Ｔに表れる。したがって上述の期間Ｂでは、高電圧出力
回路の出力端子０ＵＴから高電圧マイナスＨＶが出力す
る。
【００１５】一方、期間Ｃは入力ＩＮＨからＨ信号を供
給し、入力ＩＮＬからＬ信号を供給する場合である。し
たがって、この期間にはインバータ１６の出力がＬレベ
ルとなり、インバータ１７の出力がＨレベルとなり、上
述の場合とは逆に、フォトＭＯＳ・ＦＥＴリレー１０ａ
〜１０ｄ内の４個のＬＥＤ１２が発光し、対応する出力
ＭＯＳ・ＦＥＴ１３のみがオンする。この為、高電圧供
給端子に印加された高電圧＋ＨＶが４個の出力ＭＯＳ
・ＦＥＴ１３、及び抵抗Ｒ７を介して出力端子０ＵＴに
表れる。したがって上述の期間Ｃでは、高電圧出力回路
の出力端子０ＵＴから高電圧＋ＨＶが出力する。
給し、入力ＩＮＬからＬ信号を供給する場合である。し
たがって、この期間にはインバータ１６の出力がＬレベ
ルとなり、インバータ１７の出力がＨレベルとなり、上
述の場合とは逆に、フォトＭＯＳ・ＦＥＴリレー１０ａ
〜１０ｄ内の４個のＬＥＤ１２が発光し、対応する出力
ＭＯＳ・ＦＥＴ１３のみがオンする。この為、高電圧供
給端子に印加された高電圧＋ＨＶが４個の出力ＭＯＳ
・ＦＥＴ１３、及び抵抗Ｒ７を介して出力端子０ＵＴに
表れる。したがって上述の期間Ｃでは、高電圧出力回路
の出力端子０ＵＴから高電圧＋ＨＶが出力する。
【００１６】したがって、上述のように交互に設定され
た期間Ｂ、及びＣの間、図２に示す信号を入力ＩＮＨ、
及びＩＮＬへ供給することで、マイナスＨＶ、＋ＨＶの
高電圧を交互に出力端子０ＵＴから、例えば静電記録装
置等の記録電極へバイアス電圧として供給することがで
きる。しかも、本実施例の高電圧スイッチング回路から
出力される高電圧は、フォトＭＯＳ・ＦＥＴリレー１０
ａ〜１０ｄ、１１ａ〜１１を多段に直列接続した構成で
あるので、極めて高い電圧を供給することができる。例
えば、ツェナーダイオード１５の耐圧を例えば８００Ｖ
とし、高電圧供給端子に高電圧＋２ＫＶを印加し、高
電圧供給端子に高電圧−１ＫＶを印加すれば、各々の
開閉回路１０、１１の耐圧は４個の出力ＭＯＳ・ＦＥＴ
１３の合計（ツェナーダイオード１５の耐圧を４倍した
電圧３．２ＫＶより少し低い電圧値）であるので、耐圧
に余裕をもって、＋２ＫＶ及び−１ＫＶの高電圧を出力
端子ＯＵＴから出力できる。
た期間Ｂ、及びＣの間、図２に示す信号を入力ＩＮＨ、
及びＩＮＬへ供給することで、マイナスＨＶ、＋ＨＶの
高電圧を交互に出力端子０ＵＴから、例えば静電記録装
置等の記録電極へバイアス電圧として供給することがで
きる。しかも、本実施例の高電圧スイッチング回路から
出力される高電圧は、フォトＭＯＳ・ＦＥＴリレー１０
ａ〜１０ｄ、１１ａ〜１１を多段に直列接続した構成で
あるので、極めて高い電圧を供給することができる。例
えば、ツェナーダイオード１５の耐圧を例えば８００Ｖ
とし、高電圧供給端子に高電圧＋２ＫＶを印加し、高
電圧供給端子に高電圧−１ＫＶを印加すれば、各々の
開閉回路１０、１１の耐圧は４個の出力ＭＯＳ・ＦＥＴ
１３の合計（ツェナーダイオード１５の耐圧を４倍した
電圧３．２ＫＶより少し低い電圧値）であるので、耐圧
に余裕をもって、＋２ＫＶ及び−１ＫＶの高電圧を出力
端子ＯＵＴから出力できる。
【００１７】次に、本発明の第２の実施例を説明する。
図３は第２の実施例の高電圧出力回路の回路図である。
本実施例は、４種類の高電圧を出力できる多値高電圧出
力回路であり、上述の第１の実施例の回路と同一構成の
高電圧出力回路を左右対称に２個の配設した構成であ
る。すなわち、同図に示す左側の回路は上述の第１の実
施例の高電圧出力回路と同一であり、右側の回路は左側
の回路を対称に配設したものである。但し、高電圧供給
端子〜に印加される高電圧ＨＶ１〜ＨＶ４の値は各
々異なり、例えば高電圧ＨＶ１が＋の最も大きな電圧値
（例えば＋１ＫＶ）であり、高電圧ＨＶ２は次に大きな
＋の電圧値（例えば＋５００Ｖ）であり、高電圧ＨＶ３
は−の高電圧値（例えば−５００Ｖ）であり、高電圧Ｈ
Ｖ４がマイナスの最も大きな電圧値（例えば−２ＫＶ）
であるものとする。尚説明上、図３において図１と同一
回路素子には同一番号を付す。また、高電圧供給端子
と抵抗Ｒ１３間に配設する開閉回路を１９とし、開閉回
路１９を構成し直列接続する４個のフォトＭＯＳ・ＦＥ
Ｔリレーを１９ａ〜１９ｄとする。高電圧供給端子と
抵抗Ｒ１４間に配設する開閉回路も同様に、開閉回路を
２０とし、開閉回路２０を構成する４個のフォトＭＯＳ
・ＦＥＴリレーを２０ａ〜２０ｄとする。また、左側回
路の抵抗Ｒ３〜Ｒ６に対応する右側回路の抵抗がＲ９〜
Ｒ１２であり、フォトＭＯＳ・ＦＥＴリレー１９ａ〜１
９ｄ、２０ａ〜２０ｄ内の対応するＬＥＤ１２に接続さ
れている。
図３は第２の実施例の高電圧出力回路の回路図である。
本実施例は、４種類の高電圧を出力できる多値高電圧出
力回路であり、上述の第１の実施例の回路と同一構成の
高電圧出力回路を左右対称に２個の配設した構成であ
る。すなわち、同図に示す左側の回路は上述の第１の実
施例の高電圧出力回路と同一であり、右側の回路は左側
の回路を対称に配設したものである。但し、高電圧供給
端子〜に印加される高電圧ＨＶ１〜ＨＶ４の値は各
々異なり、例えば高電圧ＨＶ１が＋の最も大きな電圧値
（例えば＋１ＫＶ）であり、高電圧ＨＶ２は次に大きな
＋の電圧値（例えば＋５００Ｖ）であり、高電圧ＨＶ３
は−の高電圧値（例えば−５００Ｖ）であり、高電圧Ｈ
Ｖ４がマイナスの最も大きな電圧値（例えば−２ＫＶ）
であるものとする。尚説明上、図３において図１と同一
回路素子には同一番号を付す。また、高電圧供給端子
と抵抗Ｒ１３間に配設する開閉回路を１９とし、開閉回
路１９を構成し直列接続する４個のフォトＭＯＳ・ＦＥ
Ｔリレーを１９ａ〜１９ｄとする。高電圧供給端子と
抵抗Ｒ１４間に配設する開閉回路も同様に、開閉回路を
２０とし、開閉回路２０を構成する４個のフォトＭＯＳ
・ＦＥＴリレーを２０ａ〜２０ｄとする。また、左側回
路の抵抗Ｒ３〜Ｒ６に対応する右側回路の抵抗がＲ９〜
Ｒ１２であり、フォトＭＯＳ・ＦＥＴリレー１９ａ〜１
９ｄ、２０ａ〜２０ｄ内の対応するＬＥＤ１２に接続さ
れている。
【００１８】図４は上述の高電圧出力回路の回路動作を
説明するタイムチャートである。先ず、期間Ｄは入力Ｉ
Ｎ１にのみＨ信号を供給し、他の入力ＩＮ２〜ＩＮ４に
はＬ信号を供給する場合である。この為、この期間Ｄで
はインバータ１６の出力のみがＬレベルとなり、他のイ
ンバータ１７、２１、２２の出力はＨレベルになり、フ
ォトＭＯＳ・ＦＥＴリレー１０ａ〜１０ｄ内の４個のＬ
ＥＤ１２のみが発光し、対応する４個の出力ＭＯＳ・Ｆ
ＥＴ１３のみがオンする。したがってこの時、高電圧Ｈ
Ｖ１がフォトＭＯＳ・ＦＥＴリレー１０ａ〜１０ｄ内の
４個の出力ＭＯＳ・ＦＥＴ１３、及び抵抗Ｒ７を介して
出力端子０ＵＴに表れる。すなわち、上述の期間Ｄで
は、高電圧出力回路の出力端子０ＵＴから高電圧ＨＶ１
を出力する。
説明するタイムチャートである。先ず、期間Ｄは入力Ｉ
Ｎ１にのみＨ信号を供給し、他の入力ＩＮ２〜ＩＮ４に
はＬ信号を供給する場合である。この為、この期間Ｄで
はインバータ１６の出力のみがＬレベルとなり、他のイ
ンバータ１７、２１、２２の出力はＨレベルになり、フ
ォトＭＯＳ・ＦＥＴリレー１０ａ〜１０ｄ内の４個のＬ
ＥＤ１２のみが発光し、対応する４個の出力ＭＯＳ・Ｆ
ＥＴ１３のみがオンする。したがってこの時、高電圧Ｈ
Ｖ１がフォトＭＯＳ・ＦＥＴリレー１０ａ〜１０ｄ内の
４個の出力ＭＯＳ・ＦＥＴ１３、及び抵抗Ｒ７を介して
出力端子０ＵＴに表れる。すなわち、上述の期間Ｄで
は、高電圧出力回路の出力端子０ＵＴから高電圧ＨＶ１
を出力する。
【００１９】同様に、期間Ｅでは、入力ＩＮ２にのみＨ
信号を供給する為、インバータ１７の出力のみがＬレベ
ルとなり、フォトＭＯＳ・ＦＥＴリレー１１ａ〜１１ｄ
内の４個のＬＥＤ１２のみが発光し、対応する４個の出
力ＭＯＳ・ＦＥＴ１３のみがオンする。したがって、こ
の期間Ｅには、高電圧出力回路の出力端子０ＵＴから高
電圧ＨＶ２が出力する。また、期間Ｆでは、入力ＩＮ３
にのみＨ信号を供給し、インバータ２１の出力のみをＬ
レベルとし、対応する４個の出力ＭＯＳ・ＦＥＴ１３の
みがオンし、高電圧スイッチング回路の出力端子０ＵＴ
から高電圧ＨＶ３を出力する。さらに、期間Ｉでは、入
力ＩＮ４にのみＨ信号を供給し、インバータ２２の出力
のみをＬレベルとし、対応する４個の出力ＭＯＳ・ＦＥ
Ｔ１３のみをオンし、出力端子０ＵＴから高電圧ＨＶ４
を出力する。
信号を供給する為、インバータ１７の出力のみがＬレベ
ルとなり、フォトＭＯＳ・ＦＥＴリレー１１ａ〜１１ｄ
内の４個のＬＥＤ１２のみが発光し、対応する４個の出
力ＭＯＳ・ＦＥＴ１３のみがオンする。したがって、こ
の期間Ｅには、高電圧出力回路の出力端子０ＵＴから高
電圧ＨＶ２が出力する。また、期間Ｆでは、入力ＩＮ３
にのみＨ信号を供給し、インバータ２１の出力のみをＬ
レベルとし、対応する４個の出力ＭＯＳ・ＦＥＴ１３の
みがオンし、高電圧スイッチング回路の出力端子０ＵＴ
から高電圧ＨＶ３を出力する。さらに、期間Ｉでは、入
力ＩＮ４にのみＨ信号を供給し、インバータ２２の出力
のみをＬレベルとし、対応する４個の出力ＭＯＳ・ＦＥ
Ｔ１３のみをオンし、出力端子０ＵＴから高電圧ＨＶ４
を出力する。
【００２０】このように、出力端子０ＵＴから４種類の
高電圧を、例えば静電記録装置の画像形成部へ出力する
ことにより、記録電極の印字時のバイアス電圧や非印字
時のバイアス電圧として使用し、またトナー回収時のク
リーニング電圧として使用することができる。
高電圧を、例えば静電記録装置の画像形成部へ出力する
ことにより、記録電極の印字時のバイアス電圧や非印字
時のバイアス電圧として使用し、またトナー回収時のク
リーニング電圧として使用することができる。
【００２１】しかも、本実施例の場合にも高電圧出力回
路から出力される高電圧は、フォトＭＯＳ・ＦＥＴリレ
ーを多段に直列接続した構成であり、大きな高電圧出力
が可能である。
路から出力される高電圧は、フォトＭＯＳ・ＦＥＴリレ
ーを多段に直列接続した構成であり、大きな高電圧出力
が可能である。
【００２２】次に、本発明の第３の実施例を説明する。
図５は第３の実施例を示す高電圧出力回路の回路図であ
る。本実施例は、上述の第２の実施例の回路を基本構成
とするものであり、図３の回路と異なる部分は各フォト
ＭＯＳ・ＦＥＴリレー１０ａ〜１０ｄ、１１ａ〜１１
ｄ、１９ａ〜１９ｄ、２０ａ〜２０ｄの出力である出力
ＭＯＳ・ＦＥＴ１３、及びダイオード１４、ツェナーダ
イオード１５の構成である。すなわち、出力ＭＯＳ・Ｆ
ＥＴ１３は１対のＦＥＴ１３ａ、１３ｂで構成され、例
えば高電圧供給端子側が高電位の時ＦＥＴ１３ａが駆
動し、高電圧供給端子側が低電位の時ＦＥＴ１３ｂが
駆動する。また、ダイオード１４も２個のダイオード１
４ａ、１４ｂで構成され、いずれのＦＥＴ１３ａ、又は
１３ｂが駆動してもＦＥＴオフ時のサージ電流を吸収で
きる構成である。さらに、ツェナーダイオード１５も１
５ａ、１５ｂで構成され、高電圧供給端子が高電位で
あっても低電位であっても所定の耐圧が確保し、ＦＥＴ
１３ａ、又は１３ｂを保護する様構成している。
図５は第３の実施例を示す高電圧出力回路の回路図であ
る。本実施例は、上述の第２の実施例の回路を基本構成
とするものであり、図３の回路と異なる部分は各フォト
ＭＯＳ・ＦＥＴリレー１０ａ〜１０ｄ、１１ａ〜１１
ｄ、１９ａ〜１９ｄ、２０ａ〜２０ｄの出力である出力
ＭＯＳ・ＦＥＴ１３、及びダイオード１４、ツェナーダ
イオード１５の構成である。すなわち、出力ＭＯＳ・Ｆ
ＥＴ１３は１対のＦＥＴ１３ａ、１３ｂで構成され、例
えば高電圧供給端子側が高電位の時ＦＥＴ１３ａが駆
動し、高電圧供給端子側が低電位の時ＦＥＴ１３ｂが
駆動する。また、ダイオード１４も２個のダイオード１
４ａ、１４ｂで構成され、いずれのＦＥＴ１３ａ、又は
１３ｂが駆動してもＦＥＴオフ時のサージ電流を吸収で
きる構成である。さらに、ツェナーダイオード１５も１
５ａ、１５ｂで構成され、高電圧供給端子が高電位で
あっても低電位であっても所定の耐圧が確保し、ＦＥＴ
１３ａ、又は１３ｂを保護する様構成している。
【００２３】したがって、本実施例の高電圧出力回路に
よれば、高電圧供給端子〜の正負関係が予め決まっ
ていない場合でも動作させることができる。尚、上述の
３つの実施例において、入力ＩＮＨとＩＮＬ、又は入力
ＩＮ１〜ＩＮ４に同時にロー信号が出力された場合につ
いて説明しなかったが、この場合には回路の出力端子Ｏ
ＵＴはフローティング状態となる。また、同様に入力Ｉ
ＮＨとＩＮＬ、又は入力ＩＮ１〜ＩＮ４に同時にハイ信
号が出力された場合には、抵抗Ｒ７とＲ８、又は抵抗Ｒ
７、Ｒ８、Ｒ１３、Ｒ１４の分圧電圧となるが、通常は
このような使用は行わない。
よれば、高電圧供給端子〜の正負関係が予め決まっ
ていない場合でも動作させることができる。尚、上述の
３つの実施例において、入力ＩＮＨとＩＮＬ、又は入力
ＩＮ１〜ＩＮ４に同時にロー信号が出力された場合につ
いて説明しなかったが、この場合には回路の出力端子Ｏ
ＵＴはフローティング状態となる。また、同様に入力Ｉ
ＮＨとＩＮＬ、又は入力ＩＮ１〜ＩＮ４に同時にハイ信
号が出力された場合には、抵抗Ｒ７とＲ８、又は抵抗Ｒ
７、Ｒ８、Ｒ１３、Ｒ１４の分圧電圧となるが、通常は
このような使用は行わない。
【００２４】また、本実施例では、各フォトＭＯＳ・Ｆ
ＥＴリレー１０ａ〜１０ｄ等内に配設したＬＥＤ１２は
ノーマリオフ型のＬＥＤを使用したが、ノーマリオン型
のＬＥＤを使用して構成しても良い。
ＥＴリレー１０ａ〜１０ｄ等内に配設したＬＥＤ１２は
ノーマリオフ型のＬＥＤを使用したが、ノーマリオン型
のＬＥＤを使用して構成しても良い。
【００２５】さらに、本実施例では各開閉回路１０、１
１、１９、２０は、４段のフォトＭＯＳ・ＦＥＴリレー
を直列接続した構成としたが、必要とする高電圧に対応
させて他の段数のフォトＭＯＳ・ＦＥＴリレーを直列接
続して構成しても良い。
１、１９、２０は、４段のフォトＭＯＳ・ＦＥＴリレー
を直列接続した構成としたが、必要とする高電圧に対応
させて他の段数のフォトＭＯＳ・ＦＥＴリレーを直列接
続して構成しても良い。
【００２６】
【発明の効果】以上詳細に説明したように本発明によれ
ば、小型のフォトＭＯＳ・ＦＥＴリレーを複数段直列に
接続して高電圧のスイッチング回路を構成し、高電圧を
出力でき、回路の小型化が可能となる。
ば、小型のフォトＭＯＳ・ＦＥＴリレーを複数段直列に
接続して高電圧のスイッチング回路を構成し、高電圧を
出力でき、回路の小型化が可能となる。
【００２７】また、フォトＭＯＳ・ＦＥＴリレーを複数
段直列に接続した高電圧出力回路であるので、高耐圧の
出力が可能となる。さらに、高電圧供給端子の正負関係
が予め決まっていない場合でもスイッチング処理を行
い、高電圧を出力できるので、本発明の高電圧出力装置
はユーザにとって便利であり、広い用途に使用すること
ができる。
段直列に接続した高電圧出力回路であるので、高耐圧の
出力が可能となる。さらに、高電圧供給端子の正負関係
が予め決まっていない場合でもスイッチング処理を行
い、高電圧を出力できるので、本発明の高電圧出力装置
はユーザにとって便利であり、広い用途に使用すること
ができる。
【図１】第１の実施例の高電圧出力装置の回路図であ
る。
る。
【図２】第１の実施例の高電圧出力装置の回路動作を説
明するタイムチャートである。
明するタイムチャートである。
【図３】第２の実施例の高電圧出力装置の回路図であ
る。
る。
【図４】第２の実施例の高電圧出力装置の回路動作を説
明するタイムチャートである。
明するタイムチャートである。
【図５】第３の実施例の高電圧出力回路の回路図であ
る。
る。
【図６】従来の高電圧出力回路の回路図である。
１０、１１、１９、２０ 開閉回路 １２ ＬＥＤ １３ 出力ＭＯＳ・ＦＥＴ １４ ダイオード １５ ツェナーダイオード １６、１７、２１、２２ インバータ 〜 高電圧供給端子 Ｒ３〜Ｒ１４ 抵抗
Claims (1)
- 【請求項１】 入力信号に従って動作する発光素子と、
該発光素子の光を受けて動作する受光素子と、該受光素
子の動作に基づき駆動するスイッチング手段とを一体に
構成したフォトリレーと、前記スイッチング手段同士を
複数直列に接続することにより前記フォトリレーを直列
接続した第１、及び第２の開閉手段と、該第１、及び第
２の開閉手段の前記スイッチング手段の端子を接続する
複数の抵抗素子とを有し、 前記端子の他側の一方に第１の高電圧を接続し、前記端
子の他側の他方に第２の高電圧を接続し、前記第１の開
閉手段の前記発光素子の一端に第１の入力信号を、前記
第２の開閉手段の前記発光素子の一端に第２の入力信号
を入力することにより、前記第１の高電圧あるいは前記
第２の高電圧を前記第１及び第２の入力信号に従って前
記複数の抵抗素子の中間より出力することを特徴とする
高電圧出力装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25125192A JP3237026B2 (ja) | 1992-09-21 | 1992-09-21 | 高電圧出力装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25125192A JP3237026B2 (ja) | 1992-09-21 | 1992-09-21 | 高電圧出力装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06102739A JPH06102739A (ja) | 1994-04-15 |
| JP3237026B2 true JP3237026B2 (ja) | 2001-12-10 |
Family
ID=17219990
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25125192A Expired - Fee Related JP3237026B2 (ja) | 1992-09-21 | 1992-09-21 | 高電圧出力装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3237026B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SE9904305D0 (sv) * | 1999-09-06 | 1999-11-26 | Abb Ab | A use of a semiconductor device, a method for controlling the state of a semiconductor switch and an electrical arrangement |
| WO2017145334A1 (ja) * | 2016-02-25 | 2017-08-31 | 株式会社日立ハイテクノロジーズ | 電源および質量分析装置 |
| JP7365225B2 (ja) * | 2019-12-20 | 2023-10-19 | 新電元工業株式会社 | 絶縁監視装置及びそれを有する電源装置 |
-
1992
- 1992-09-21 JP JP25125192A patent/JP3237026B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06102739A (ja) | 1994-04-15 |
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Legal Events
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