JP3233773B2 - 試験回路、自己試験方法及び通常試験方法 - Google Patents

試験回路、自己試験方法及び通常試験方法

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JP3233773B2
JP3233773B2 JP04948994A JP4948994A JP3233773B2 JP 3233773 B2 JP3233773 B2 JP 3233773B2 JP 04948994 A JP04948994 A JP 04948994A JP 4948994 A JP4948994 A JP 4948994A JP 3233773 B2 JP3233773 B2 JP 3233773B2
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    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0079—Receiver details
    • H04L7/0083—Receiver details taking measures against momentary loss of synchronisation, e.g. inhibiting the synchronisation, using idle words or using redundant clocks

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、試験回路、自己試験方
法及び通常試験方法に係り、特に、伝送装置の試験機能
であって、伝送装置Ａ内に閉じた内部試験及び伝送装置
Ａから伝送装置Ｂ間に跨がるような通常試験を行う試験
回路及び自己試験方法及び通常試験方法に関する。
【０００２】詳しくは、本発明は、伝送装置内の監視に
係り、自装置内のある回路で異常が発生した場合に即時
に故障箇所を判別するための機能を備え、通常の試験を
行っていない場合には、自己監視するものである。
【０００３】近年、伝送装置は、ＰＮパターンを利用し
てサービスに商用化（SERVICE-IN)以前の事前確認、或
いは、障害発生時のシステム内における障害箇所の判
別、各々の装置に設けた内部試験器により自装置内疎通
支援、対向装置間での疎通試験を行う傾向が高まってい
る。
【０００４】
【従来の技術】図１１は、従来の試験回路の構成を示
す。
【０００５】同図に示す試験回路は、試験パターン発生
回路１００と試験パターン確認回路２００より構成され
る。
【０００６】試験パターン確認回路２００は、第１の信
号選択回路２１０、第２の信号選択回路２２１、試験パ
ターン確認部２２０、排他的論理和回路２２３、同期検
出回路２３０、エラーカウンタ２４０、システムクロッ
ク切替回路２５０より構成される。試験パターン発生回
路１００と試験パターン確認回路２００は、同一の構成
であり、ｎ段のフリップフロップ（図示せず）により構
成される。試験パターン発生回路１００及び試験パター
ン確認回路２００は、試験パターン確認回路２００のシ
ステムクロック切替回路２３０を介して供給されるクロ
ック信号に従って、ＰＮパターンを生成する。
【０００７】排他的論理和回路２２３は、試験パターン
発生回路１００から出力されたＰＮ信号が正常であるか
を判定する。即ち、試験パターン発生回路１００から入
力された信号のパターンと試験パターン確認部２２０か
ら出力された信号のパターンが合致していれば、試験対
象の回路は正常であると判定し、合致していない場合に
は、障害が発生していると判断できる。排他論理回路２
２３は、入力されたパターンを同期検出回路２３０に出
力する。例えば、信号のパターンが合致していれば、
“００００００００”を出力し、合致していない場合に
は、１を含む例えば、“０１１１００１０１”を出力す
る。同期検出回路２３０は、排他的論理和回路２２３か
ら出力されたデータの“０”が所定数連続すれば同期が
確立していると判定し、所定数分“０”が連続していな
い場合には、同期外れであると判定する。
【０００８】第１の信号選択回路２１０は、端子ａに入
力される自己試験のための信号ｙまたは、端子ｂに入力
される信号ｚを選択信号ｓ１に基づいて選択する。第２
の信号選択回路２２１は、同期検出回路２３０から出力
された選択信号ｓ２が同期状態時には、試験パターン確
認部２２０の端子ａに入力される信号ｈを選択し、非同
期状態時には端子ｂに入力される第１の信号選択回路２
１０からの信号を選択する。
【０００９】エラーカウンタ２４０は、同期検出回路２
３０により同期が確立している時に、即ち、同期検出回
路２３０から同期状態信号ｍが入力された場合に、第２
の信号選択回路２２１の端子ａから入力される信号パタ
ーンに何個エラーがあるかをカウントする。言い換えれ
ば、エラーカウンタ２４０は、排他的論理和回路２２３
から出力される信号ＥＲの数をカウントする。
【００１０】次に、同図に示す試験回路の動作を説明す
る。
【００１１】最初に試験回路内で使用される選択信号に
ついて説明する。
【００１２】
【表１】
【００１３】上記の表１に示すように、試験種別は、自
己試験を行う場合には、選択信号ｓ１＝１とし、通常試
験を行う場合には、ｓ１＝０とする。エラーカウンタの
スタート／ストップは、スタード時には、“１”が入力
され、ストップ時には“０”が入力されるものとする。
同期種別信号ｓ２は、同期検出回路２３０で同期確立し
ていると判定された場合には、ｓ２＝０とし、非同期で
あると判定された場合には、ｓ２＝１とする。
【００１４】以下、図１１における従来の構成における
試験回路の動作を説明する。図１２は、従来の動作のフ
ローチャートである。
【００１５】選択信号ｓ１により通常試験が選択されて
いる場合（ｓ１＝０）には（ステップ１００）、最初に
エラーカウンタ２４０をスタートさせる（ステップ１０
１）。第１の信号選択回路２１０は、選択信号ｓ１によ
り外部からｂ端子に入力されるドロップ信号ｚを選択し
（ステップ１０２）、選択されたドロップ信号ｚは、第
２の信号選択回路２２１に送出される。但し、第１の信
号選択回路２１０は、選択信号ｓ１＝０の場合に外部か
らのドロップ信号ｚを選択するように設計されていると
する。第１の信号選択回路２１０で選択された信号は、
第２の信号選択回路２２１に入力される。第２の信号選
択回路２２１は、同期検出回路２３０からの同期確立信
号ｓ２＝０が入力されると、端子ａに入力される試験パ
ターン確認部２２０で生成されたＰＮパターンを選択す
る。このとき、同期検出回路２３０が非同期であると判
定した場合には、非同期信号をｓ２＝１として第２の信
号選択回路２２１に送出する。また、第２の信号選択回
路２２１は、端子ｂに入力されるドロップ信号を選択す
る。
【００１６】第１の信号選択回路２１０でドロップ信号
ｚが選択されている場合には、そのドロップ信号は、排
他的論理和回路２２３に送出される。第２の信号選択回
路２１０で端子ｂに入力されたドロップ信号を選択した
場合には、そのドロップ信号は、試験パターン確認部２
２０に入力され、排他的論理和回路２２３に出力され
る。排他的論理和回路２２３は、試験パターン確認部２
２０を経由した信号と、第１の信号選択回路２１０から
出力されたドロップ信号の排他的論理和演算を行う。そ
の結果、試験パターン確認部２２０を介した信号パター
ンと、第１の信号選択回路２１０から出力された信号パ
ターンが合致していない場合には、エラー信号ＥＲとし
て、エラーカウンタ２４０に送出する。また、排他的論
理和回路２２３は、上記の２つの信号パターンが合致し
ている場合には、同期検出回路２３０に演算結果をエラ
ー入力信号ｃとして送出する（ステップ１０３）。ここ
で、同期検出回路２３０は、カウンタスタート・ストッ
プ信号ｄがスタート状態（ｄ＝０）であるとき、試験パ
ターン確認部２２０からのエラー入力信号ｃが所定値以
下であれば、同期状態と見做し、同期確立信号ｓ２（ｓ
２＝０）を第２の信号選択回路２２１に出力する。第２
の信号選択回路２２１は、同期確立信号ｓ２が入力され
ると、端子ａに入力される試験パターン確認部２２０内
で生成されたＰＮパターンを選択する。また、同期検出
回路２３０は、同期していると判定した場合に同期状態
信号ｍをエラーカウンタ２４０に出力する。
【００１７】また、同期検出回路２３０は、エラー入力
信号ｃが所定値より大きい場合には、非同期であると判
定し、非同期信号ｓ２（ｓ２＝１）を第２の信号選択回
路２２１に出力する。このとき、信号選択回路２２１
は、端子ｂに入力された第１の信号選択回路２１０から
出力された信号を選択する。
【００１８】エラーカウンタ２４０は、同期検出回路２
３０から同期状態を示す信号ｍが入力されていなけれ
ば、ステップ１０２の処理に移行する。エラーカウタ２
４０は、試験開始時にファームウェアよりカウンタスタ
ート・ストップ信号ｄが入力される。エラーカウンタ２
４０は、カウンタスタート信号ｄが入力され、さらに同
期検出回路２３０より同期していると判定された場合に
出力される同期状態信号ｍが入力されることにより、エ
ラー信号ＥＲのエラー数のカウント開始する（ステップ
１０５）。ここで、エラーカウンタ２４０がオーバーフ
ロー状態になると（ステップ１０６、Ｙｅｓ）、ディス
プレイ装置２９０にオーバーフロー信号ｅを送出する。
ディスプレイ装置２９０は、エラー状態を表示する（ス
テップ１１０）。
【００１９】エラーのカウントが終了（試験が終了）し
た場合には（ステップ１０７，Ｙｅｓ）、エラーカウン
タスタート・ストップ信号を“１”から“０”に切替え
（ステップ１０８）、自己試験に移行する（ステップ１
０９）。このとき、試験種別信号を“０”から“１”に
切り替えることにより、自己試験が開始される。
【００２０】次に、試験パターン確認回路２００におい
て自己試験（非試験時）を行う場合の動作を説明する。
試験パターン確認回路２００の第１の信号選択回路２１
０は自己試験時には、自己試験であることを示す選択信
号ｓ１＝１が入力される（ステップ２０１）。これによ
り、自己試験時における試験パターン確認部２２０の第
１の信号選択回路２１０は、試験パターン発生回路１０
０から端子ａに入力されるＰＮパターンｙを選択する
（ステップ２０２）。ここで、試験パターンと自己試験
パターンとを比較し（ステップ２０３）、一致していれ
ば、ステップ２０２に移行する。また、一致していなけ
れば、期検出回路２３０から入力される同期状態信号ｓ
２が同期状態であるかを判定し（ステップ２０４）、同
期状態信号ｓ２＝１である場合には、ステップ２０２に
移行し、同期確立状態になるまで待つ（ステップ２０
４、Ｎｏ）。一方、同期状態信号ｓ２＝０である場合に
第２の信号選択回路２２１は、端子ａに入力される試験
パターン確認部２２０においてフィードバックされるＰ
Ｎパターン信号ｈを選択する。排他的論理和回路２２３
は、第１の信号選択回路２１０で選択された信号パター
ンと第２の信号選択回路２２１で選択され、試験パター
ン確認部２２０を経由した信号パターンの排他的論理和
演算を行い、その結果、信号パターンが合致していなけ
れば、エラー信号ＥＲとして、エラーカウンタ２４０に
送出する。また、排他的論理和回路２２３は、排他的論
理和演算結果（エラー入力信号ｃ）を同期検出回路２３
０に入力する。同期検出回路２３０は、エラー入力信号
ｃが所定値以下であれば、同期状態として、同期確立信
号ｓ２を出力し、所定値より大きければ、非同期状態と
して非同期信号ｓ２（ｓ２＝１）を出力する。この同期
確立信号／非同期信号ｓ２が第２の信号選択回路２２１
に入力される。通常試験時と同様に、第２の信号選択回
路２２１は、同期確立信号ｓ２（ｓ２＝０）が入力され
た場合には、端子ａに入力される試験パターンを選択し
（ステップ２０４、Ｙｅｓ）、非同期信号ｓ２（ｓ２＝
１）が入力された場合には、端子ｂに入力される第１の
信号選択回路２１０からの出力信号を選択したままの状
態となる（ステップ２０４、Ｎｏ）。エラーカウンタ２
４０は、同期状態時に試験パターン確認部２２０よりエ
ラー信号ＥＲが入力され、エラーをカウントする（ステ
ップ２０５）。エラーカウンタ２４０のカウンタ値が所
定のエラー数を越えた場合には、オーバーフロー信号ｅ
のカウント値がディスプレイ装置２９０に転送される。
ディスプレイ装置２９０はオーバーフロー信号ｅのカウ
ント値に基づいてエラー状態を表示する（ステップ２０
９）。
【００２１】エラーカウンタ２４０は、初期設定の値
は、エラー数“０”であり、入力ＰＮパターンにエラー
が生じた場合には、その値を順次カウントする。自己試
験において、試験パターン発生回路１００及び試験パタ
ーン確認回路２００を含む図１１に示す回路に不具合が
生じた場合には、エラーカウンタ２４０からの出力はオ
ーバーフロー信号ｅが出力されることになる。
【００２２】上記の処理を自己試験が終了するまで繰り
返す（ステップ２０７、Ｎｏ）。自己試験が終了する場
合には（ステップ２０７、Ｙｅｓ）、エラーカウンタ２
６０に入力されるエラーカウンタスタート・ストップ信
号を“１”から“０”に切り替える（ステップ２０
８）。
【００２３】なお、冗長構成を有するシステムクロック
は、システムクロック選択器２５０において、入力のク
ロック（０系、１系）を選択する。クロック選択信号ｇ
は、正常なクロックを選択するように装置供給部（図示
せず）からシステムクロック選択器２５０に入力され、
入力されたシステムクロックは、試験パターン確認部２
２０及び試験パターン生成回路１００に入力される。
【００２４】
【発明が解決しようとする課題】しかしながら、上記従
来の構成では、自己監視中にシステムクロックに異常が
発生した場合、各回路に供給するクロックに歪が生じ、
それが引き金となりエラーカウンタがオーバーフロー状
態となる。
【００２５】図１３は、、従来の自己監視中にシステム
クロックに異常が発生した場合について説明するための
図である。同図（Ａ）は、システムクロックが０系の場
合、（Ｂ）はシステムクロックが１系の場合、（Ｃ）は
システムクロック選択器２５０において０系から１系を
選択した状態、（Ｄ）は、システムクロック選択器２５
０により選択信号（Ｃ）に示すクロックを選択した後の
クロックを示し、（Ｅ）は試験パターン発生回路１００
で発生するＰＮパターン、（Ｆ）は試験パターン確認回
路２００に入力される入力パターン、（Ｇ）は試験パタ
ーン確認回路２００に取り込んだ後のデータを示す。
【００２６】同図からわかるように、試験パターン発生
回路からの信号がシステムクロック選択器２５０により
０系から１系に切り替えられると、（Ｄ）に示すよう
に、システムクロック選択器２５０の出力ｈのクロック
周期が系の切り替え時に変動する。これにより、同期検
出回路２３０は、クロックが０系から１系に切替えられ
た場合に同図（Ｄ）に示されるずれｒが発生する（ｒは
０系／１系システムクロックの位相差）。
【００２７】さらに、同図（Ｆ）に示すようにこのずれ
ｒのために、試験パターン確認回路２００の入力パター
ンは、クロック切替え時点から連続的に同期外れが発生
する。従って、クロック切替え以降の入力パターンは全
てパターン不一致となり、同期検出回路２３０はパター
ン入力毎にエラー信号をエラーカウンタ２４０に入力す
るため、エラーカウンタ２４０内で計数される値が膨大
になるため、オーバーフローが生じる。
【００２８】例えば、同図（Ｆ）に示すように、試験パ
ターン確認回路２２０のフリップフロップ回路を３段を
通した場合、パターン“ａ”の欠落が発生しており、
（Ｇ）に示すように試験パターン確認回路２００に取り
込んだ時点で次のパターン“ｚ”によってパターン
“ａ”が消えてしまう。このパターン“ｚ”以降の全て
のデータが１ビットずつずれることになるため、エラー
カウンタ２４０が所定値を越えた場合にエラーとして、
オーバーフロー信号ｅが出力される。
【００２９】本発明は、上記の点に鑑みなされたもの
で、上記従来の問題点を解決し、装置内監視に係わる非
試験時は、試験パターン発生回路のＰＮパターン出力信
号を試験パターン確認回路にフィードバックして入力
し、自己監視を行う際に、冗長構成形態を有する入力ク
ロックの切り替えがあっても安定して計測できる自己試
験安定化回路を提供することを目的とする。
【００３０】
【課題を解決するための手段】図１は、本発明の原理構
成図である。
【００３１】本発明は、冗長構成の伝送装置の自己試験
を行なう場合に試験用のＰＮ信号を生成する試験パター
ン生成手段１００と、試験パターン生成手段１００で生
成された試験パターンを確認する試験パターン確認手段
２００より構成される試験回路であって、試験パターン
生成手段１００で生成された試験パターンまたは、伝送
装置からの試験信号のいずれかを選択するための第１の
信号選択手段２１０と、自己回路内部でフィードバック
される信号または、第１の信号選択手段２１０で選択さ
れた信号のいずれかを選択する第２の信号選択手段２２
１を含み、第１の信号選択手段２１０、または、第２の
信号選択手段２２１で選択された試験信号の確認を行な
う試験信号確認手段２２０と、第１の信号選択手段２１
０によって選択された試験パターンと試験信号確認手段
２２０からの出力とのパターン同期がとれているかを検
出し、パターン同期がとれている場合には、同期確立信
号を出力し、同期が外れている場合には、エラー信号を
出力する同期検出手段２３０と、同期検出手段２３０が
エラー信号を出力したカウントをとるエラーカウンタ２
４０と、外部から入力されるクロック信号の系が切り替
わるタイミングを監視し、切り替えの時間内に同期検出
回路２３０を初期設定し、クロック信号の系の切り替え
が終了したら、エラーカウンタ２４０をリセットするエ
ラーカウンタ再起動手段２８０とを含む試験パターン確
認手段２００とを有する。
【００３２】また、本発明は、第１の信号選択手段２１
０に入力される信号が試験パターン生成手段１００から
入力される場合には、自己回路の試験を行い、外部から
ドロップ信号が入力された場合には、通常試験を行う。
【００３３】また、本発明の同期検出手段２３０は、エ
ラーカウンタを起動させる信号が入力されると、パター
ン同期の開始時点を初期化し、初期化したことをエラー
カウンタ２４０に通知し、エラーカウンタ２４０は、同
期検出手段２３０から初期化済の通知が入力され、任意
のタイミングで起動信号が入力され、かつエラーカウン
タ再起動手段２８０からのリセット信号が入力された場
合にリセットを行う。
【００３４】また、本発明のエラーカウンタ再起動手段
２８０は、システムクロックの系が切り替わった際に同
期検出手段２３０に入力されるカウンタ起動信号をロー
レベルにすることにより同期検出手段２３０を初期設定
し、エラーカウンタ２４０を再起動させる。
【００３５】また、本発明のエラーカウンタ再起動手段
２８０は、システムクロック選択手段２５０に入力され
るシステムクロック選択信号が第１のモノマルチ２８１
１に入力され、システムクロック選択信号を反転させた
クロックが第２のモノマルチ２８２２に入力されると、
第１のモノマルチ２８１１の出力と第２のモノマルチ２
８２２の出力をＮＯＲ演算を行い、カウンタ起動信号と
ＯＲ演算された信号のＡＮＤ演算を行い、演算結果の信
号をエラーカウンタに入力する。
【００３６】また、本発明のエラーカウンタ再起動手段
２８０は、外部から入力されるクロックをカウントする
カウンタ２８３１、２８３３と任意のカウンタアドレス
のレベルを変化させるためのデコーダ２８３２、２８３
４の組を２組用いて、カウンタにおいてカウントの開始
に伴ってカウタアドレスの値をインクリメントし、任意
のカウンタアドレスまでデコーダの出力をローレベルと
して同期検出手段２３０を初期設定し、任意のカウンタ
アドレス以降のデコーダの出力をハイレベルとして２つ
の組のデコーダ２８３２、２８３４の出力についてＮＯ
Ｒ演算を行い、カウンタ起動信号とのＡＮＤ演算を行
い、演算結果の信号をエラーカウンタ２４０に入力す
る。
【００３７】さらに、本発明の自己試験方法は、試験パ
ターン生成回路１００がシステムクロックにより第１の
試験パターンを生成するステップと、第１の試験パター
ンを自己回路内の試験パターン確認回路２２０に入力す
るステップと、試験パターン確認回路２２０へのシステ
ムクロックの供給に基づいて第２の試験パターンを発生
するステップと、システムクロックが切り替わった場合
に、エラーカウンタ２４０をリセットすると同時に、第
１の試験パターンの出力と第２の試験パターンの出力の
同期タイミングの初期化を行うステップと、第１の試験
パターンの出力と第２試験パターンを比較し、合致して
いれば自己回路は正常であると判定し、合致していない
場合にはエラーであると判定するステップと、エラーで
あると判定された場合に、エラーカウンタ２４０にてエ
ラー数をカウントするステップと、エラーカウンタ２４
０のカウント値が所定の値以上になった場合には、オー
バーフロー状態として表示するステップからなる。
【００３８】さらに、本発明の通常試験方法は、試験パ
ターン生成回路１００がシステムクロックにより第１の
試験パターンを生成するステップと、第１の試験パター
ンを試験パターン確認回路２２０に入力するステップ
と、試験パターン生成回路１００で生成された試験パタ
ーンを自己回路以外の回路に循環させるステップと、シ
ステムクロックが切り替わった場合に、エラーカウンタ
２４０をリセットすると同時に、第１の試験パターンの
出力と自己回路以外の回路を循環させた外部信号パター
ンの出力の同期タイミングの初期化を行なうステップ
と、第１の試験パターンの出力と外部信号パターンを比
較し、合致していれば自己回路以外の回路は正常である
と判定し、合致していない場合にはエラーであると判定
するステップと、エラーであると判定された場合に、エ
ラーカウンタ２４０にてエラー数をカウントするステッ
プと、エラーカウンタ２４０のカウント値が所定の値以
上になった場合には、オーバーフロー状態として表示す
るステップからなる。
【００３９】
【作用】本発明は、冗長構成を採用しているシステムに
おいて、システムクロックが１系から０系に、または、
０系から１系に切替された場合に、クロック信号に対応
して生成されたＰＮパターン及び、外部から入力される
ドロップ信号と試験パターンが同期しない場合に、クロ
ック切替時に、同期検出回路を初期設定し直し、さら
に、エラーカウンタをリセットする。これにより、クロ
ック切替による同期ずれを認識することなく、自己試験
時及び通常試験時も安定的に試験を行うことができる。
従って、一時的に同期外れになり、エラー信号が発生し
てもシステムクロックの系の切替を検出し、エラーカウ
ンタと同期検出回路をリセットすることによりエラーカ
ウンタがオーバーフロー状態になることを回避すること
ができる。
【００４０】
【実施例】以下、図面と共に本発明の実施例を説明す
る。
【００４１】図２は、本発明のシステム概念図である。
同図に示す伝送装置Ａは、プリント盤３００、４００、
５００及び内部試験器１０００から構成される。このう
ち、プリント盤３００、５００は伝送路インタフェース
及び試験信号インタフェース盤であり、プリント盤４０
０は、内部信号処理盤である。内部試験器１０００は試
験パターン発生回路１００と試験パターン確認回路２０
０を有する。伝送路１より信号がプリント盤３００の主
信号／試験（ＩＮＳ）信号選択器３１０に入力すると、
信号選択器３１０は、内部試験器１００の試験パターン
発生回路１００から入力されたＰＮパターンのインサー
ト信号と伝送路１からの入力信号から選択する。内部試
験を行う場合には、ＰＮパターンを選択する。プリント
盤３００は、選択された何れかの信号をプリント盤４０
０に送出する。プリント盤４００は、入力された信号に
より内部信号処理を行い、出力信号をプリント盤５００
に送出する。プリント盤５００は主信号／試験（ＣＨ
Ｋ）信号選択器５１０において、入力信号が主信号かチ
ェック用の試験信号かを選択して、主信号を選択した場
合には、出力信号を伝送路２に送出する。一方、試験信
号を選択した場合には、内部試験器１００の試験パター
ン確認回路２００にドロップ信号として入力される。
【００４２】図３は、発明の一実施例の試験回路の構成
を示す。同図中、図１１と同一構成部分には、同一符号
を付し、その説明を省略する。
【００４３】図３に示す内部試験回路１０００の構成
は、試験パターン確認回路２００においてエラーカウン
タ再起動部２８０が設けられた点で図１１の構成と異な
る。エラーカウンタ再起動部２８０は、エラーカウンタ
再起動回路２８１と論理積回路２８２より構成される。
【００４４】図４は本発明の一実施例のエラーカウンタ
再起動回路２８１の例を示す。同図に示すように、エラ
ーカウンタ再起動回路２８１は、モノマルチＡ２８１
１，モノマルチＢ２８１２、論理和回路２８１３より構
成される。エラーカウンタ再起動回路２８１にクロック
選択信号ｇが入力されると、エラーカウンタ再起動回路
２８１のモノマルチＡ２８１１に入力されると共に、イ
ンバータ２８１４で反転処理されてモノマルチＢ２８１
２にも入力される。モノマルチＡ２８１１、モノマルチ
Ｂ２８１２から出力された信号は、ＮＯＲ回路２８１３
に入力され、ＮＯＲ演算が行われ、ＡＮＤ回路２８２に
入力される。ＡＮＤ回路２８２には、カウンタスタート
信号が入力される。ＡＮＤ回路２８２の出力は、エラー
カウンタ２４０に入力される。
【００４５】同図に示す例では、上記のように２つのモ
ノマルチＡ２８１１，モノマルチＢ２８１２を備え、モ
ノマルチＢ２８１２では、反転させた信号を入力してい
るために、システムクロックが０系から１系へ切り換わ
った場合又は、１系から０系に切り換わった場合も、両
方の切替えに対応することができる。
【００４６】図５は、本発明の一実施例の図４に示すエ
ラーカウンタ再起動回路を設定した場合のタイミングを
示す。同図（Ａ）は、システムクロックの選択信号ｇを
示し、（Ｂ）はＡＮＤ回路２８２の端子ａに入力される
モノマルチＡ又はモノマルチＢの出力を含むＮＯＲ回路
２８１３の出力である。（Ｃ）は、カウンタスタート／
ストップの指示信号でありＡＮＤ回路２８２の端子ｂに
入力される信号である。（Ｄ）はエラーカウンタ２４０
において、同期検出回路２３０からの同期再引込みを行
うタイミングである。
【００４７】図４の構成のエラーカウンタ再起動回路２
８１は、図５（Ｄ）からわかるように、（Ｂ）に示すよ
うに本来エラーが発生する時間（モノマルチＡまたはモ
ノマルチＢの出力が発生するタイミング）Ｔの間はエラ
ーカウンタ２４０を停止するとともに、同期検出回路２
３０を初期化する。時間Ｔ経過後、ＡＮＤ回路２８２か
ら正常化されたシステムクロックｆ’が同期検出回路２
３０に送出され、エラーカウンタ２４０は、同期検出回
路２３０よりＰＮ同期再引込みを行う。
【００４８】従って、同期検出回路２３０は、初期設定
されているため、新たにＰＮパターンとエラーカウンタ
再起動部２８０から出力されたシステムクロックｆ’と
の同期検出を行っても同期外れは検出されない。これに
より、エラーカウンタ２４０に出力する同期外れによる
エラー信号の出力が減少する。エラーカウンタ２４０は
少なくともＰＮパターンとエラーカウンタ再起動部２８
０から出力されるクロックの系切替えによる同期外れに
起因するエラーのカウント数が大幅に減少することにな
る。これは、同期外れになってもそのタイミングはエラ
ーカウンタ２４０を停止させるとともに、同期検出回路
２３０を初期設定することにより、クロックの切替え以
降のパターン全てが同期外れとなることが回避されるか
らである。
【００４９】図６は、本発明の他の実施例のエラーカウ
ンタ再起動回路２８１の例を示す。図６に示すエラーカ
ウンタ再起動回路２８１は２つのカウンタ２８３１、２
８３３、２つのデコーダ２８３２、２９３４及びＮＯＲ
回路２８１３により構成される。また図７は、本発明の
他の実施例の図６に示すエラーカウンタ再起動回路２８
１を設定した場合のタイミングを示す図である。図７に
おいて、（Ａ）は、カウンタ２８３１、２８３３のロー
ドを示し、（Ｂ）は、システムクロックｇの発生タイミ
ングであり、（Ｃ）は、カウンタアドレスを示す。同図
（Ａ）において、カウンタ２８３１、２８３３がカウン
トを開始するとカウンタアドレスがインクリメントされ
る。（Ｄ）はデコーダ２８３２、２９３４の出力を示
し、同図の例は、アドレス６からレベルを“Ｈ”にした
い場合の設定を示す。
【００５０】従って、図６のようなエラーカウンタ再起
動回路２８１は、（Ｂ）に示すようにクロックｇが数ク
ロック入力された後に、（Ａ）に示すようにカウンタ２
８３１、２８３３にカウント開始が指示されると、カウ
ンタ２８３１、２８３３はカウンタアドレスをインクリ
メントする。カウンタアドレスがデコーダ２８３２，２
８３３に送出され、デコーダ２８３２、２８３４は、そ
れぞれの出力をＮＯＲ回路２８１３に入力する。ＮＯＲ
回路２８１３はＮＯＲ演算を行い、その結果をＡＮＤ回
路２８２に出力する。ＡＮＤ回路２８２は、エラーカウ
ンタ２４０にＮＯＲ演算結果のクロックｆ’が出力され
る。
【００５１】システムクロックｇがシステムクロック選
択部２５０からエラーカウンタ再起動部２８０に入力さ
れると、エラーカウンタ再起動回路２８１のカウンタ２
８３１、２８３３に入力される。カウンタ２８３１、２
８３３はクロックｇが切り替わる期間中はカウンタを停
止させ、任意のクロック切替えが終了した任意の時点で
カウントを開始する。図７（Ａ）に示すように、カウン
タ２８３１、２８３３でカウントを開始すると、カウン
タアドレスがインクリメントされる。カウンタアドレス
“６”から同期検出回路２３０に同期検出を実行させる
場合には、デコード２８３２、２８３４の出力をカウン
タアドレス６からハイレベル（Ｈ）を出力する。
【００５２】同期検出回路２３０は、デコード２８３
２、２８３４からローレベル信号ｆが出力されている期
間に初期設定され、ハイレベル信号ｆが出力されると、
同期検出を新たに開始する。
【００５３】このように、本実施例では、自己試験安定
化回路において、試験パターン確認回路において、シス
テムクロックの切替えを行う期間中にエラーカウンタ再
起動部２８０を設けることにより、同期検出回路２３０
に対してエラーカウタ再起動部２８１の出力信号をロー
レベルで入力する。システムクロックの切替えが終了し
たら、当該出力信号をハイレベルに変化させて入力す
る。これにより、同期検出回路２３０は、ローレベルの
信号ｆが入力されている期間中は、同期検出のタイミン
グについて初期設定し、ハイレベルの信号ｆが入力され
ると、ＰＮパターンとの同期を検出する。
【００５４】図３の試験器の動作として最初に自己試験
時について説明する。図８は、本発明の自己試験時のシ
ステム概念図である。同図に示すように、自己試験時に
は、試験パターン発生回路１００から出力されたＰＮパ
ターンｙが試験パターン確認回路２００に渡され、試験
パターン確認回路２００からの出力パターンと試験パタ
ーン発生回路１００からのＰＮパターンｙと比較するこ
とにより、パターンが合致していない場合には、当該内
部試験回路が故障していると判断する。
【００５５】図３に示す試験パターン生成回路１００か
らＰＮパターンｙが試験パターン確認回路２００の第１
の信号選択回路２１０に入力される。また、第１の信号
選択回路２１０は、通常試験か、自己試験かを選択する
ための選択信号ｓ１が入力される。ここで、自己試験を
行う場合には、選択信号入力部（図示せず）から自己試
験時として（Ｌｏｏｐ＝０）が入力され、インバータ２
５１で反転され、選択信号ｓ１＝１が入力される。従っ
て、第１の信号選択回路２１０は、端子ａに入力される
ＰＮパターンを選択し、第２の信号選択回路２２１及
び、排他的論理和回路２２３に出力する。
【００５６】第２の信号選択回路２２１は、端子ａに入
力される試験パターン確認部２２０を介した信号ｈと端
子ｂに入力される第１の信号選択回路２１０から出力さ
れたＰＮパターン信号の何れかを選択信号ｓ２により選
択する。選択信号ｓ２は、同期検出回路２３０から出力
される。排他的論理和回路２２３から出力されるエラー
入力信号ｃが所定値以下であれば、同期していると判定
し、同期確立信号ｓ２（ｓ２＝０）を出力し、エラー入
力信号ｃが所定値より大きければ、非同期であると判定
し、非同期信号ｓ２（ｓ２＝１）を出力する。第２の信
号選択回路２２１は、同期確立信号ｓ２（ｓ２＝０）が
入力された場合には、端子ａに入力される試験パターン
確認部２２０よりフィードバックされたＰＮ信号ｈを選
択し、非同期信号ｓ２（ｓ２＝１）が入力された場合に
は、端子ｂに入力される信号を選択する。
【００５７】エラーカウンタ再起動部２８０に選択信号
入力部（図示せず）から入力される信号、カウンタスタ
ート・ストップ信号（＝０）が入力される。自己試験時
は、選択信号として、１が入力される。エラーカウンタ
再起動部２８０は、エラーカウンタ起動回路２８１、Ａ
ＮＤ回路２８２、ＯＲ回路２８３より構成される。
【００５８】まず、エラーカウンタ再起動部２８０のＯ
Ｒ回路２８３には、選択信号（自己試験＝１）と、カウ
ンタスタート・ストップ信号（ストップ状態＝０）が入
力される。エラーカウンタ起動回路２８１には、システ
ムクロック切替信号ｇが入力され、エラーカウンタ起動
回路２８１内部処理（処理の詳細は、後述する）により
出力信号がＡＮＤ回路２８２に入力される。ＡＮＤ回路
２８２の出力は、エラーカウンタ２４０及び、同期検出
回路２３０に出力される。
【００５９】エラーカウンタ２４０は、カウンタ再起動
部２８０の信号ｆ’が入力されると、エラーカウント値
を“０”する。同期検出回路２３０は、カウンタ再起動
部２８０から信号ｆ’が入力されると初期同期を確立す
る。これにより同期検出回路２３０は、同期していると
判定し、同期状態信号ｍをエラーカウンタ２４０に入力
する。これにより、エラーカウンタ２４０は、エラー信
号ＥＲが入力された場合に順次インクリメントすること
によりエラーをカウントすると同時に、表示部２９０に
エラー数を表示する。また、エラー数が所定値以上にな
った場合には、オーバーフロー信号ｅを表示部２９０に
送出し、オーバーフローになったことをオペレータに通
知する。
【００６０】次に、通常試験時の動作を図３により説明
する。
【００６１】図９は、本発明の通常試験時のシステム概
念図である。同図に示すように、通常試験時には、試験
パターン発生回路１００から出力されたＰＮパターンｙ
が外部のプリント盤４００に渡され、プリント盤３００
よりドロップ信号ｚが試験パターン確認回路２００に入
力される。これにより、試験パターン確認回路２００
は、ドロップ信号ｚと試験パターン確認回路２００の出
力信号を比較することにより、パターンが合致していな
い場合には、当該プリント盤３００に障害が発生してい
ると判断する。
【００６２】図３において、試験パターン生成回路１０
０からインサート信号（ＰＮパターン）ｘが外部の装置
に入力される。また、第１の信号選択回路２１０は、通
常試験か、自己試験かを選択するための選択信号ｓ１が
入力される。ここで、通常試験を行う場合には、選択信
号入力部（図示せず）から通常試験時として（Ｌｏｏｐ
＝１）が入力され、インバータ２５１で反転され、選択
信号ｓ１＝１が入力される。従って、第１の信号選択回
路２１０は、端子ｂに入力されるドロップ信号ｚを選択
し、第２の信号選択回路２２１及び、排他的論理和回路
２２３に出力する。
【００６３】第２の信号選択回路２２１は、端子ａに入
力される試験パターン確認部２２０を介した信号ｈと端
子ｂに入力される第１の信号選択回路２１０から出力さ
れたドロップ信号の何れかを選択信号ｓ２により選択す
る。選択信号ｓ２は、同期検出回路２３０から出力され
る。排他的論理和回路２２３から出力されるエラー入力
信号ｃが所定値以下であれば、同期している判定し、同
期確立信号ｓ２（ｓ２＝０）を第２の信号選択回路２２
１に出力し、エラー入力信号ｃが所定値より大きけれ
ば、非同期であると判定し、非同期信号ｓ２（ｓ２＝
１）を出力する。第２の信号選択回路２２１は、同期確
立信号ｓ２が入力された場合には、端子ａに入力される
試験パターン確認部２２０よりフィードバックされたＰ
Ｎ信号ｈを選択し、非同期信号ｓ２が入力された場合に
は、端子ｂに入力される信号を選択する。
【００６４】エラーカウンタ再起動部２８０は選択信号
入力部（図示せず）から入力される信号、カウンタスタ
ート・ストップ信号（＝０）が入力される。通常試験時
は、選択信号として、“０”が入力される。まず、エラ
ーカウンタ再起動部２８０のＯＲ回路２８３には、選択
信号（通常試験＝０）と、カウンタスタート・ストップ
信号（ストップ状態＝０）が入力される。エラーカウン
タ起動回路２８１には、システムクロック切替信号ｇが
入力され、エラーカウンタ起動回路２８１は、前述の内
部処理により出力信号がＡＮＤ回路２８２に入力され
る。ＡＮＤ回路２８２からの出力は、エラーカウンタ２
４０及び、同期検出回路２３０に出力される。
【００６５】エラーカウンタ２４０は、カウンタ再起動
部２８０からの信号ｆが入力されると、エラーカウント
値を“０”する。同期検出回路２３０は、カウンタ再起
動部２８０から信号ｆが入力されると、初期同期を確立
する。これにより同期検出回路２３０は、同期している
と判定し、同期状態信号ｍをエラーカウンタ２４０に入
力する。これにより、エラーカウンタ２４０は、エラー
信号ＥＲが入力された場合に順次インクリメントするこ
とによりエラーをカウントすると同時に、表示部２９０
にエラー数を表示する。また、エラー数が所定値以上に
なった場合には、オーバーフロー信号ｅを表示部２９０
に送出し、オーバーフローになったことをオペレータに
通知する。
【００６６】図１０は、本発明の一実施例の全体の動作
を示すフローチャートである。
【００６７】同図に示すように、通常試験は、ステップ
１からステップ９に示す動作を行い、自己試験はステッ
プ１０からステップ１７に示す動作を行う。
【００６８】通常試験において、システムクロックの系
の切り替え（０系から１系又は１系から０系）がある場
合には、エラーカウンタ信号をオン状態とし（ステップ
３）、エラーカウンタ再起動回路２８０によりエラーカ
ウンタ２４０のカウンタ値をリセットする（ステップ
４、ステップ５）。次に、同期検出回路２３０が同期の
取り直しを行い（ステップ６）、同期状態信号ｍをエラ
ーカウンタ２４０に送る（ステップ７）。これにより、
外部から入力されるドロップ信号ｚにエラーが発生して
いる場合には、エラーカウンタ２４０はエラーのカウン
トを計数し、ディスプレイ装置２９０に送出する。これ
によりディプレイ装置２９０はエラーカウント値を表示
し、オペレータに通知することが可能となる（ステップ
９）。また、ステップ２において系の切り替えがない場
合には、エラーカウンタ２４０はエラーカウントを続行
する（ステップ８）。
【００６９】また、自己試験では、上記の通常試験のス
テップ３からステップ８と同様の動作を行い、ステップ
１７において、内部のインサート信号のエラーの値をカ
ウントし、ディスプレイ装置２９０に表示する操作を行
う（ステップ１７）。
【００７０】なお、上記実施例において、エラーカウン
タ再起動部２８０の例として、図４、図６を用いて説明
したが、本発明は、前述の例に限定されることなく、シ
ステムクロック系切替え時に同期検出回路２３０が初期
設定され、切替えが終了した時点で同期検出を実行する
ような構成であればよい。
【００７１】本発明は、上記実施例に限定されるとこな
く、特許請求の範囲内において種々変更が可能である。
【００７２】
【発明の効果】上述のように本発明によれば、伝送装置
に試験機能において、自己試験中にシステムクロックが
０系から１系、１系から０系に切替が発生しても安定し
て通常試験、自己試験を継続することができる。
【００７３】また、自己試験のみならず、通常試験中に
システムクロク切替が発生しても安定して試験を継続す
ることが可能である。
【図面の簡単な説明】
【図１】本発明の原理構成図である。
【図２】本発明のシステム概念図である。
【図３】本発明の試験器の構成図である。
【図４】本発明の一実施例のエラーカウンタ再起動回路
の構成例を示す図である。
【図５】本発明の一実施例の図４に示すエラーカウンタ
再起動回路を設定した場合のタイミングを示す図であ
る。
【図６】本発明の他の実施例のエラーカウンタ再起動回
路の構成例を示す図である。
【図７】本発明の他の実施例の図６に示すエラーカウン
タ再起動回路を設定した場合のタイミングを示す図であ
る。
【図８】本発明の自己試験時のシステム概念図である。
【図９】本発明の通常試験時のシステム概念図である。
【図１０】本発明の一実施例のフローチャートである。
【図１１】従来の試験回路の構成図である。
【図１２】従来の動作のフローチャートである。
【図１３】従来の自己監視中にシステムクロックに異常
が発生した場合の各信号パターンを示す図である。
【符号の説明】 １，２ 伝送路 １００ 試験パターン生成手段、試験パターン生成回路 ２００ 試験パターン確認手段 ２１０ 第１の信号選択手段 ２２０ 試験信号確認手段 ２２１ 第２の信号選択回路 ２２３ 排他的論理和回路 ２３０ 同期検出手段、同期検出回路 ２３２ ＡＮＤ回路 ２３３ ＯＲ回路 ２４０ エラーカウンタ ２５０ クロック切替手段 ２５１ インバータ ２８０ エラーカウンタ再起動手段、エラーカウンタ再
起動部 ２８１ エラーカウンタ再起動回路 ２８２ ＡＮＤ回路 ２８３ ＯＲ回路 ２９０ ディスプレイ装置 ３００，４００，５００ プリント盤 ３１０，５１０ 信号選択回路 １０００ 内部試験器 ２８１１ モノマルチＡ ２８１３ ＮＯＲ回路 ２８１４ インバータ ２８２２ モノマルチＢ ２８３１，２８３３ カウンタ ２８３２，２８３４ デコーダ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−19810（ＪＰ，Ａ) 特開 平５−308400（ＪＰ，Ａ) 特開 平４−80154（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 29/14 H04L 12/26 H03K 21/40 H04L 1/22

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項１】 冗長構成の伝送装置の試験を行なう場合
    に、クロック切り替え手段により切り替えられたクロッ
    クが入力され、試験用のＰＮ信号を生成する試験パター
    ン生成手段と、該試験パターン生成手段で生成された試
    験パターンを確認する試験パターン確認手段より構成さ
    れる試験回路であって、前記 試験パターン生成手段で生成された試験パターンま
    たは、前記伝送装置からの試験信号のいずれかを選択す
    るための第１の信号選択手段と、 自己回路内部でフィードバックされる信号または、前記
    第１の信号選択手段で選択された信号のいずれかを選択
    する第２の信号選択手段を含み、前記 第１の信号選択手段、または、前記第２の信号選択
    手段で選択された試験信号の確認を行なう試験信号確認
    手段と、前記 第１の信号選択手段によって選択された試験パター
    ンと前記試験信号確認手段からの出力とのパターン同期
    がとれているかを検出し、パターン同期がとれている場
    合には、同期確立信号を出力し、同期が外れている場合
    には、エラー信号を出力する同期検出手段と、前記 同期検出手段が前記エラー信号を出力したカウント
    をとるエラーカウンタと、 外部から入力されるクロック信号の系を切り替える前記
    クロック切り替え手段において系が切り替わるタイミン
    グを監視し、切り替えの時間内に前記同期検出回路を初
    期設定し、クロック信号の系の切り替えが終了したら、
    前記エラーカウンタをリセットするエラーカウンタ再起
    動手段とを含む試験パターン確認手段とを有することを
    特徴とする試験回路。
  2. 【請求項２】 前記第１の信号選択手段に入力される信
    号が前記試験パターン生成手段からのインサート信号の
    場合には、自己回路の試験を行い、外部からドロップ信
    号が入力された場合には、通常試験を行なう請求項１記
    載の試験回路。
  3. 【請求項３】 前記同期検出手段は、 前記エラーカウンタを起動させる信号が入力されると、
    パターン同期の開始時点を初期化し、初期化したことを
    前記エラーカウンタに通知し、 前記エラーカウンタは、 前記同期検出手段から初期化済の通知が入力され、任意
    のタイミングで起動信号が入力され、かつ前記エラーカ
    ウンタ再起動手段からのリセット信号が入力された場合
    に、リセットを行なう請求項１記載の試験回路。
  4. 【請求項４】 前記エラーカウンタ再起動手段は、 前記システムクロックの系が切り替わった際に、前記同
    期検出手段に入力されるカウンタ起動信号をローレベル
    にすることにより前記同期検出手段を初期設定し、前記
    エラーカウンタを再起動させる請求項３記載の試験回
    路。
  5. 【請求項５】 前記エラーカウンタ再起動手段は、 前記システムクロック選択手段に入力されるシステムク
    ロック選択信号が第１のモノマルチに入力され、該シス
    テムクロック選択信号を反映させたクロックが第２のモ
    ノマルチに入力されると、該第１のモノマルチの出力と
    該第２のモノマルチの出力を排他的論理和演算を行い、
    前記カウンタ起動信号と該排他的論理和演算された信号
    のＡＮＤ演算を行い、演算結果の信号を前記エラーカウ
    ンタに入力する請求項４記載の試験回路。
  6. 【請求項６】 前記エラーカウンタ再起動手段は、 外部から入力されるクロックをカウントするカウンタ
    と、任意のカウンタアドレスのレベルを変化させるため
    のデコーダの組を２組用いて、該カウンタにおいてカウ
    ントの開始に伴って該カウンタアドレスの値をインクリ
    メントし、任意のカウンタアドレスまで該デコーダの出
    力をローレベルとして前記同期検出手段を初期設定し、
    該任意のカウンタアドレス以降の該デコーダの出力をハ
    イレベルとして該２つの組のデコーダの出力について排
    他的論理和演算を行い、前記カウンタ起動信号とのＡＮ
    Ｄ演算を行い、演算結果の信号を前記エラーカウンタに
    入力する請求項４記載の試験回路。
  7. 【請求項７】 試験パターン生成回路がシステムクロッ
    クにより第１の試験パターンを生成するステップと、前記 第１の試験パターンを自己回路内の試験パターン確
    認回路に入力するステップと、前 記試験パターン確認回路へのシステムクロックの供給
    に基づいて第２の試験パターンを発生するステップと、前記 システムクロックが切り替わった場合に、エラーカ
    ウンタをリセットすると同時に、前記第１の試験パター
    ンの出力と前記第２の試験パターンの出力の同期タイミ
    ングの初期化を行なうステップと、前記 第１の試験パターンの出力と前記第２の試験パター
    ンを比較し、合致していれば、前記自己回路は正常であ
    ると判定し、合致していない場合にはエラーであると判
    定するステップと、 エラーであると判定された場合に、前記エラーカウンタ
    にてエラー数をカウントするステップと、前記 エラーカウンタのカウント値が所定の値以上になっ
    た場合には、オーバーフロー状態として表示するステッ
    プからなることを特徴とする自己試験方法。
  8. 【請求項８】 試験パターン生成回路がシステムクロッ
    クにより第１の試験パターンを生成するステップと、前記 第１の試験パターンを試験パターン確認回路に入力
    するステップと、前記 試験パターン生成回路で生成された試験パターンを
    自己回路以外の回路に循環させるステップと、前記 システムクロックが切り替わった場合に、エラーカ
    ウンタをリセットすると同時に、前記第１の試験パター
    ンの出力と前記自己回路以外の回路を循環させた外部信
    号パターンの出力の同期タイミングの初期化を行なうス
    テップと、前記 第１の試験パターンの出力と前記外部信号パターン
    を比較し、合致していれば前記自己回路以外の回路は正
    常であると判定し、合致していない場合にはエラーであ
    ると判定するステップと、 エラーであると判定された場合に、前記エラーカウンタ
    にてエラー数をカウントするステップと、前記 エラーカウンタのカウント値が所定の値以上になっ
    た場合には、オーバーフロー状態として表示するステッ
    プからなることを特徴とする通常試験方法。
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