JP3231776B2 - 積層回路基板 - Google Patents

積層回路基板

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JP3231776B2 JP52086494A JP52086494A JP3231776B2 JP 3231776 B2 JP3231776 B2 JP 3231776B2 JP 52086494 A JP52086494 A JP 52086494A JP 52086494 A JP52086494 A JP 52086494A JP 3231776 B2 JP3231776 B2 JP 3231776B2
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Description

【発明の詳細な説明】 技術分野 本発明は複数の配線層が積層されてなる積層回路基板
に関し、特に、積層回路基板に搭載された各種回路素子
の定数を配線層間の選択的な接続により設定可能な積層
回路基板、および２つの遮蔽用の配線層の間に挟まれた
高周波配線層における分布回路定数を任意に設定し得る
積層回路基板に関する。
背景技術 従来、積層回路基板は、それぞれ配線パターン等が形
成された複数の配線層を複数枚積層し、配線層間での接
続が必要な場合には、その配線層間にビアを形成するよ
うにしている。
このような積層回路基板は、通常の回路素子とそれら
を接続する配線とが配置された回路基板が単に積層され
たものだけでなく、積層状態によりコンデンサ素子、抵
抗素子、インダクタンス素子等を形成するものとして使
用されるようになってきている。
図21（Ａ），（Ｂ）はコンデンサ素子として使用され
る従来の積層回路基板の構成を示す図であり、図21
（Ａ）は分解斜視図、図21（Ｂ）は完成図である。この
コンデンサ素子は積層コンデンサであり、積層コンデン
サ384は、互いに極性の異なる２層１組の配線層381,382
が複数組積層されている。配線層381,382の各配線層本
体381a,382aは誘電体材料で形成されており、それらの
表面には、それぞれ電極箔381b,382bが印刷されてい
る。
電極箔381b,382bは、それぞれ対称の位置にある配線
層本体381a,382aの端部に相当する縁端部381c,382cの位
置まで印刷されている。配線層381,382は、所要組だけ
積層され、プレスおよび焼成される。プレスされた積層
コンデンサ384には、図21（Ｂ）に示すように各電極取
り出し側に電極端子384a,384bが取り付けられ、コンデ
ンサ素子として電子回路に実装される。なお、電極端子
384a,384bは縁端部381c,382cにそれぞれ接続されてい
る。
このような構成の積層コンデンサ384では、各配線層
間の静電容量は、配線層本体381a,382aを形成する誘電
体材料の誘電率とその厚み、および電極箔381b,382bの
面積で決まる。また、積層コンデンサ384の全体の静電
容量は、その積層枚数を変化させることにより、種々の
値が実現される。
しかし、このような積層コンデンサ384では、所望の
静電容量値に応じて配線層の積層枚数や外形サイズ等を
考慮しなくてはならず、製造効率や管理性が悪かった。
また、配線層の積層枚数や外形サイズが変わることによ
り電極端子384a,384bもそれに応じたサイズのものを用
意しなければならず、この点でも製造効率等の低下を招
いていた。
また、積層回路基板により、上記のようにコンデンサ
素子を構成した以外にも、抵抗素子やインダクタンス素
子として形成したものにおいても、同様の問題点があっ
た。
また、インダクタンス素子を構成した場合には、配線
層本体を構成する材料により、インダクタンス素子の定
数が制約されてしまい、所望の定数（特に誘導損）のイ
ンダクタンス素子を得られず、例えばこれでLCフィルタ
を構成した場合に所望のＱ（quality factor）が得られ
ないという問題があった。
一方、ストリップ線路を用いた高周波回路基板は、パ
ターン（伝送線路）をIC技術等により形成することがで
き、量産性、再現性、経済性に優れ、小形、軽量である
等の利点を有しているため、携帯電話機等に多く実用さ
れている。
この種の高周波回路基板においては、電波の漏れや他
からの干渉の防止を図るとともに、分布回路定数の調整
の容易化を図る必要がある。
図22は、一般的なマイクロストリップ線路を用いた開
放型の高周波回路基板を示している。この高周波回路基
板は、アルミナセラミック、石英又はサファイア等から
なる誘電体基板401の一方の面にストリップ線路（導体
パターン）402を形成し、他方の面にグランドパターン
（接地導体）403を形成して構成される。
この高周波回路基板は、基板表面にストリップ線路40
2が形成される開放型であるため、インピーダンス等の
回路特性の調整や修理等には便利であるが、その反面電
波の漏れや他からの干渉等の問題がある。
この問題を解決するため、近時においては、上下の接
地導体で中心導体（ストリップ線路）を遮蔽する積層型
の高周波回路基板（トリプレート線路）が使用されてい
る。
この種の高周波回路基板は、図23に示すように、スト
リップ線路404を中心導体としてその両側に誘電体層
（基板）405を介してそれぞれグランドパターン406a,40
6bが配置され、さらに誘電体層405を介して表面配線パ
ターン407aおよび表面グランドパターン407bが配置され
て構成される。
ストリップ線路404はビア408aを介して表面配線パタ
ーン407aと導通され、グランドパターン406a,406bはビ
ア408bを介して表面グランドパターン407bと導通され
る。
一対のグランドパターン406a,406bは一様な平面箔で
形成されており、ストリップ線路404はグランドパター
ン406a,406bにより遮蔽されているので、上記の開放型
の高周波回路基板と比較して、この遮蔽型の高周波回路
基板は電波の漏れや他からの干渉が格段に少ない。
しかし、従来の積層遮蔽型の高周波回路基板において
は、ストリップ線路及びグランドパターンは、積層基板
の内層に配置されるので、インピーダンスや周波数の整
合等の回路特性の調整が困難であるという問題があっ
た。
発明の開示 本発明はこのような点に鑑みてなされたものであり、
同じ積層数および外形サイズでありながら目的に応じて
配線層間の電気的な接続を自由に行い、異なる定数の回
路素子を得ることのできる積層回路基板を提供すること
を第１の目的とする。
また、インピーダンスや周波数の整合等の回路特性の
調整を容易に行うことができる遮蔽型の積層回路基板を
提供することを第２の目的とする。
本発明では上記第１の目的を達成するために、各絶縁
体層上に少なくとも導電箔のパターンが形成され、積層
される複数の配線層と、積層された複数の配線層の表面
に積層される接続用配線層と、接続用配線層上に互いに
絶縁状態で形成された複数の端子パターンと、複数の端
子パターンのうちの少なくとも２つを、複数の配線層の
対応するパターンに電気的に接続する複数のビアと、複
数の端子パターンを選択的に互いに接続する接続手段
と、を有することを特徴とする積層回路基板が、提供さ
れる。
また、上記複数の配線層を、積層型コンデンサの電極
用配線層として、または積層型抵抗器の抵抗素子用配線
層として、さらに、積層型コイルのインダクタンス素子
用配線層として用いる。さらにまた、上記複数の配線層
を、積層型コンデンサの電極用配線層として用いるとと
もに、積層型コイルのインダクタンス素子用配線層とし
て用いてLCフィルタやインピーダンス整合回路を構成す
る。
つぎに、本発明では上記第２の目的を達成するため
に、高周波線路と該高周波線路を挟んで対峙する一対の
グランドパターンを誘電体内に配置するとともに、基板
表面に表面配線パターンを形成してなる積層回路基板が
提供される。この積層回路基板は、グランドパターンの
少なくとも一方に設けられ、電気的に互いに絶縁状態に
分断された複数の箔片と、表面配線パターンに、互いに
絶縁した状態で設けられ、複数の箔片にそれぞれビアを
介して導通された複数のランドと、表面配線パターンに
設けられた接地用の表面グランドパターンと、複数のラ
ンドのいずれかと表面グランドパターンとを選択的に導
通する導通手段と、を有する。
または、この積層回路基板は、高周波線路に沿って表
面配線パターンに互いに絶縁して設けられた複数のラン
ドと、表面配線パターンに設けられた信号取り出し用の
表面信号パターンと、複数のランドを高周波線路にそれ
ぞれ対応する位置で接続する複数のビアと、複数のラン
ドのいずれかと表面信号パターンとを選択的に導通する
導通手段と、を有する。
図面の簡単な説明 図１は第１の実施例の積層コンデンサの構成を示す分
解斜視図である。
図２は図１の積層コンデンサの外観図である。
図３は積層コンデンサの静電容量調節の原理を説明す
る回路図である。
図４は第２の実施例の構成を示す側断面図である。
図５は図４の積層コンデンサの平面図である。
図６は第３の実施例の構成を示す概念図である。
図７は第４の実施例の構成を示す概念図である。
図８は第５の実施例の構成を示す概念図である。
図９は第６の実施例の構成を示す概念図である。
図10は第７の実施例の積層コイルの構成を示す分解斜
視図である。
図11は第８の実施例のインピーダンス整合回路および
LCフィルタの構成を示す分解斜視図である。
図12は図11の第８の実施例の回路図である。
図13（Ａ），（Ｂ）は積層回路基板の側断面であり、
図13（Ａ）は図11の第８の実施例の側断面、図13（Ｂ）
は他のタイプの積層回路基板の側断面である。
図14（Ａ），（Ｂ），（Ｃ）は第９の実施例の高周波
回路基板の構成図であり、図14（Ａ）は高周波回路基板
の斜視図、図14（Ｂ）はグランドパターン層を示す平面
図、図14（Ｃ）は表面配線パターン層を示す平面図であ
る。
図15（Ａ），（Ｂ）はワイヤボンディングによる接続
を示す図であり、図15（Ａ）は平面図、図15（Ｂ）は側
面図である。
図16（Ａ），（Ｂ）はジャンパーチップによる接続を
示す図であり、図16（Ａ）は平面図、図16（Ｂ）は側面
図である。
図17（Ａ），（Ｂ）は印刷による接続を示す図であ
り、図17（Ａ）は平面図、図17（Ｂ）は側面図である。
図18はインピーダンスと接続数（グランドパターン面
積）との関係を示すグラフ図である。
図19（Ａ），（Ｂ）は第10の実施例の高周波回路基板
の構成図であり、図19（Ａ）は一部を透視してみた場合
の斜視図、図19（Ｂ）は破断斜視図である。
図20は高周波アンプ等におけるストリップ線路の長短
により増幅性能と周波数との関係を示すグラフである。
図21（Ａ），（Ｂ）は従来の積層コンデンサの構成を
示す図であり、図21（Ａ）は分解斜視図、図21（Ｂ）は
完成図である。
図22は遮蔽のないタイプの従来の高周波回路基板を示
す側面図である。
図23（Ａ），（Ｂ），（Ｃ）は積層遮蔽型の従来の高
周波回路基板を示す図であり、図（Ａ）は斜視図、図23
（Ｂ）はＡ−Ａ線断面図、図23（Ｃ）はＢ−Ｂ線断面図
である。
発明を実施するための最良の形態 以下、本発明の実施例を図面に基づいて説明する。
図１は本発明の第１の実施例である積層コンデンサの
構成を示す分解斜視図である。積層コンデンサ１は、最
上部の接続用配線層２の下に複数の電極配線層11〜1m
（m:奇数）が積層されることにより形成される。また、
電極配線層11〜1mは、上から奇数番目のものと偶数番目
のものとがそれぞれ反対の極性となるように積層されて
いる。電極配線層11〜1mおよび接続用配線層２の各本体
は、グリーンシート等の誘電体で形成されており、各平
面の縦、横のサイズがほぼ同一となるように形成されて
いる。
こうして、隣接する電極配線層同士、例えば電極配線
層11および電極配線層12によって１個のコンデンサが形
成される。さらに、電極配線層12は、図示されていない
下側の隣接電極配線層とによってもう一つのコンデンサ
を形成している。
電極配線層1mを除く他の電極配線層と、接続用配線層
２とには、それぞれビアP1〜Pnが穿設されている。ビア
P1〜Pnの個数は、電極配線層11〜1mのうちの奇数番目の
電極配線層の枚数と同じ数、すなわち、ｎ＝（ｍ＋１）
/2個である。また、これらビアP1〜Pnには、銀等のビア
材料が充填されている。各層の対応するビアは積層時に
各同一直線上に並ぶように配置されている。
接続用配線層２の上側面には、各ビアP1〜Pnと電気的
に接続される端子箔21〜2nが印刷されている。また、接
続用配線層２の上側面には、Ｔ字型の導体の接続路20が
印刷されている。接続路20の通路20aは、ビアP1〜Pnの
列とほぼ平行に設けられ、そのほぼ中央部に通路20bの
一端が連結されている。また、通路20bの他端は、接続
用配線層２の縁端部2aまで延びている。
電極配線層11の上面の大半には、電極箔11aが印刷さ
れている。この電極箔11aには端子部11bが形成されてお
り、ビアP1のみと電気的に接続されている。同様の他の
奇数番目の電極配線層もそれぞれビアP2以降の何れか１
個のみと電気的に接続される端子部を有した電極箔が印
刷されている。そして、最下層の電極配線層1mの電極箔
1maは、その端子部1mbによってビアPnと接続されてい
る。
一方、偶数番目の電極配線層12の上面の大半には、電
極箔12aが印刷されている。この印刷箔12aは、電極配線
層12の縁端部12bまで延びている。ただし、電極箔12a
は、ビアP1〜Pnの部分だけは繰り抜かれており、ビアP1
〜Pnとは絶縁されている。他の偶数番目の電極配線層も
同様な構成となっている。
このように構成される接続用配線層２と、電極配線層
11〜1mとをそれぞれ位置合わせを行った後に積層し、プ
レスおよび焼成することにより、積層コンデンサ１が形
成される。
図２はプレス処理後の積層コンデンサ１の外観を示す
斜視図である。積層された状態では、端子箔21〜2nはそ
れぞれビアP1〜Pnを介して電極配線層11〜1mのうちの対
応する奇数番目の電極配線層と電気的に接続される。ま
た、積層コンデンサ１の両電極間には、それぞれ端子部
材3,4が取り付けられる。
端子部材３は、偶数番目の電極配線層12等の各電極箔
12a等と電気的に接続するように取り付けられている。
一方、端子部材４は、接続配線層２の通路20bと電気的
に接続するように取り付けられている。
このような構成により、積層コンデンサ１は、端子箔
21〜2nと通路20aとを、印刷配線やワイヤボンディング
等の処理を行うことによって電気的に接続し、これによ
り、端子部材3,4間に接続本数に応じた所望の静電容量
を持たせることができる。
図３はこの接続操作による積層コンデンサ１の静電容
量調節の原理を説明する回路図である。積層コンデンサ
１内部では、奇数番目の電極配線層11等と偶数番目の電
極配線層12等とによって、ｎ個のコンデンサC1〜Cnがで
きる。これらコンデンサC1〜Cnは、対応する端子箔21〜
2nの何れかが通路20aと接続されることによって全体と
しての積層コンデンサ１が生成される。
例えば、端子箔21を通路20aと接続すると、電極配線
層11と電極配線層12とからならコンデンサC1が積層コン
デンサ１として取り出される。同様に他の端子箔22〜2n
を通路20aと接続することにより、それぞれコンデンサC
2〜Cnが積層コンデンサ１として取り出される。各コン
デンサ１〜Cnの静電容量は、電極配線層間の間隔や誘電
率、電極の面積等によって決定される。この値を全て同
一にして、複数の端子箔を通路20aに同時に接続して、
所望の合成静電容量を得るようにしてもよいし、また、
各コンデンサ１〜Cnの静電容量をそれぞれ異なるように
してもよい。
このように、本実施例の積層コンデンサ１は、端子箔
21〜2nを適当に選択して通路20aと接続することによ
り、自由にその静電容量を設定することができる。した
がって、小型で一定の形状でありながら、任意の静電容
量を得ることができ、可変コンデンサのような様々な電
子回路に適用することができる。
図４は本発明の第２の実施例の構成を示す側断面図で
ある。本実施例では、積層コンデンサの他の例を示す。
積層コンデンサ30は、配線層群31からなり、配線層群31
の内部にコンデンサ層が形成されている。コンデンサ層
は、最下層に共通電極32が形成され、その上に２種類の
ガラス材料系の誘電体34,35の層が、さらにその上に４
つの分割電極33a〜33dおよび図示されていない他の分割
電極の層が形成されている。ただし、分割電極33a,33b
は誘電体34の上に、分割電極33c,33dは誘電体35の上に
形成されている。
配線層群31の最上部には、接続用配線層38が積層され
ている。この接続用配線層38の表面には、端子パターン
36,37と、パッドパターンPa1〜Pa4および図示されてい
ない他のパッドパターンとが印刷されている。パッドパ
ターンPa1〜Pa4は、それぞれビアH1〜H4を介して分割電
極33a〜33dと電気的に接続されている。また、端子パタ
ーン37は、ビアH5を介して共通電極32と電気的に接続さ
れている。
図５は図４は積層コンデンサ30の平面図である。図に
示すように、接続用配線層38の表面には、端子パターン
36,37と、パッドパターンPa1〜Pa4,Pb1〜Pb4,Pc1〜Pc4,
Pd1〜Pd4とが印刷されている。
このような構成の積層コンデンサ30は、例えばパッド
パターンPa1を端子パターン36に接続すると、端子パタ
ーン36,37間で一つのコンデンサが形成される。同様に
他のパッドパターンPa2〜Pa4,Pb1〜Pb4,Pc1〜Pc4,Pd1〜
Pd4から所望の数を選択し、端子パターン36に接続する
か、あるいはパッドパターン同士で接続することによ
り、その数に応じたコンデンサが形成される。すなわ
ち、接続の組み合わせに応じて端子パターン36,37間の
静電容量を可変調節することができる。
また、誘電体34,35の材料や厚み、電極の面積等を予
め適切に選定することによって、任意の静電容量を持つ
積層コンデンサを形成することができる。
なお、パッドパターンと端子パターンとの間の接続
は、ワイヤボンディング、パターン印刷、ジャンパーチ
ップ実装等により行われる。
図６は本発明の第３の実施例の構成を示す概念図であ
る。本実施例では、本発明を積層抵抗体に適用した場合
の例を示す。積層抵抗体40は、例えば４層の抵抗体41〜
44と、最上層の接続用配線層45とで構成されている。抵
抗体41は、まず絶縁体層上に導電パターン41a,41bを印
刷し、さらに、酸化ルテニウム等からなる抵抗体パター
ン41cを印刷することにより形成されている。導電パタ
ーン41aはビア40aを介して接続用配線層45の表面パター
ン45aと接続されている。一方、導電パターン41bは、ビ
ア40bを介して接続用配線層45の表面パターン45bと接続
されている。
他の抵抗体42〜44も同様に、それぞれ抵抗体パターン
42c〜44c、導電パターン42a〜44a,および導電パターン4
2b〜44bが形成されている。また、導電パターン42a〜44
aは、ともにビア40aを介して接続用配線層45の表面パタ
ーン45aと接続される。一方、導電パターン42b〜44b
は、それぞれビア40c〜40eを介して接続用配線層45の表
面パターン45c〜45eと接続される。
なお、ここでは、抵抗体パターン41c〜44cは、全て同
一の抵抗値を持つものとする。
接続用配線層45上では、表面パターン45aは端子45fと
接続されている。一方、表面パターン45b〜45eは、全て
端子45gと接続されている。
このような構成により、積層抵抗体40の端子45f,45g
間の抵抗値は、抵抗体41〜44を全て並列に接続したとき
の合成抵抗値となる。例えば抵抗体41〜44の各抵抗値を
ｒとすると、合成抵抗値はr/4となる。
そこで、接続用配線層45上の表面パターン45b〜45eの
何れかを切断することにより、その切断する本数によっ
て合成抵抗値を適度に増大することができる。また、抵
抗体41〜44の各抵抗値を互いに異なるように設計すれ
ば、より変化のある組み合わせを作ることができる。
図７は第３の実施例の変形例である第４の実施例を示
す概念図である。抵抗体50は、同一層に形成される３枚
の抵抗体51〜53と、その上部に積層される接続用配線層
54とから構成される。抵抗体51には、導電パターン51a
〜51dと、抵抗体パターン51e〜51gとが交互にかつ直列
に印刷されている。同様に、抵抗体52には導電パターン
52a〜52dおよび抵抗体パターン52e〜52gが、抵抗体53に
は導電パターン53a〜53dおよび抵抗体パターン53e〜53g
がそれぞれ印刷されている。
また、各抵抗体51〜53の一端の導電パターン51a,52a,
53aは、ともにビア50aを介して接続用配線層54の表面パ
ターン54aと接続される。一方、他端側の各導電パター
ン51d,52d,53dは、それぞれビア50d〜50fを介して接続
用配線層54の表面パターン54d〜54fと接続される。
さらに、各抵抗体51〜53の抵抗体パターン間に印刷さ
れた導電パターンのうち、並列に位置にある導電パター
ン51b,52b,53bは、ビア50bを介して接続用配線層54の表
面パターン54bと接続される。同様に、並列の位置にあ
る導電パターン51c,52c,53cは、ビア50cを介して接続用
配線層54の表面パターン54cと接続される。
接続用配線層54上では、表面パターン54aは端子54gと
接続されている。一方、表面パターン54b〜54fは、全て
端子54hと接続されている。
このような構成により、積層抵抗体50は、表面パター
ン54b〜54fを選択的に切断することにより、端子54g,54
h間において所望の抵抗値を得ることができる。例え
ば、表面パターン54bを残して他の表面パターン54c〜54
fを全て切断すると、抵抗体51e,52e,53eを並列に接続し
た状態になり、最も低い抵抗値を得ることができる。一
方、表面パターン54d〜54fのうち何れか一つのみを残し
て他の表面パターン54b〜54fを全て切断すると、最も高
い抵抗値を得ることができる。
これらの他にも、表面パターン54b〜54fの切断の組み
合わせにより、様々な抵抗値を得ることができる。ま
た、各抵抗体の抵抗値を互いに異なるものにすれば、さ
らに多くの組み合わせを得ることができる。
図８は本発明の第５の実施例の構成を示す概念図であ
る。積層抵抗体60は、同一層に形成される抵抗体61およ
び導電パターン63,64と、その上部に積層される接続用
配線層62とから構成される。抵抗体61は、抵抗体パター
ン61aと、導電パターン61b,61cとを印刷することにより
形成される。抵抗体パターン61aは酸化ルテニウム等か
ら形成されている。一方、導電パターン61b,61cは通常
の導電材料である銅、または銀パラジウム等で形成され
ている。
導電パターン61bは、ビア65aを介して端子パターン62
fと電気的に接続されている。一方、導電パターン61c
は、ビア65bを介して端子パターン62gと電気的に接続さ
れている。なお、端子パターン62gには、３つの枝端子
パターン62a,62b,62cが形成されており、ビア65bは、枝
端子パターン62aを介して端子パターン62gと接続されて
いる。
導電パターン63の各両端部は、それぞれビア65c,65d
と電気的に接続されている。また、導電パターン64の各
両端部は、それぞれビア65e,65fと電気的に接続されて
いる。ビア65cは、表面パターン62dを介してビア65bと
接続されている。また、ビア65dは、枝端子パターン62b
を介して端子パターン62gと接続されるとともに、表面
パターン62eを介してビア65eと接続されている。さら
に、ビア65fは、枝端子パターン62cを介して端子パター
ン62gと接続されている。
ところで、ビア65a〜65fに充填される導電材には、抵
抗体パターン61aと同質の材料が使用される。ただし、
ビア65a〜65fの断面積は、抵抗体パターン61aの断面積
よりもかなり大きいので、その抵抗値は抵抗体パターン
61aの抵抗値よりかなり小さくなっている。
このような構成を有する積層抵抗体60は、図８に示す
配線状態であれば、端子パターン62f,62g間の抵抗値
は、概ね、抵抗体パターン61a、ビア65a、およびビア65
bを直列に接続した場合の合成抵抗値となる。すなわ
ち、抵抗体パターン61aの抵抗値をＲ、ビア65a〜65fの
各抵抗値をｒとすると、端子パターン62f,62g間の抵抗
値は、概ねＲ＋2rとなる。
この状態で、例えば枝端子パターン62aを切断する
と、端子パターン62f,62g間の抵抗値は、ビア65cおよび
ビア65dの抵抗値が加わって概ねＲ＋4rとなる。さら
に、枝端子パターン62bを切断すれば、端子パターン62
f,62g間の抵抗値は概ねＲ＋6rとなる。
このように、積層抵抗体60は、枝端子パターン62aや
枝端子パターン62bを選択的に切断することにより、抵
抗体パターン61aの抵抗値を基準に微少抵抗値（数％）
だけ増加させることができる。
なお、本実施例では、枝端子パターン62aおよび枝端
子パターン62bによる２段階の抵抗値調節機能を設ける
ようにしたが、必要に応じてより多段階に設定すること
もできる。
また、本実施例では、枝端子パターン62aおよび枝端
子パターン62bを切断することによって抵抗値の調節を
行うようにしたが、これらを予め切り離してパターン印
刷しておき、抵抗値調節のときは、逆にワイヤボンディ
ング等で接続するようにしてもよい。
図９は第５の実施例の変形例である第６の実施例を示
す図である。この積層抵抗体70は、図８の抵抗体61とほ
ぼ同じ構成を有する抵抗体71に、抵抗体からなる複数の
抵抗経路列73〜76を並列に設けたものである。抵抗経路
列73〜76の各構成は、図８のビア65b〜65f間の接続構成
とほぼ同じになっている。また、接続用配線層72表面の
パターンも、抵抗経路列73〜76に応じて端子パターン72
jに並列に枝端子パターン72a〜72hが印刷されている。
このような構成により、積層抵抗体70では、枝端子パ
ターン72a〜72hを一つ以上選択して切断することによ
り、種々の抵抗経路を作ることができる。これにより、
端子パターン72i,72j間の抵抗値をより自在に可変調節
することができる。
つぎに、本発明の積層回路基板をインダクタンス素子
に適用した実施例を説明する。
図10は本発明の第７の実施例の積層コイルの構成を示
す分解斜視図である。積層コイル80は、例えば５層の配
線層81〜85と、最上部の接続用配線層86とで構成されて
いる。配線層81〜85はグリーンシートでそれぞれ構成さ
れ、各々の中心部にはそれぞれ対応する位置に穴81a〜8
5aが設けられている。また、配線層81〜85には、これら
の穴81a〜85aを囲むように、コイル体81b〜85bがそれぞ
れ配置される。これらのコイル体81b〜85bは、積層コイ
ル80のインダクタンスを生成するための各部分をなすも
のであり、導電箔を印刷することにより形成される。コ
イル体81b〜85bは、奇数層どうし、偶数層どうしがほぼ
同じ形状となっており、コイル体81bの両端にはコイル
体端子81c,81dが形成され、同様に、コイル体82bの両端
にはコイル体端子82c,82dが、コイル体83bの両端にはコ
イル体端子83c,83dが、コイル体84bの両端にはコイル体
端子84c,84dが形成される。ただし、コイル体85bでは、
一端にコイル体端子85dが形成され、他端は、後述の端
子箔85eに接続される。
さらに、配線層81の縁端部には６つの端子箔81e〜81j
が印刷され、同様に、配線層82の対応位置に端子箔82e
〜82jが、配線層83の対応位置に端子箔83e〜83jが、配
線層85の対応位置に端子箔84e〜84jが、配線層85の対応
位置に端子箔85e〜85jが印刷される。そして、配線層81
では、端子箔81jがコイル体81bに接続され、配線層82で
は、端子箔82gがコイル体82bに接続され、配線層83で
は、端子箔83がコイル体83bに接続され、配線層84で
は、端子箔84fがコイル体84bに接続され、配線層85で
は、端子箔85hがコイル体85bに接続される。
接続用配線層86にも、配線層81〜85の穴81a〜85aと対
応する位置に穴86aが設けられ、また、配線層81〜85の
各６つの端子箔に対応する位置に端子箔86e〜86jが設け
られる。さらに、配線層81のコイル体端子81dと対応す
る位置に端子箔86dが設けられ、端子箔86jに隣接して端
子箔86kが設けられる。そして、端子箔86dと端子箔86k
とを結ぶ接続箔86mが設けられる。
接続用配線層86には、端子箔86d〜86iの位置にビアが
設けられる。配線層81には、コイル体端子81cおよび端
子箔81e〜81jの位置にビアが設けられる。配線層82に
は、コイル体端子82dおよび端子箔82e,82f,82h,82iの位
置にビアが設けられる。配線層83には、コイル体端子83
cおよび端子箔83e,83f,83hの位置にビアが設けられる。
配線層84には、コイル体端子84dおよび端子箔84e,84hの
位置にビアが設けられる。
したがって、接続用配線層86および配線層81〜85が所
定の対応位置で互いに積層され、プレスおよび焼成され
ると、接続用配線層86の端子箔86dと配線層81のコイル
体端子81dとが接続され、配線層82のコイル体端子82dと
配線層83のコイル体端子83dとが接続され、配線層84の
コイル体端子84dと配線層85のコイル体端子85dとが接続
される。また、配線層81のコイル体端子81cと配線層82
のコイル体端子82cとが接続され、配線層83のコイル体
端子83cと配線層84のコイル体端子84cとが接続される。
これにより、接続用配線層86の端子箔86kから、接続箔8
6m、配線層81のコイル体81b、配線層82のコイル体82b、
配線層83のコイル体83b、配線層84のコイル体84b、配線
層85のコイル体88bを経て、端子箔85eに至るコイルが構
成される。こうして構成されたコイルの軸心には、穴81
a〜86aが位置している。
また、焼成後には、接続用配線層86の端子箔86eが配
線層85の端子箔85eに接続され、同様に、接続用配線層8
6の端子箔86fが配線層84の端子箔84fに、接続用配線層8
6の端子箔86gが配線層82の端子箔82gに、接続用配線層8
6の端子箔86hが配線層85の端子箔85hに、接続用配線層8
6の端子箔86iが配線層83の端子箔83iに、接続用配線層8
6の端子箔86jが配線層81の端子箔81jに接続される。し
たがって、接続用配線層86の端子箔86kと端子箔86eとの
間に最大のインダクタンスが取り出され、接続用配線層
86の端子箔86j,86g,86i,86f,86hがタップ端子として機
能する。
すなわち、接続用配線層86において、一方を端子箔86
kに接続し、他方を端子箔86j,86g,86i,86f,86h,86eのい
ずれかに接続することにより、異なる値のインダクタン
スを取り出すことができる。
なお、コイルの内側に、グリーンシートを構成するガ
ラスセラミックス、アルミナ等の素材が積層されている
と、コイルの誘導損が大きくなり、このため、このコイ
ルでLC回路を構成した場合にLC回路のＱが小さくなって
しまう。こうしたことを避けるために、本実施例では、
コイルの軸心に穴81a〜86aを設けている。
以上の積層コイル80により、コイルの外形サイズは一
定でありながら、任意の値のインダクタンスを取り出
せ、かつ誘導損が小さいコイルを得ることが可能とな
る。
図11は、本発明の第８の実施例の積層回路基板の分解
斜視図である。この積層回路基板は、図１に示した積層
コンデンサおよび図10に示した積層コイルが自らの定数
を任意に設定できることに着目して、それらを応用した
インピーダンス整合回路およびLCフィルタを実現してい
る回路基板である。
この積層回路基板100は、積層表面に位置する接続用
配線層101と、インダクタンス素子を形成する２層の配
線層102,103と、コンデンサ素子を形成する７層の配線
層104〜110とから構成される。これらの配線層101〜110
は、図１および図10に示したように、各ビアによって接
続用配線層101の所定の端子箔に接続される。
図12は、こうして形成されたインピーダンス整合回路
およびLCフィルタの回路図である。すなわち、例えば、
移動体通信装置の50Ω終端回路111に接続されたインピ
ーダンス整合回路112およびLCフィルタ113を示し。LCフ
ィルタ113は、出力中心周波数を調整したり、帯域幅を
調整するものであり、インダクタンス固定のコイルL1,L
2と、容量可変のコンデンサC1,C2,C3とからなる。コン
デンサC1,C2は、図11の配線層104,105によって構成さ
れ、コンデンサC3は、図11の配線層106〜110によって構
成され、それらの容量は、接続用配線層101の各端子箔
の接続により設定される。また。インピーダンス整合回
路112は、出力側とのインピーダンス整合をとるための
ものであり、容量固定のコンデンサC4と、インダクタン
ス可変のコイルL3とからなる。コイルL3は、図11の配線
層102,103によって構成され、それらのインダクタンス
は、接続用配線層101の各端子箔の接続により設定され
る。なお、インダクタンス固定のコイルL1,L2や、容量
固定のコンデンサC4は、この実施例では接続用配線層10
1に外付けされるが、これらを配線層101〜110の中に設
けるようにしてもよい。
具体的には、積層回路基板の面積は１〜2cm2とし、コ
ンデンサC1,C2,C3用の配線層104〜110を２〜10層設定
し、コイルL3はタップを３〜10個設定する。LCフィルタ
113を調整後に、例えば、LCフィルタ113のインピーダン
スが3.5kΩとなった場合、入力側のインピーダンス50Ω
と整合するためには、インピーダンス整合回路112のコ
ンデンサC4の容量を約80pF、コイルL3のインダクタンス
を約15μＨに設定する。
図13（Ａ），（Ｂ）は、インダクタンス素子およびコ
ンデンサ素子を含む積層回路基板の側断面図であり、図
13（Ａ）は図11に示す積層回路基板の側断面を示し、図
13（Ｂ）は他の積層回路基板の側断面を示す。すなわ
ち、図13（Ａ）に示す積層回路基板100では、接続用配
線層101およびインダクタンス素子用の配線層102〜103
に、インダクタンス素子の軸心部を空間にするための穴
114が設けられるが、この穴114は配線層102〜103には及
んでいない。一方、図13（Ｂ）に示す他のタイプの積層
回路基板115では、穴116が全ての配線層を貫通してお
り、したがって、穴116がコンデンサ素子を構成する配
線層にまで至っている。大きなインダクタンスの素子を
必要な場合には、図13（Ｂ）に示すような積層回路基板
の構成にするようにしてもよい。
以上のように、積層コンデンサおよび積層コイルを応
用してインピーダンス整合回路およびLCフィルタを積層
回路基板に一体に構成することにより、その表面におい
て、周波数やインピーダンスの調整が独立に、かつ容易
に行える小型なインピーダンス整合回路およびLCフィル
タが実現する。
以上の第１〜第８の実施例は、本発明の第１の目的を
達成するものであるが、つぎに、本発明の第２の目的を
達成する第９の実施例および第10の実施例を説明する。
図14（Ａ），（Ｂ），（Ｃ）は、本発明の第９の実施
例の積層遮蔽型の高周波回路基板を示す図であり、図14
（Ａ）は積層回路基板の斜視図、図14（Ｂ）はグランド
パターン層を示す平面図、図14（Ｃ）はランドが形成さ
れた表面層の平面図である。
この高周波回路基板は、その表面にストリップ線路21
2、配線パターン215、グランドパターン（接地導体）21
3,214等がそれぞれ適宜に形成された複数の誘電体シー
ト211を積層した後に焼成して構成されており、図14
（Ａ）に示すように、ストリップ線路212を中心導体と
してその両側に誘電体シートを介してそれぞれグランド
パターン213、214が配置され、さらに誘電体シートを介
して表面配線パターン215が配置されている。表面配線
パターン215には、接地用の表面グランドパターン215a
および信号パターン215b,215cが設けられている。スト
リップ線路212の両端は、信号パターン215b,215cにビア
を介してそれぞれ接続される。
グランドパターン213は、一様は平面箔で構成されて
おり、表面グランドパターン215aにビアを介して接続さ
れる。他方のグランドパターン214は、同図14（Ｂ）に
示すように、その一部が概略メッシュ状に電気的に分断
された複数の箔片216からなるメッシュ状グランドパタ
ーンとなっている。このグランドパターン214に近い側
の誘電体シート表面には表面配線パターン215が配置さ
れているが、同図14（Ｃ）に示すように、複数のランド
217がグランドパターン214の複数の箔片216に対応して
形成されている。この複数のランド217はビアを介して
対応する箔片216にそれぞれ１対１に導通接続されてい
る。
表面配線パターン215のランド217は、該表面配線パタ
ーン215の表面グランドパターン215aに下記理由に基づ
き選択的に導通接続される。
すなわち、積層遮蔽型の高周波回路基板において、誘
電率をε、グランドパターンの面積をＷ、誘電体層の厚
さをｄ、透磁率をμとすると、分布定数である静電容量
ＣはＣ＝４εW/dで表され、高周波回路のインピーダン
スＺはＺ＝εμ/Cと表される。したがって、 Ｚ＝μd/4W となる。
この式より分かるように、インピーダンスＺはグラン
ドパターンの面積Ｗに反比例するから、グランドパター
ンの面積Ｗを変更することができれば、高周波回路のイ
ンピーダンスを調整することが可能である。
そこで、グランドパターンの一部が互いに電気的に分
断されて形成された箔片216をビアを介して表面配線パ
ターン215のランド217にそれぞれ接続し、これらのラン
ド217を、接地用の表面グランドパターン215aに選択的
に接続するようにする。
これにより、表面グランドパターン215aに接続される
ランド217の数により、グランドパターン214の面積を変
化させることができ、これによりインピーダンスの調整
を容易に行えるのである。
ランド217と表面グランドパターン215aとの導通接続
は、例えば、図15（Ａ），（Ｂ）に示すように、金リボ
ン等からなるワイヤ218をランド217と表面グランドパタ
ーン215aとの間に渡って、ボンディング（加熱圧着）す
ることによりなすことができる。なお、図15における表
面グランドパターン215aの形状が、図14の表面グランド
パターン215aの形状と異なっているが、図14は概略を示
したのもであり、図15が詳細な形状を示している（図1
6,17も同様）。
また、このランド217と表面グランドパターン215aと
の導通接続は、例えば、図16（Ａ），（Ｂ）に示すよう
に、導通を目的とした表面実装型チップ部品であるジャ
ンパーチップ219をランド217と表面グランドパターン21
5aとの間に渡って、半田あるいは導電性接着剤等により
実装することによりなすことができる。
さらにまた、このランド217と表面グランドパターン2
15aとの導通接続を、例えば、図17（Ａ），（Ｂ）に示
すように、導電性材料220をランド217と表面グランドパ
ターン215aとの間に渡って、スクリーン印刷やその他の
成膜技術を用いて形成することによりなすことができ
る。
図18は、上記の第９の実施例の構成におけるランド21
7と表面グランドパターン215aとの接続数（グランドパ
ターン面積に比例）と、インピーダンスとの関係を示す
図である。同図から明らかな通り、インピーダンスは該
接続数に反比例するから、この接続数を適宜に選択する
ことにより、所望のインピーダンスを得ることができ
る。
また、積層回路基板の完成後において、インピーダン
スの微調整が必要な場合には、該接続数を増加し又は減
少することにより容易に調整することが可能である。
図19（Ａ），（Ｂ）は、本発明の第10の実施例の積層
遮蔽型の高周波回路基板を示す図であり、図19（Ａ）は
誘電体部分を透視した場合の全体を示す斜視図、図19
（Ｂ）は破断斜視図である。なお、図中、上記第９の実
施例と実質的に同一の構成部分については同一の番号が
付してある。
この高周波回路基板は、上記第９の実施例と同様に、
その表面にストリップ線路212、表面配線パターン227、
グランドパターン（接地導体）213,225等がそれぞれ適
宜に形成された複数の誘電体シート226を積層した後に
焼成して構成されており、同図19（Ａ）に示すように、
ストリップ線路212を中心導体としてその両側に誘電体
シートを介してそれぞれ一様な平面箔からなるグランド
パターン213、225が配置され、さらに誘電体シートを介
して表面配線パターン227が配置されている。表面配線
パターン227には、接地用の表面グランドパターン227a
と、信号パターン227b,227cとが設けられている。
グランドパターン213,225と表面グランドパターン227
aとの導通はビア221を介してなされている。なお、この
実施例においては、一対のグランドパターン213,225は
各々一様な平面箔から形成されているが、上記第９の実
施例を適用してその一方をメッシュ状のグランドパター
ンとしてもよい。
ストリップ線路212の一端は、グランドパターン225と
絶縁したビア222を介して信号パターン227cに導通され
ている。そして、ストリップ線路212の他端側近傍にお
いて、該ストリップ線路212に沿う表面配線パターン227
には複数のランド223a〜223cが互いに離間して形成され
ており、これらのランド223a〜223cはストリップ線路21
2にそれぞれビア224a〜224cを介して導通されている。2
24a〜224cは、グランドパターン225に対して絶縁状態に
構成される。
このランド223a〜223cは選択的にそのいずれか一つが
信号パターン227bに導通接続される。
このランド223a〜223cと信号パターン227bとの導通接
続は、上記第９の実施例における図15〜図17に示した接
続手段を採用することができる。
図20は、高周波アンプ等におけるストリップ線路（ス
トリップライン）の長短による増幅性能と周波数との関
係を示す図である。
同図に示されているように、ストリップ線路長が短い
場合には高い周波数f2で整合が得られ、ストリップ線路
長が長い場合には低い周波数f1で整合が得られる。
したがって、信号パターン227bを複数のランド223a〜
223cのうちのいずれに導通接続するかにより、所望の信
号位相や遅延時間を選択でき、所望の周波数に整合する
高周波回路基板を構成することができる。
また、積層回路基板の完成後において、整合する周波
数の微調整が必要な場合には、選択したランドを変更す
ることにより容易に調整することが可能である。
以上説明したように、第10の実施例では、インピーダ
ンスや周波数の整合等の回路特性の調整を容易に行うこ
とができる積層遮蔽型の高周波回路基板を提供できる。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 高田 理映 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 平２−215194（ＪＰ，Ａ) 特開 昭62−211995（ＪＰ，Ａ) 特開 平２−52498（ＪＰ，Ａ) 特開 昭59−132643（ＪＰ，Ａ) 特開 平２−246299（ＪＰ，Ａ) 特開 平１−313908（ＪＰ，Ａ) 特開 平４−58601（ＪＰ，Ａ) 特開 平４−18787（ＪＰ，Ａ) 特開 平３−152994（ＪＰ，Ａ) 実開 昭59−83010（ＪＰ，Ｕ) 特公 平４−35886（ＪＰ，Ｂ２) (58)調査した分野(Int.Cl.7，ＤＢ名) H05K 3/46

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】高周波線路と該高周波線路を挟んで対峙す
    る一対のグランドパターンを誘電体内に配置するととも
    に、基板表面に表面配線パターンを形成してなる積層回
    路基板において、 前記グランドパターンの少なくとも一方に設けられ、電
    気的に互いに絶縁状態に分断された複数の箔片と、 前記表面配線パターンに、互いに絶縁した状態で設けら
    れ、前記複数の箔片にそれぞれビアを介して導通された
    複数のランドと、 前記表面配線パターンに設けられた接地用の表面グラン
    ドパターンと、 前記複数のランドのいずれかと前記表面グランドパター
    ンとを選択的に導通する導通手段と、 を有することを特徴とする積層回路基板。
  2. 【請求項２】前記導通手段は、ボンディングされたワイ
    ヤであることを特徴とする請求項１記載の積層回路基
    板。
  3. 【請求項３】前記導通手段は、ジャンパーチップである
    ことを特徴とする請求項１記載の積層回路基板。
  4. 【請求項４】前記導通手段は、印刷された導電性材料で
    あることを特徴とする請求項１記載の積層回路基板。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3127792B2 (ja) 1995-07-19 2001-01-29 株式会社村田製作所 Ｌｃ共振器およびｌｃフィルタ
JP3612031B2 (ja) 2001-03-29 2005-01-19 Ｔｄｋ株式会社 高周波モジュール
JP2005243742A (ja) * 2004-02-24 2005-09-08 Fanuc Ltd 複数の入力電圧仕様に対応可能なモータ駆動装置
JP2013162002A (ja) * 2012-02-07 2013-08-19 Mitsubishi Electric Corp 多層基板、及び多層基板の電気特性調整方法
JP6610143B2 (ja) 2015-10-06 2019-11-27 富士通株式会社 水晶振動子、及び水晶振動子の調整方法
CN106287260B (zh) * 2016-09-29 2022-08-05 东莞市善时照明科技有限公司 Led灯线路板及led灯及消除led灯断电后微亮的应用方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5983010U (ja) * 1982-11-26 1984-06-05 ティーディーケイ株式会社 積層複合インダクタ
JPS59132643A (ja) * 1983-01-20 1984-07-30 Nec Corp 抵抗複合基板
JPS59132611A (ja) * 1983-01-20 1984-07-30 日本電気株式会社 コンデンサ複合基板
JPS59181501A (ja) * 1983-03-31 1984-10-16 株式会社日立製作所 多層チツプ抵抗器
JPS59180463U (ja) * 1983-05-18 1984-12-01 ソニー株式会社 セラミツク多層配線基板
JPH01313908A (ja) * 1988-06-13 1989-12-19 Taiyo Yuden Co Ltd 積層型電子部品及びそのインダクタンス調整方法
JPH02215194A (ja) * 1989-02-15 1990-08-28 Nippon Chemicon Corp 多層配線基板
JPH02246299A (ja) * 1989-03-20 1990-10-02 Fujitsu Ltd 多層セラミック回路基板及びその製造方法
JPH0680964B2 (ja) * 1990-06-28 1994-10-12 太陽誘電株式会社 ストリップラインを有する回路装置
JPH0493114U (ja) * 1990-12-20 1992-08-13
JPH04291803A (ja) * 1991-03-20 1992-10-15 Fujitsu Ltd 高周波回路におけるインピーダンスマッチング調整方法

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