KR19990079689A - 적층세라믹 부품의 제조 방법 - Google Patents

Abstract

본 발명은 표면실장형 적층 세라믹 칩 부품의 제조기술에 관한 것으로 작업공수의 절감효과와 비용절감효과 및 수율을 향상시킬 수 있으며 제품의 초소형화를 가능하게 하는 적층세라믹 부품의 제조방법을 제공하는데 본 발명의 목적이 있다.

상기 목적을 달성하는 본 발명의 적층세라믹 부품의 제조공정은 그린시트 상의 외부단자 형성을 위한 입출력용 전극패턴 및 회로패턴을 형성하게될 위치에 홀을 펀칭하여 형성된 비아홀에 도전성 페이스트를 충진하는 비아홀 형성 공정과, 상기 비아홀이 형성된 그린시트 상에 정해진 회로패턴 및 이에 접속되는 내외부 전극패턴을 형성하는 공정과, 상기의 패턴형성 공정에 이어 그린시트들을 적층하여 상기 비아홀을 통해 층간 회로패턴 및 외부단자가 접속되게 하고 정해진 절단선을 따라 절단하여 그린시트 적층 칩을 형성하는 공정과, 상기 공정에서 얻어진 그린시트 적층 칩을 소성하는 공정을 포함한다.

Description

적층세라믹 부품의 제조 방법

본 발명은 표면실장형 적층 세라믹 칩 부품의 제조기술에 관한 것으로, 특히 적층세라믹 칩 부품 제조시 작업공수의 절감 및 비용절감의 효과와 제품 수율을 향상시킬 수 있는 적층세라믹 부품의 제조 방법에 관한 것이다.

최근 각종 전기 전자기기의 소형화 및 고성능화에 따라 많은 PCB에서 표면실장 기술이 적용되고 있고, 이에 따라 표면실장형 칩부품의 소형화 및 이에 대한 제조 조립공정 기술의 간략화에 많은 노력이 경주되고 있다.

표면실장용 부품은 별도의 리이드 없이 한쪽면 또는 양쪽면에 2개 또는 그 이상의 금속 접촉면을 만들어주는 것으로 제조된다.

도 1a 내지 도 1c는 예시적으로 표면실장형 부품중의 하나인 적층 세라믹 필터소자의 일반적인 제조공정을 나타내고 있다.

여기에서 참조되는 바와 같이,도 1a은 세라믹 필터의 내부 패턴 구조를 설명하기 위한 각층별 분리상태도로써, 먼저 유기 결합제와 세라믹 분말을 혼합시켜 유연성을 갖는 얇은 시트 형태로 만들어지는 제1층 세라믹 성형체(10)의 상면에는 적정한 간격의 입출력 전극패턴(11,13,14,16) 및 그라운드 전극패턴(12,15)을 스크린 프린팅하여 형성한다.

세라믹 필터 칩의 제2층 세라믹 성형체(20)의 상면에는 그라운드 전극패턴(28,29)이 양쪽으로 마련되는 그라운드패턴(27)을 대부분의 영역에 형성함에 있어 상기 그라운드 전극패턴(28,29)은 제1층 세라믹 성형체의 그라운드 전극패턴 (12,15)에 칩 절단 에지 부위의 수직선 상에서 일치하게 형성하고 그 외 부위의 그라운드 패턴영역은 칩 절단 에지까지는 이르지 않도록 스크린 프린팅하여 형성한다.

또한 세라믹 필터 칩의 제3층 세라믹 성형체(30)의 상면에는 그의 중앙부위에 회로패턴(37,38)을 프린팅하고 상기 회로패턴(37,38)에는 칩 절단 에지쪽으로 연장하는 회로 전극패턴(31,33,34,36)을 형성하고, 이들 전극패턴(31,33,34,36)의 에지측 절단부위와 제1층 및 제4층의 세라믹 성형체(10,40)의 입출력 전극용 패턴이 각각 일치되게 형성한다.

세라믹 필터 칩을 구성하게 되는 제4층 그린시트를 형성하는 세라믹 성형체(40)의 상면에는 상기 제2층 세라믹 성형체(20)의 구조와 동일하도록 그의 대부분의 영역에 그라운드패턴(47)을 형성하고 상기 그라운드 패턴에서 연장되는 그라운드 전극패턴(48,49)은 제1층 세라믹 성형체의 그라운드 전극패턴(12,15)과 제2층 세라믹 성형체의 그라운드 전극패턴(28,29)과 함께 칩 절단 에지 부위의 수직선 상에서 서로 일치하게 형성한다.

또한 상기 제4층 세라믹 성형체(40)의 하면에는 상기 제1층의 입출력 전극패턴 및 그라운드 전극패턴(11,12,13,14,15,16)에 일치시켜 그 반대측에 또다른 입출력 전극패턴(41,43)(44,46;도면에 표현되지 않음) 및 그라운드 전극패턴(42)(45;도면에 표현되지 않음)을 스크린 인쇄하여 형성한다.

이와같이 각각의 패턴이 스크린 프린팅된 플렉시블한 상기 각층의 세라믹 성형체(10,20,30,40)는 통상 그린시트(green sheet)라 불리워지며, 실제로 각 세라믹층별 회로패턴 및 전극패턴등은 넓은 하나의 그린시트 상에 여러개의 동일한 회로를 반복적으로 패터닝하여 정렬 적층시킨 다음, 결정된 컷팅라인을 따라 절단하여 여러개의 적층구조를 갖는 그린시트 칩으로 제조되게 된다.

도 1b는 적층시킨 그린시트의 절단에 의해 형성된 그린시트 칩의 구조도로써, 칩의 양쪽 절단면에는 제2층 세라믹 성형체(20)의 상면에 프린팅된 그라운드패턴(27)의 전극패턴(28)의 단면과, 제3층 세라믹 성형체(30)의 상면에 프린팅된 회로패턴(37,38)의 입출력 전극패턴(31,33)의 단면과, 제4층 세라믹 성형체(40)의 상면에 프린팅된 그라운드패턴(47)의 전극패턴(48)의 단면 및 그의 하면에 형성된 입력(또는 출력)전극패턴(41,43)의 단면이 외부로 노출된 상태를 보이고 있다.

도 1c는 소성전의 적층된 그린시트의 칩의 구조도로서, 이를 보면 그린시트 칩 절단면의 수직방향을 따라 측면접속을 위한 3라인의 독립적인 수직 접속패턴(51,52,53)을 인쇄하여, 이들에 의해 그린시트 칩 상하부의 입(출)력 전극패턴(11,41)에는 필터 회로패턴의 전극패턴(31)이 접속되게 하고 상기 그린시트 칩 상하부의 입(출)력 전극패턴(13,43)에는 필터 회로패턴의 전극패턴(33)이 접속되게 하고 상기 칩 상하부의 그라운드 전극단자(12,42)에는 제2층 및 제3층의 세라믹 성형체 상에 마련된 그라운드 패턴의 전극패턴(28,48)에 접속되게 한다.

이렇한 그린시트 칩은 소성과정을 거쳐 최종 표면실장형 칩 세라믹 적층필터로 제조된다.

그러나 상기와 같은 기존의 방식에 의한 표면 실장형 적층구조의 칩 부품 제조는 칩 내부의 회로 패턴과 그라운드 패턴을 외부의 전극단자에 접속시키기 위해 칩의 측면에 다수의 독립적인 수직 회로접속패턴을 인쇄하는 공정을 수반하기 때문에 칩 부품의 제조공정에 높은 정밀도가 요구되어 공정의 작업효율이 떨어지고 불량제품의 발생가능성이 높아지게 되며 칩 부품의 소형화에 제한이 따르고 있었다.

본 발명의 목적은 표면실장형 적층 세라믹 칩 부품의 제조방법에 관한 것으로, 특히 칩 부품의 제조시 비아홀을 이용한 패턴간 접속기술을 도입하여 제조 작업공수의 절감효과와 비용절감 효과 및 수율을 향상시키고 칩 부품의 사이즈 축소를 가능하게 하는 표면실장형 적층세라믹 부품의 제조 방법을 제공하는데 있다.

도 1a내지 도1c는 종래의 표면실장형 적층세라믹 칩 부품의 제조과정을 설명하기 위한 순서도이다.

도 2a 및 도 2b는 본 발명에 따른 표면실장형 적층세라믹 칩 부품의 제조과정을 설명하기 위한 순서도이다.

도 3은 본 발명에 따라 형성된 적층세라믹 부품의 단자부위를 절단선으로 한 단면 구조도이다.

※도면의 주요부분에 대한 부호의 설명※

10,20,30,40 : 그린시트 61-66,78,79,98,99 : 전극패턴

61'-66',71'-76',81'-86',91'-96' : 비아홀

77,97 : 그라운드패턴 81,83,84,86 : 회로접속패턴

87,88 : 회로패턴

상기 목적을 달성하기 위한 본 발명의 표면실장형 적층세라믹 부품의 제조방법은 그린시트 상의 외부단자 형성을 위한 입출력용 전극패턴 및 회로패턴을 형성하게될 위치에 홀을 펀칭하여 형성된 비아홀에 도전성 페이스트를 충진하는 비아홀 형성 공정과, 상기 비아홀이 형성된 그린시트 상에 정해진 회로패턴 및 이에 접속되는 내외부 전극패턴을 형성하는 공정과, 상기의 패턴형성 공정에 이어 그린시트들을 적층하여 상기 비아홀을 통해 층간 회로패턴 및 외부단자가 접속되게 하고 정해진 절단선을 따라 절단하여 그린시트 적층 칩을 형성하는 공정과, 상기 공정에서 얻어진 그린시트 적층 칩을 소성하는 공정을 포함한다.

이하 첨부한 도면을 참고로 하여 본 발명의 실시예를 설명하면 다음과 같다.

도 2a는 본 발명의 기법을 이용하여 표면실장형 적층세라믹 필터회로 칩 소자의 제조공정을 설명하기 위한 도면으로서, 유기 결합제와 세라믹 분말을 혼합시켜 유연성을 갖는 얇은 시트 형태로 만들어지는 다수의 세라믹 성형체(10-40)상에 외부단자 형성수 만큼의 비아홀을 형성하고 이렇게 각층마다 형성된 비아홀에 도전성 금속 페이스트를 필링하고 이어서 각층마다 정해진 회로패턴 및 전극패턴을 얼라인 시켜 스크린 프링팅한 상태의 분리도를 나타내고 있다.

이를 구체적으로 살펴보면 제1층 세라믹 성형체(10)의 상면에는 적정한 간격의 입출력 전극패턴(61,63,64,66) 및 그라운드 전극패턴(62,65)을 상기 성형체(10)의 에지에 접하지 않는 조건으로 양측으로 정렬 프린팅하며 이들 각각의 전극패턴(61-66)은 도전성 페이스트가 채워진 각 비아홀(61'-66')에 접속되게 한다.

제2층 세라믹 성형체(20)의 상면에는 그라운드 전극패턴(78,79)을 가지는 그라운드패턴(77)을 형성하고 상기 그라운드 전극패턴(78,79)은 도전성 페이스트가 필링된 비아홀(72',75')에 접속되게 한다.

제3층 세라믹 성형체(30)의 상면에는 그의 중앙부위에 필터 회로패턴(87,88)을 프린팅하고 이들 필터 회로패턴(87,88)에 접속된 회로 접속패턴(81,83,84,86)은 앞서 형성된 비아홀(81',83',84',86')에 접속되게 한다.

제4층 세라믹 성형체(40)의 상면에는 상기 제2층 세라믹 성형체(20)의 구조와 동일하게 그라운드 전극패턴(98,99)을 가지는 그라운드패턴(97)을 형성하고 상기 그라운드 전극패턴(98,99)은 도전성 페이스트가 필링된 비아홀(92',95')에 접속되게 한다.

이에 따라 외부단자를 이루게되는 입(출)력 전극패턴(61,63)은 각각 도전성 페이스트가 채워진 비아홀(61',63')(71',73')과 회로접속패턴(81,83)을 통해 적층 세라믹 내부의 필터 회로패턴(87)에 접속되게 되고, 출(입)력 전극패턴(64,66)은 각각 도전성 페이스트가 채워진 비아홀(64',66')(74',76')과 회로접속패턴(84,86)을 통해 적층 세라믹 내부의 필터 회로패턴(88)에 접속되게 되고, 외부 그라운드 단자가 되는 그라운드 전극 패턴(62,65)은 각층마다 마련된 비아홀(62',72',82',92')(65',75',85',95')에 의해 내부의 그라운드 패턴(77,97)에 접속되게 된다.

또한 제4층 세라믹 성형체(40)의 하면으로 외부단자를 이루게 될 입출력 전극패턴과 그라운드 전극패턴을 형성하는 경우 이들 외부전극단자는 비아홀(91'-96')에 채워진 도전성 페이스트를 각각 통해 상기의 회로패턴(87,88)과 그라운드패턴(77,97)접속되게 함으로써, 칩의 양면으로 외부단자가 형성되는 표면실장형 적층세라믹 칩 필터를 제조할 수 있게 된다.

한편 상기의 적층 세라믹 칩 부품 제조공정에 있어서는 먼저 그린시트 상에 비아홀을 형성하고 여기에 도전성 페이스트를 채우고난 다음 회로패턴 및 전극패턴 등을 프린팅하는 순서로 표면실장형 칩 필터 부품을 제조하는 공정을 설명하고 있으나, 이와는 달리 공정순서를 바꾸어 그린시트 상에 회로패턴 등을 프린팅한 다음 비아홀을 만들고 여기에 도전성 페이스트를 채워 적층하는 순서로 적층 세라믹 칩 부품을 제조하여도 도 2b에서 보이고 있는 바와 같은 동일한 구조가 얻어진다.

이러한 회로패턴과 내외부접속패턴과 비아홀의 구조는 넓은 한 장의 그린시트상에 반복적으로 만들어져 적층되게 되며, 정해지는 절단선을 따라 절단된 다수량의 그린시트 적층 칩은 일정한 분위기 온도 및 시간조건하에서 소성되는 공정을 통하여 최종 표면실장형 적층 세라믹 칩 부품으로 제조된다.

도 3은 외부단자가 한쪽면에만 형성된 적층 세라믹 칩 부품의 비아홀 부위 절단면을 나타낸 것으로, 이로부터 비아홀에 의해 각층의 패턴이 선택적으로 접속됨을 알 수 있다.

이상에서 설명한 바와 같은 본 발명은 표면실장형 적층 세라믹 칩 부품의 제조시 비아홀을 이용하여 적층 세라믹 내부에서 회로패턴과 외부단자를 위한 패턴이 서로 접속되게 함으로써 적층 세라믹 칩 부품의 제조 작업공수의 단순화와 불량율제고에 따른 수율 향상효과를 얻을 수 있으며 특히 칩 부품의 사이즈 축소를 가능하게 하는 특유의 효과를 가져온다.

Claims (2)

1. 적층세라믹 칩 부품의 제조방법에 있어서, 그린시트 상의 외부단자 형성을 위한 입출력용 전극패턴 및 회로패턴을 형성하게될 위치에 홀을 펀칭하여 형성된 비아홀에 도전성 페이스트를 충진하는 비아홀 형성 공정과, 상기 비아홀이 형성된 그린시트 상에 정해진 회로패턴 및 이에 접속되는 내외부 전극패턴을 형성하는 공정과, 상기의 패턴형성 공정에 이어 그린시트들을 적층하여 상기 비아홀을 통해 층간 회로패턴 및 외부단자가 접속되게 하고 정해진 절단선을 따라 절단하여 그린시트 적층 칩을 형성하는 공정과, 상기 공정에서 얻어진 그린시트 적층 칩을 소성하는 공정을 포함하는 것을 특징으로 하는 적층세라믹 부품의 제조방법.
2. 적층세라믹 칩 부품의 제조방법에 있어서, 그린시트 상에 정해진 회로패턴 및 이에 접속되는 내외부 전극패턴을 형성하는 공정과, 상기의 그린시트 상에 내부의 회로패턴간 접속과 외부 단자를 접속시키기 위해 홀을 펀칭하고 이 홀에 도전성 페이스트를 충진하는 비아홀 형성 공정과, 상기의 그린시트들을 적층하여 상기 비아홀을 통해 층간 회로패턴이 접속되게 하고 정해진 절단선을 따라 절단하여 그린시트 적층 칩을 형성하는 공정과, 상기 공정에서 얻어진 그린시트 적층 칩을 소성하는 공정을 포함하는 것을 특징으로 하는 적층세라믹 부품의 제조방법.