KR100449622B1 - 다층 세라믹 전자부품 및 그 제조방법 - Google Patents

Abstract

본 발명은, 상부기판의 상면과 하부기판의 하면에 각각 외부전극을 형성하고, 상부기판 및 하부기판 사이에 적층된 적어도 하나의 기판 상의 내부회로패턴을 상기 외부전극과 연결하기 위한 비아홀을 형성한 다층 세라믹 전자부품을 제공한다. 본 발명의 다층 세라믹 전자부품에서는 상기 외부전극이 형성된 상부기판의 상면과 하부기판의 하면이 각각 측면으로 제공되며, 내부회로패턴은 수직방향으로 배열되는 구조를 갖는다.

본 발명에 따르면, 내부회로패턴과 외부전극형성을 단일한 공정으로 진행할 뿐만 아니라, 전체 소성공정에서 외부전극에 대한 소성공정을 함께 수행할 수 있다. 또한, 페이스트 휠에 의하지 않고, 내부회로패턴 형성과 같은 통상의 패턴공정으로 외부전극패턴 형성시 발생되는 정렬불량을 방지할 수 있다.

Description

다층 세라믹 전자부품 및 그 제조방법{MULTILAYERED CERAMIC ELECTRONIC COMPONENT AND METHOD OF FABRICATING THE SAME}

본 발명은 다층세라믹 전자부품 및 그 제조방법에 관한 것으로서, 특히 세라믹 기판 상에 외부전극이 형성된 다층세라믹 전자부품 및 내부패턴과 동일한 방식으로 외부전극을 형성함으로써 용이하게 외부전극을 정렬시킴은 물론 공정을 간소화할 수 있는 다층세라믹 전자부품의 제조방법에 관한 것이다.

이동 단말기제품의 다기능화와 소형화 추세에 따라서, 이동통신단말기 구성하는 구성부품 또한 고집적화된 소형화가 요구되고 있다. 이러한 요구를 만족하기 위해 이동통신용 부품은 저온소성(Low Temperature Cofired Ceramic: LTCC) 다층세라믹 부품으로 제조되고 있다.

일반적으로, LTTC제조공정은 복수개의 시트를 제조하고. 이어, 각 시트 위에 회로패턴을 형성한 후에 이를 적층시켜 소성시키고 나서, 외부전극을 형성하는 공정으로 이루어진다. 상기 외부전극은 상기 적층시트의 측면에 외부의 신호라인과 칩의 내부패턴을 연결하는 역할을 한다.

종래의 외부전극형성방식에는 적층시트의 측면에 관통홀을 형성하는 방법과 소성 후에 페이스트 휠을 이용하여 적층시트의 측면에 도전성 페이스트를 도포하는 방법이 있다.

관통홀을 이용하는 공정은 적층시트를 소성하기 전에 외부전극을 형성시키므로 한번의 소성으로 내부와 외부전극을 모두 형성할 수 있다는 장점이 있으나, 관통홀을 형성하고 홀이 형성된 측면에 금속페이스트를 도포해야 하는 등의 추가적인 공정이 발생된다. 또한, 칩을 소형화할 경우에 관통홀이 점유하는 시트 상의 면적에 의해 회로패턴을 형성할 공간이 감소한다는 문제가 있다.

이를 해결하기 위해, 적층된 시트로 이루어진 유전체의 측면에 도전성 페이스트로 인쇄하는 방법이 사용되었다. 도1a 및 1b는 종래의 외부전극형성공정에 따른 다층세라믹 전자부품의 일예를 나타낸다.

도1a는 소정의 내부회로패턴의 4개의 그린 시트가 도시되어 있다. 각 시트에는 캐패시턴스 요소(13) 및 인덕턴스 요소(14)를 구성하는 내부회로패턴이 형성되어 있다. 상기 내부회로패턴(13,14)는 유전체의 측면에 형성될 외부전극(15',15")과 연결되도록 그 일단이 측변까지 연장되며, 각 층에 분리되어 형성된 인덕턴스 요소(14)는 비아홀(h)을 통해 층간연결되어 있다. 이러한 내부회로패턴(13,14) 및 비아홀(h)은 제품에 따라 다양하게 구현될 수 있다.

도1b에 도시된 다층 세라믹 전자부품(10)은 도1a의 그린시트가 적층된 유전체(11)를 구비하며, 상기 유전체(11)는 측면(11',11")에 3개의 외부전극(15',15")이 각각 형성되고, 내부에는 캐패시턴스 요소(13)와 인덕턴스 요소(14)를 포함한 내부회로패턴이 형성되어 있다. 상기 다층 세라믹 전자부품은 그 측면에 형성된 외부전극과 인쇄회로기판의 배선을 솔더링함으로써 외부장치와 내부회로패턴이 연결되도록 인쇄회로기판에 실장된다.

도2는 도1a와 같은 다층 세라믹 전자부품의 제조공정을 나타내는 흐름도이다. 도2와 같이, 우선, 분말을 유기물과 용제 등과 혼합하여 세라믹 슬러리를 제조하고 성형공정을 통해 그린시트를 제조한다(S21). 이어, 그린시트는 층간의 연결을위해 비아홀을 형성하는 펀칭공정을 실시하고(S22), 도전성 페이스트를 인쇄하여 내부회로패턴을 형성한다(S23). 내부회로패턴이 형성된 시트를 적층한 후에 절단하고(S24), 베이크 아웃(bake-out)과 소성공정을 실시한다(S25). 이와 같이 얻어진 소성된 적층시트인 유전체의 측면에 페이스트 휠을 이용하여 도전성 페이스트로 외부전극패턴을 형성하고(S26) 상기 도전성 페이스트를 소성한 후(S27)에 최종 도금공정을 걸쳐 외부전극을 완성한다(S28).

하지만, 외부전극패턴은 페이스트 휠을 이용하여 도전성 페이스트로 형성되므로, 다소 틀어지거나 번지는 등의 정렬불량이 발생되기 쉽다. 특히, 전자부품의 소형화에 따라 외부전극의 간격이 매우 좁아, 이러한 정렬로 인한 원하지 않는 접촉발생되거나 제품의 특성이 저하되는 문제가 발생될 수 있다.

또한, 외부전극의 형성공정은 적층시트를 완성한 후에 도전성 페이스트로 외부전극패턴을 형성하고, 이를 다시 소성해야하므로, 전체 공정이 복잡해지는 문제가 있었다.

따라서, 당 기술분야에서는, 보다 간소화된 공정을 통해 칩의 측면에 형성되는 외부전극을 보다 정확히 정렬시키는 수 있는 다층 세라믹 전자부품 제조방법이 요구되어 왔다.

본 발명은 상기 문제점을 해결하기 위해서 안출된 것으로, 그 목적은 상부기판의 상면과 하부기판의 하면에 각각 외부전극을 형성하고, 그 외부전극이 상기 상부기판과 하부기판 사이의 다른 적층기판에 형성된 내부회로패턴과 연결하기 위한 적어도 하나의 비아홀이 형성된 다층세라믹 전자부품을 제공하는데 있다.

또한, 본 발명의 다른 목적은 내부회로패턴과 동일한 방식으로 외부전극을 형성함으로써 정확하게 정렬시키는 것은 물론, 별도의 소성 등의 외부전극형성공정을 생략할 수 있는 다층세라믹 전자부품의 제조방법을 제공하는데 있다.

도1a 내지 1b는 종래의 다층 세라믹 전자부품의 일형태를 도시한 개략도이다.

도2는 종래의 다층 세라믹 전자부품의 제조방법을 설명하는 공정흐름도이다.

도3a 내지 3b는 본 발명의 일실시형태에 따른 다층 세라믹 전자부품을 도시한 개략도이다.

도4는 본 발명의 다층세라믹 전자부품의 제조방법을 설명하는 공정흐름도이다.

<도면의 주요부분에 대한 부호설명>

30: 다층 세라믹 전자부품 31: 유전체블럭

33,34: 내부회로패턴 35',35": 외부전극

h: 비아홀

본 발명은, 복수개의 적층된 기판으로 이루어진 다층형 세라믹 전자부품에 있어서, 상기 복수개의 적층된 기판 중 하부기판의 하면에 형성된 제1 외부전극과,상기 복수개의 적층된 기판 중 상부기판의 상면에 형성된 제2 외부전극과, 상기 복수개의 적층된 기판 중 상기 상부기판과 상기 하부기판 사이에 적층된 적어도 하나의 내부기판에 형성된 소정의 내부회로패턴 및, 상기 소정의 내부회로패턴을 상기 제1 외부전극 및 제2 외부전극에 각각 연결하기 위한 적어도 하나의 도전성 비아홀을 포함하며, 상기 제1 외부전극이 형성된 하부기판의 하면과 상기 제2 외부전극이 형성된 상부기판의 상면은 각각 상기 다층형 세라믹 전자부품의 대향하는 두 측면으로 제공되는 다층형 세라믹 전자부품을 제공한다.

본 발명의 일실시형태에서는, 상기 내부회로패턴이 형성될 기판은 복수개의 내부기판으로 이루어지며, 상기 복수개의 내부기판 상에 형성된 각각의 내부회로패턴은 적어도 하나의 도전성 비아홀을 통해 상호 연결될 수 있다. 상기 복수개의 기판을 연결하는 추가적인 도전성 비아홀 중 적어도 하나는 제1 외부전극 또는 제2 외부전극을 연결하는 도전성 비아홀과 일체로 형성될 수도 있다.

일반적으로, 다층 세라믹 전자부품은 인덕턴스요소 및(또는) 캐피시턴스요소 등으로 이루어진 내부회로패턴을 포함한다.

본 발명의 바람직한 실시형태에서는, 상기 외부전극은 제1 하부기판의 하면 또는 제2 상부기판의 상면에 소정의 간격으로 이격된 평행한 복수개의 라인으로 형성될 수 있으며, 상기 상/하부기판 및 적층기판은 그린시트로 이루어진 유전체 기판을 사용하는 것이 바람직하다.

본 발명의 다른 실시형태에서는, 제1 및 제2 외부기판과 그 사이에 적층될 내부기판을 마련하는 단계와, 상기 내부기판에 형성될 내부회로패턴과 상기 외부기판에 형성될 외부전극을 연결하기 위한 적어도 하나의 도전성 비아홀을 형성하는 단계와, 상기 하부기판의 하면과 상기 상부기판의 상면에 외부전극 및 상기 적어도 하나의 내부기판의 상면에 각각 소정의 내부회로패턴을 도전패턴으로 형성하는 단계와, 상기 하부기판, 상기 내부기판 및 상기 상부기판 순서로 적층한 후에 그 결과물을 소성하는 단계 및 상기 외부전극에 금속도금을 실시하는 단계를 포함하는 다층세라믹 전자부품 제조방법을 제공할 수 있다.

또한, 상기 내부기판을 복수개의 기판으로 채용할 경우에는 필요에 따라 다른 기판 상에 형성된 내부회로패턴을 상호 연결하기 위한 적어도 하나의 추가적인 도전성 비아홀을 형성할 수도 있다.

이와 같이, 종래의 다층 세라믹 전자부품에서는 기판구조물의 적층방향에 따라 외부단자를 형성하였으나, 본 발명에서는 적층될 기판 중 상부기판 및 하부기판의 각 상면 및 하면에 외부전극패턴을 형성하고, 외부전극이 형성된 상면 및 하면이 다층 세락믹 전자부품의 측면으로 제공되는 새로운 구조를 갖는다.

즉, 본 발명에 따라 다층형 세라믹 전자부품에서는, 완성된 적층구조물을 90°회전시켜 실장하는 구조로서, 적층방향을 따라 형성된 면 중 한면이 인쇄회로기판에 실장될 면으로 제공되고, 상부기판과 하부기판 사이의 적층기판에 형성된 내부회로패턴은 실질적으로 수직방향으로 배열되게 된다.

이하, 도면을 참조하여, 본 발명의 일 실시형태를 보다 상세히 설명하기로 한다.

도3a는 본 발명의 일실시형태에 따른 다층세라믹 전자부품을 구성하는 복수개의 기판(31a,31b,31c,31d)을 도시한다. 상기 기판은 세라믹 슬러리로 제조된 그린시트를 주로 사용한다.

도3a를 참조하면, 상기 다층세라믹 전자부품은 하면에 외부전극패턴이 형성된 하부기판(31a)과, 상기 하부기판(31a) 상에 상면에 차례로 적층되고 캐패시턴스 요소 및 인덕턴스 요소로 이루어진 내부회로패턴이 형성된 4개의기판(31b,31c,31d,31e)과, 최상단에 적층되고 상면에 외부전극패턴이 형성된 상부기판(31f)으로 구비한다. 또한, 상기 내부기판(31b-31e)에는 상호 내부회로패턴을 상호 연결하는 비아홀(h1)을 포함한다.

또한. 본 발명에서는 통상의 내부회로패턴의 연결을 위한 비아홀(h1)외에 상기 외부전극(35',35")과 각 내부회로패턴을 연결하기 위한 비아홀(h2-h5)도 추가적으로 구비해야 한다.

이와 같이, 본 발명에서는, 적층기판구조물의 측면에 형성된 외부전극과 내부회로패턴을 연결하기 위해 그 내부회로패턴을 각 기판의 측변까지 연장하여 형성했던 종래의 방식을 대신하여, 적층방향으로 형성된 비아홀(h2-h5)을 통해 상부기판(31a)과 하부기판(31f)에 각각 형성된 외부전극(35',35")과 연결하는 방식을 제공한다.

이러한 비아홀 형성은 종래의 층간을 연결하기 위한 비아홀 형성공정과 함께 수행되므로 별도의 추가적인 공정을 요구하지 않는다. 본 실시형태에서 제시된 비아홀(h1-h5)과 내부회로패턴(33,34)은 전자부품의 종류와 기능에 따라 달리 구현될 수 있다는 것은 당업자에게는 자명한 사실이며, 도3a 및 도3b에 도시된 형태로 본 발명의 범위는 한정되지 않는다.

상술한 바와 같이, 본 발명의 특징은 외부전극(35',35")을 상부기판(31f)과 하부기판(31a)의 각 상면과 하면에 마련하여 다른 내부회로패턴공정과 함께 형성하고, 상기 외부전극을 각 내부회로패턴(33,34)과 비아홀(h2-h5)을 통해 연결함으로써 종래에 채용되었던 외부전극형성을 위한 패턴공정이나 외부전극패턴에 대한 소성공정을 생략할 수 있다는데 있다.

도3a와 같이 적층된 기판구조물은 그 상하면이 대향하는 측면이 되도록 90°회전시켜 인쇄회로기판(20)에 실장한다. 인쇄회로기판(20)에 실장된 형태는 도3b에 도시된 바와 같다. 도3a에 도시된 기판의 적층방향인 Z축은 도3b의 인쇄회로기판(20)과 평행하는 방향으로 실장된다. 즉, 적층된 기판을 90°로 기울여서 인쇄회로기판(20)에 실장하며, 외부전극(35',35")이 형성된 상하면이 최종 다층 세라믹 전자부품의 측면이 되며, 내부기판 상에 형성된 내부회로패턴(34,35)은 수직방향으로 나란히 배열된다.

도3b에 도시된 바와 같이, 상기 다층 세라믹 전자부품은 도2b와 동일한 내부회로패턴(34,35) 및 외부전극(35',35")을 갖는다. 다만, 본 발명에 따른 다층 세라믹 전자부품에서는, 내부기판(31b-31e)에 형성된 내부회로패턴(33,34)이 외부전극패턴(35',35")과 평행하게 수직방향으로 배열된다.

이러한 구조에서는, 원하는 최종 제품의 사이즈를 얻기 위해서는, 외부전극(35',35") 사이의 폭의 경우에 적층기판의 두께로 조정하며, 다른 폭방향과 칩의 높이의 경우에는 기판의 가로 및 세로길이로 결정할 수 있다.

도3a 및 3b에서 설명한 바와 같이, 내부회로패턴을 형성된 복수개의 내부기판(31b-31e) 외에 추가적으로 상부기판(31f)과 하부기판(31a)을 마련하여 각각의 상면과 하면에 외부전극(35',35")을 형성한다. 이러한 외부전극 형성공정은 페이스트 휠을 이용한 공정이 아닌 내부회로패턴공정과 동일한 공정에서 함께 형성될 수 있다. 또한, 그린시트를 이용한 경우에 각 기판을 적층하고 소성한 후에 외부전극을 형성하고 재차 소성해야 하는 공정을 생략하여 전체 공정을 간소시킬 수 있다.

도4는 본 발명에 따른 다층 세라믹 전자부품의 제조공정을 설명하는 흐름도이다. 도4를 참조하면, 우선, 분말을 유기물과 용제 등과 혼합하여 세라믹 슬러리를 제조하고 성형공정을 통해 그린시트를 제조한다(S41).

이어, 그린시트는 층간의 연결을 위해 비아홀을 형성하는 펀칭공정을 실시한다(S42). 이 때에 비아홀 형성공정은 내부회로패턴을 층간연결뿐만 아니라, 상부기판과 하부기판에 마련될 외부전극에 연결되도록 비아홀을 추가적으로 또는 기존의 비아홀을 연장하여 형성한다.

다음으로, 도전성 페이스트를 인쇄하여 각 그린시트 상에 외부전극 및 내부회로패턴을 형성한다(S43). 최외곽층을 이루는, 상층 그린시트의 상면과 하층 그린시트의 하면에 각각 외부전극을 형성하는 한편, 상기 두 층 사이에 적층된 다른 그린시트 상에도 소정의 내부회로패턴을 형성한다. 이와 같이, 본 발명에서는 반드시 페이스트 휠을 이용한 외부전극형성공정이 아닌, 내부회로패턴 형성공정과 같은, 마스크 등을 이용한 패턴형성공정으로 보다 정밀한 패턴을 형성할 수 있다. 따라서, 외부전극의 정렬불량 등으로 인한 제품의 성능저하를 방지할 수 있다.

이어, 내부회로패턴이 형성된 시트를 적층한 후에 절단하고(S44), 베이크 아웃(bake-out)과 소성공정을 실시한다(S45). 본 소성공정을 통해, 외부전극을 형성한 도전성 페이스트에 대한 소성공정도 함께 실시되므로, 공정을 간소화하는 한편 비용을 절감시킬 수 있다.

끝으로, 소성이 완료한 후에, 외부전극패턴에 도금공정을 실시함으로써 본 발명에 따른 다층 세라믹 전자부품을 완성할 수 있다.

이상에서 설명한 본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니고, 첨부된 청구범위에 의해 한정된다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게는 명백할 것이다.

예를 들어, 상기 상부기판과 하부기판 사이에 형성되는 기판의 수는 내부회로패턴이나 그 제품에 따라 가감이 가능하며, 내부회로패턴 또한 다양하게 형성될 수 있다. 하지만, 이 또한, 외부전극을 상하부기판에 형성하여 이와 연결하는 비아홀을 추가적으로 형성되는 경우에는 본 발명의 범위에 해당된다고 할 것이다.

상술한 바와 같이, 본 발명의 다층 세라믹 전자부품에 따르면, 상부기판의상면과 하부기판의 하면에 각각 외부전극을 형성하고, 그 외부전극을 상부기판 및 하부기판 사이에 적층된 적어도 하나의 기판에 형성된 내부회로패턴과 연결하기 위한 비아홀을 형성시킴으로써 내부회로패턴과 외부전극형성을 단일한 공정으로 진행할 수 있으며, 전체 소성공정에서 외부전극에 대한 소성공정을 함께 수행할 수 있다.

이와 같이, 본 발명은 공정이 단순화될 뿐만 아니라, 페이스트 휠에 의하지 않고, 내부회로패턴 형성과 같은 통상의 패턴공정으로 이용함으로써 외부전극패턴 형성시 발생되는 정렬불량을 방지할 수 있다.

Claims (9)

1. 복수개의 적층된 기판으로 이루어진 다층형 세라믹 전자부품에 있어서,

   상기 복수개의 적층된 기판 중 하부기판의 하면에 도전성 패턴으로 형성된 제1 외부전극;

   상기 복수개의 적층된 기판 중 상부기판의 상면에 도전성 패턴으로 형성된 제2 외부전극;

   상기 복수개의 적층된 기판 중 상기 상부기판과 상기 하부기판 사이에 적층된 적어도 하나의 내부기판에 도전성 패턴으로 형성된 소정의 내부회로패턴; 및

   상기 소정의 내부회로패턴을 상기 제1 외부전극 및 제2 외부전극에 각각 연결하기 위한 적어도 하나의 도전성 비아홀을 포함하며,

   상기 제1 외부전극이 형성된 하부기판의 하면과 상기 제2 외부전극이 형성된 상부기판의 상면은 각각 상기 다층형 세라믹 전자부품의 대향하는 두 측면으로 제공되는 다층형 세라믹 전자부품.
2. 제1항에 있어서,

   상기 내부회로패턴이 형성된 적어도 하나의 내부기판은 적층된 복수개의 기판으로 이루어지며,

   상기 복수개의 내부기판 상에 형성된 각각의 내부회로패턴은 추가적인 적어도 하나의 도전성 비아홀을 통해 상호 연결되는 것을 특징으로 하는 다층 세라믹 전자부품.
3. 제2항에 있어서,

   상기 복수개의 내부기판 상에 형성된 내부회로패턴을 연결하는 추가적인 도전성 비아홀 중 적어도 하나는 상기 제1 외부전극 또는 상기 제2 외부전극으로 연장되는 것을 특징으로 하는 다층 세라믹 전자부품.
4. 제1항에 있어서,

   상기 적어도 하나의 내부기판 상에 형성된 상기 내부회로패턴은 인덕턴스요소 및(또는) 캐피시턴스요소를 포함하는 것을 특징으로 하는 다층 세라믹 전자부품.
5. 제1항에 있어서,

   상기 제1 및 제2 외부전극은 소정의 간격으로 이격된 평행한 복수개의 라인패턴으로 형성된 것을 특징으로 하는 다층 세라믹 전자부품.
6. 제1항에 있어서,

   상기 복수개의 적층된 기판은 그린시트로 이루어진 것을 특징으로 하는 다층 세라믹 전자부품.
7. 제1 및 제2 외부전극을 각각 형성하기 위한 제1 및 제2 외부기판과 소정의 내부회로패턴을 형성하기 위한 적어도 하나의 내부기판을 마련하는 단계;

   상기 내부기판에 형성될 내부회로패턴과 상기 두 외부기판에 형성될 제1 및 제2 외부전극을 연결하기 위한 복수개의 도전성 비아홀을 상기 외부기판 및 상기 내부기판에 형성하는 단계;

   상기 제1 외부기판의 하면과 상기 제2 외부기판의 상면에 도전성 패턴으로 외부전극을 각각 형성하고, 상기 적어도 하나의 내부기판의 상면에는 도전성 패턴으로 소정의 내부회로를 형성하는 단계;

   상기 제1 외부기판, 상기 적어도 하나의 내부기판 및 상기 제2 외부기판 순서로 적층한 후에 그 결과물을 소성하는 단계; 및

   상기 외부전극패턴에 금속도금을 수행하는 단계를 포함하는 다층세라믹 전자부품 제조방법.
8. 제7항에 있어서,

   상기 적어도 하나의 내부기판은 복수개의 기판으로 이루어지며,

   상기 도전성 비아홀을 형성하는 단계는 상기 내부기판에 형성될 내부회로패턴을 상호 연결하기 위한 적어도 하나의 추가적인 도전성 비아홀을 형성하는 단계를 더 포함하는 것을 특징으로 하는 다층세라믹 전자부품 제조방법.
9. 제7항에 있어서,

   상기 두 외부기판과 상기 내부기판은 그린 시트로 이루어진 것을 특징으로 하는 다층세라믹 전자부품 제조방법.