KR20030005743A - 어레이형 칩부품의 제조방법 - Google Patents

Abstract

본 발명은 어레이형 칩부품의 제조에 관한 것이다.

본 발명에 따른 칩부품 어레이의 제조방법은, 먼저 다수개의 세라믹 시트를 준비한 후, 상기 세라믹 시트 상에 일정 패턴의 내부전극을 형성하고, 동시에 다른 세라믹 시트 상에 다수개의 단자전극(33a)을 미리 형성하고 나서 상기 내부전극이 형성된 세라믹 시트의 상, 하부에 단자전극이 마련된 세라믹 시트를 적층한 다음, 적층된 적층체(32)를 소결한 후, 소체의 측면에 외부전극(33)을 형성한다.

Description

어레이형 칩부품의 제조방법{A Method for Manufacturing Chip Arrays}

본 발명은 어레이형 칩부품의 제조에 관한 것으로서, 보다 상세하게는 외부전극 형성 방식을 개선하여 신뢰성이 우수한 어레이형 칩부품을 제조하는 방법에 관한 것이다.

어레이형 칩부품(arrayed chip components)은 동일하거나 다른 2개 이상의 소자를 하나의 복합소자로 일체화시켜 기판에 장착하는 것이 가능토록 한 복합형태의 표면실장 부품이다. 각종 전자기기의 소형 박형화 추세에 따라 칩 인덕터, 칩 LC필터, 칩 바리스터, 칩 커패시터, 칩 비드(bead) 등의 부품에 있어 복합 칩부품 어레이가 절실히 요구되고 있다. 도1은 칩부품 어레이의 하나인 어레이형 칩비드의 개략적인 모양을 보이고 있다. 도1에 도시된 바와 같이, 칩비드 어레이(1)는 기판의 표면에 실장되어 전기적으로 연결되도록 통상 적층체(green body)(2)의 내부전극과 연결된 외부전극(3)이 소자의 표면에 마련되어 있다.

도2는 도1과 같은 통상적인 칩부품 어레이의 개략적인 제조공정도를 보이고 있다. 칩부품 어레이는, 도2와 같이, 먼저 세라믹 시트를 준비하고, 준비된 세라믹 시트 상에 각종 기능 소자 역활을 하는 일정 패턴의 내부전극을 형성한다. 그 다음, 내부전극이 형성된 세라믹 시트들을 교대로 적층하고, 적층된 적층체를 소결한다. 그리고, 소결된 소체(sintered body)의 양측에 외부전극을 도포하면 어레이형 칩부품을 얻을 수 있다.

이러한 칩부품 어레이들을 제조할 때 많은 제조공정 인자들이 제품의 신뢰도에 영향을 주게 된다. 그 중에서도 소체의 외부전극 형성과정은 직접적으로 소자의 신뢰도에 영향을 준다. 칩부품 어레이의 측면에 외부전극을 형성하는 과정은 보통 도3과 같은 도포장치를 통해 이루어진다. 도3에 도시된 바와 같이, 페이스트(14)에 일부 침적된 도포롤(paste wheel)(10)이 회전하면서 도포롤(10)의 홈(13) 사이에 도전성 페이스트(14)가 충진되고, 소체(2)가 도포롤(10)에 가압되면서 페이스트(14)가 소체의 측면에 부착되어 칩부품 어레이의 외부전극이 형성된다. 도4는 칩부품 어레이의 측면과 상부면에 형성된 외부전극과 단자전극의 일례를 보이고 있다. 도포롤이 가압되면서 페이스트는 도4와 같이, 소체(2)의 상, 하부로 흘러 소체의 측면에 외부전극(3)이 형성될 뿐만 아니라 소체의 상, 하부면에 단자전극(3a)이 동시에 형성된다. 칩비드 에레이는 칩비드의 어레이의 외부전극의 상, 하부에 형성된 단자전극(3a)에 의해 기판에 표면실장되어 전기적으로 접속된다. 상기 외부전극은 그 위에 니켈 또는 구리 도금층이 마련되고, 그 위에 납 및 주석 도금층이 형성된다.

그러나, 이러한 통상적인 방법에 의해 제조된 칩비드 어레이는 자세히 관찰해보면, 도4a와 같이, 간혹 소체의 측면에 형성된 전극 모양이 항아리 모양처럼 볼록한 현상이 발생되곤 한다. 또한, 소체의 상, 하부에 형성된 단자전극(3a)도 도4b와 같이, 일정하지 않거나 심지어는 상, 하부에 형성되지 않은 부분도 발생되기도 한다. 이러한 경우 칩비드의 낮은 표면저항 및 미세한 구조로 인하여 단자간 단락이 생기거나 통전되지 않는 일이 빈번히 발생되었다.

이러한 문제를 해결하기 위하여, 칩부품 어레이의 외부전극을 다양한 방법으로 형성하는 방법이 제안되어 왔다. 그 대표적인 예로서, 대한민국 특허 제274,210호에는 도5에 도시된 바와 같이, 외부전극(23)들 사이에 전기적으로 안정되고 전극과 소체 사이의 강도를 높일 수 있는 글래스 재료(25)를 도포한 후 외부전극을 형성하였다. 그러나, 이러한 방법은 글래스 재료를 추가로 필요하다. 이 방법은 외부전극의 측면간 단락에는 효과적이나, 여전히 소체의 상, 하부 단자전극이 일정하지 못하다는 단점이 남아있다.

본 발명의 목적은 외부전극 불량에 의한 단락 등이 개선된 칩부품 어레이를 제공함에 있다.

도1은 일반적인 어레이형 칩비드의 사시도이다.

도2는 종래의 칩부품 어레이의 제조공정도이다.

도3은 칩비드의 외부전극을 형성하는 종래의 방법을 설명하기 위한 도포장치의 구성도이다.

도4a는 종래방법에 따라 외부전극이 도포된 어레이형 칩비드의 정면도이고, 도4b는 평면도이다.

도5는 종래의 다른 방법에 따라 외부전극이 형성된 어레이형 칩비드의 사시도이다.

도6은 본 발명에 따른 칩부품 어레이의 제조공정도이다.

도7a는 본 발명에 따라 외부전극을 형성한 어레이형 칩비드의 정면도이고, 도7b는 평면도이다.

도8은 종래방법에 따라 외부전극이 형성된 칩비드 어레이의 사진이다.

도9는 본 발명에 따라 외부전극이 형성된 칩비드 어레이의 사진이다.

* 도면의 주요부분에 대한 부호의 설명 *

1, 20, 30 ..... 칩비드 어레이2, 22, 32 ..... 소체 또는 적층체

3, 23, 33 ..... 외부전극10 ............ 도포롤

본 발명의 칩부품 어레이의 제조방법은,

다수개의 세라믹 시트를 준비하는 단계;

상기 세라믹 시트 상에 일정 패턴의 내부전극을 형성하는 단계;

다른 세라믹 시트 상에 도전성 페이스트를 일정 간격으로 인쇄하여 시트의 양쪽 변으로부터 내측으로 연장되어 대향하는 다수개의 단자전극을 형성하는 단계;

상기 내부전극이 형성된 세라믹 시트의 상, 하부에 단자전극이 마련된 세라믹 시트를 적층하여 적층체를 제조하는 단계;

상기 적층체를 소결하는 단계; 및

상기 소결된 소체의 상, 하부에 형성된 단자전극들과 내부전극이 서로 전기적으로 연결되도록 소체의 측면에 도전성 페이스트를 도포하여 외부전극을 형성하는 단계를 포함하여 구성된다.

이하, 본 발명을 상세히 설명한다.

본 발명의 제조방법은 외부전극을 갖는 어레이형 칩부품이면 어느 것이나 적용 가능하다. 바람직하게는, 본 발명의 제조방법은 외부전극을 갖으면서 표면 실장이 가능하도록 소체의 상, 하부에 단자전극이 형성되는 칩부품에는 모두 적용할 수 있다. 단일 소자로 구성된 칩부품에도 본 발명을 적용할 수 있으나, 더욱 바람직하게는 다수개의 외부전극이 일정 간격을 두고 인접하여 형성된 칩부품 어레이에 적용하는 것이다. 본 발명에서 칩부품 어레이는 동일하거나 다른 2개 이상의 소자를 하나의 복합소자로 일체화시킨 칩부품을 말하며, 칩 인덕터, 칩 LC필터, 칩 바리스터, 칩 커패시터, 칩 비드 등 그 종류는 매우 다양하다.

칩부품 어레이의 소체는 보통 세라믹으로 만든다. 소체는 칩부품에 따라 자성체일 수도 있고 유전체일 수 있다. 칩부품 어레이는 부품의 종류에 따라 내부전극의 패턴 모양은 다를 수 있지만, 대체로 세라믹 시트 상에 일정 패턴을 갖도록 형성된다. 내부전극은 통상 Ag나 Pd과 같은 도전성 재료로 이루어진 페이스트를 사용하여 인쇄 등을 통하여 세라믹 시트 상에 형성된다.

도6은 본 발명에 따른 칩부품의 개략적인 제조공정을 보이고 있다. 본 발명에 따른 칩부품 어레이의 제조공정은, 도6에 도시된 바와 같이, 먼저 세라믹 시트를 준비하고, 준비된 세라믹 시트 상에 각종 기능 소자 역활을 하는 일정 패턴의 내부전극을 형성한다.

본 발명에 따른 제조방법은 소체에 새로운 방식으로 외부전극을 형성한다. 본 발명에서 칩부품 어레이의 외부전극은 소체의 상, 하부 단자전극과 소체의 측면에 형성되는 외부전극을 각각 별개의 공정에서 수행한다. 일례로서, 도7은 본 발명에 따라 형성된 외부전극을 갖는 칩부품 어레이중 하나인 칩비드 어레이를 보이고 있다. 도7a는 그러한 칩비드 어레이의 측면도이고, 도7b는 평면도이다.

우선, 칩비드 소체의 상, 하부면 상의 단자전극은, 도7b와 같이, 세라믹 시트 상에 도전성 페이스트를 일정 간격으로 단자전극(33a)를 인쇄한다. 단자전극은 세라믹 시트의 양쪽 변으로부터 내측으로 연장되어 서로 대향하는 다수개 형성한다. 이러한 단자전극은 소체의 상, 하부 양면에 형성되어야 하므로 적어도 2개 이상의 세라믹 시트에 같은 패턴이 형성된다.

도7b에서는 4쌍의 단자전극을 보이고 있으나, 단자전극의 갯수는 칩부품의 종류에 따라 얼마든지 변화될 수 있음은 물론이다. 세라믹 시트 상의 상기 단자전극은 도전성 페이스트를 인쇄한 후, 건조하여 형성하는 것이 가장 바람직하다.

그 다음, 이렇게 단자전극이 마련된 세라믹 시트를 내부전극이 형성된 세라믹 시트의 상, 하부에 각각 적층한다.

본 발명에서는 상기 단자전극의 인쇄과정과 적층체의 적층과정을 적절히 배열할 수도 있다. 예를들어, 2장의 세라믹 시트 상에 단자전극을 서로 대칭되게 인쇄한 후, 인쇄된 2장의 세라믹 시트를 각각 적층체의 상, 하부면에 적층하거나, 또는 적층체의 상, 하부면에 바로 단자전극을 인쇄할 수도 있다. 물론, 세라믹 시트 1장에만 단자전극을 인쇄하고, 이 세라믹 시트를 적층체에 적층한 다음, 적층체의다른 면에 단자전극을 인쇄할 수도 있다.

그 다음, 이렇게 단자전극이 마련된 적층체는 일정한 온도에서 소결한다. 통상 소결은 약 500~1000℃에서 가열하여 행한다.

이후, 도7a와 같이, 상기 소결된 소체(32)의 측면에 외부전극(33)을 형성한다. 소체 측면 상의 외부전극은 소체의 상, 하부에 형성된 단자전극들과 내부전극이 서로 전기적으로 연결되도록 도전성 페이스트를 도포한다.

상기 소체의 측면에 외부전극을 형성할 때 종래기술에서는 소체의 상, 하부면에 단자전극도 동시에 형성하기 위하여 페이스트가 소체의 상, 하부면으로 흘러나오도록 도포롤을 충분한 압력으로 가압하는 것이 필요하다. 구체적으로 종래에는 상기 소체와 도포롤 사이의 간격을 약 5.3~ 6.5mm 정도로 유지한 상태에서 페이스트를 도포하므로 페이스트가 도포롤에 의해 가압되어 소체의 상하부면으로 충분히 흘러나오도록 하였다. 그러나, 이 경우 소체의 측면에 외부전극이 항아리 모양처럼 볼록하여 불량한 결과를 초래하였다.

본 발명에서는 사전에 소체의 상, 하부면에 단자전극을 형성하므로써, 소체의 측면에 페이스트를 도포할 때 그렇게 큰 압력을 필요로 하지 않는다. 바람직하게는, 소체의 측면에 도전성 페이스트를 도포할 때 소체의 측면 표면에 페이스트를 적절한 압력으로 가압하는 것이다. 바람직하게는 본 발명에서는 소체와 도포롤 사이의 밀착거리를 약 7~ 9mm, 바람직하게는 약 7.3~ 8.5mm 정도로 유지하는 것이다. 이렇게 하면 본 발명의 소체의 측면에는 외부전극의 모양이 종래에 비하여 매우 균일하게 형성된다.

외부전극은 통상 도포하고나서 건조된다. 이렇게 제조된 칩비드 어레이에 도금 공정을 행하여 니켈 또는 구리막을 형성하고 기판 장착이 용이하도록 납 또는 주석 또는 납-주석 합금을 도금한다.

이상의 설명에서는 칩비드 어레이를 예로하여 설명하였으나, 이밖에 칩 커패시터 어레이, 칩 LC필터 어레이 등도 마찬가지로 동일하게 적용할 수 있다.

[실시예]

도8은 종래기술에 의해 제작된 칩비드 어레이이고, 도9는 본 발명에 의해 제조된 칩비드 어레이의 외부전극 형상을 관찰한 조직사진이다.

도8과 도9에 나타난 바와 같이, 본 발명에 의한 칩비드 어레이의 경우 종래기술에 의한 칩비드 어레이에 비하여 측면에 형성된 외부전극의 모양이 보다 균일하고, 상, 하부의 단자전극 또한 매우 균일함을 알 수 있다.

상술한 바와 같이, 본 발명에 따라 어레이형 복합 칩부품의 제조 공정에서 외부전극을 형성하기 전에 소체의 상, 하부 단자전극을 미리 형성시키므로써, 소자의 외부전극의 형상을 일정하게 유지하여 신뢰성이 높은 칩부품 어레이를 제공할 수 있다.

Claims (4)

1. 다수개의 세라믹 시트를 준비하는 단계;

   세라믹 시트 상에 일정 패턴의 내부전극을 형성하는 단계;

   다른 세라믹 시트 상에 도전성 페이스트를 일정 간격으로 인쇄하여 시트의 양쪽 변으로부터 내측으로 연장되어 대향하는 다수개의 단자전극을 형성하는 단계;

   상기 내부전극이 형성된 세라믹 시트의 상, 하부에 단자전극이 마련된 세라믹 시트를 적층하여 적층체를 제조하는 단계;

   상기 적층체를 소결하는 단계; 및

   상기 소결된 소체의 상, 하부에 형성된 단자전극들과 내부전극이 서로 전기적으로 연결되도록 소체의 측면에 도전성 페이스트를 도포하여 외부전극을 형성하는 단계를 포함하여 구성되는 어레이형 칩부품의 제조방법.
2. 제1항에 있어서, 소체의 측면에 도전성 페이스트를 도포할 때 소체의 측면 표면과 도포롤 사이의 밀착거리를 7~ 9mm 범위로 유지하여 외부전극을 부착함을 특징으로 하는 제조방법.
3. 다수개의 세라믹 시트를 준비하는 단계;

   세라믹 시트 상에 일정 패턴의 내부전극을 형성하는 단계;

   상기 내부전극이 형성된 세라믹 시트를 적층하여 적층체를 제조하는 단계;

   상기 적층체의 상, 하부면 상에 도전성 페이스트를 일정 간격으로 인쇄하여 적층체의 양쪽 변으로부터 내측으로 연장되어 대향하는 다수개의 단자전극을 형성하는 단계;

   상기 적층체를 소결하는 단계; 및

   상기 소결된 소체의 상, 하부에 형성된 단자전극들과 내부전극이 서로 전기적으로 연결되도록 소체의 측면에 도전성 페이스트를 도포하여 외부전극을 형성하는 단계를 포함하여 구성되는 어레이형 칩부품의 제조방법.
4. 다수개의 세라믹 시트를 준비하는 단계;

   세라믹 시트 상에 일정 패턴의 내부전극을 형성하는 단계;

   다른 세라믹 시트 상에 도전성 페이스트를 일정 간격으로 인쇄하여 시트의 양쪽 변으로부터 내측으로 연장되어 대향하는 다수개의 단자전극을 형성하는 단계;

   상기 내부전극이 형성된 세라믹 시트와 그 세라믹 시트의 한쪽면에 단자전극이 형성된 다른 세라믹 시트를 적층하여 적층체를 제조하는 단계;

   상기 적층체의 양쪽면중에서 단자전극이 형성되지 않은 적층체의 일면에 단자전극을 인쇄하는 단계;

   상기 적층체를 소결하는 단계; 및

   상기 소결된 소체의 상, 하부에 형성된 단자전극들과 내부전극이 서로 전기적으로 연결되도록 소체의 측면에 도전성 페이스트를 도포하여 외부전극을 형성하는 단계를 포함하여 구성되는 어레이형 칩부품의 제조방법.