JP3229664B2 - Ｐｌｌシンセサイザ回路 - Google Patents
Ｐｌｌシンセサイザ回路Info
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- JP3229664B2 JP3229664B2 JP26248892A JP26248892A JP3229664B2 JP 3229664 B2 JP3229664 B2 JP 3229664B2 JP 26248892 A JP26248892 A JP 26248892A JP 26248892 A JP26248892 A JP 26248892A JP 3229664 B2 JP3229664 B2 JP 3229664B2
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Description
【０００１】
【産業上の利用分野】本発明は、携帯電話機などに用い
られる、ロックアップタイムを高速化したＰＬＬシンセ
サイザ回路に関するものである。
られる、ロックアップタイムを高速化したＰＬＬシンセ
サイザ回路に関するものである。
【０００２】
【従来の技術】例えばディジタル携帯電話のようなＴＤ
ＭＡ通信方式においては、ＰＬＬシンセサイザ回路のロ
ックアップタイムを高速化する必要がある。このような
ロックアップタイムを高速化したＰＬＬシンセサイザ回
路の一例として、例えばCont.Rec.20th EMC'90.Budapes
t,pp.435-440に記載されているように、Ｄ／Ａ変換器を
使用したループプリセット方式が日本電信電話株式会社
（ＮＴＴ）により提案されている。このループプリセッ
ト方式は、予め記憶しておいた各通信チャネル周波数を
出力するためのチューニング電圧データを、Ｄ／Ａ変換
器を介してＶＣＯにプリセットすることにより、ロック
アップタイムを高速化したものであり、ＴＤＭＡ通信方
式や間欠受信に伴って生じる非通信時間を利用して、次
に遷移するチャネル出力に必要なチューニング電圧をＡ
／Ｄ変換器で取り込んでおくことにより、ＶＣＯの温度
ドリフトによる影響をなくすことが可能である。
ＭＡ通信方式においては、ＰＬＬシンセサイザ回路のロ
ックアップタイムを高速化する必要がある。このような
ロックアップタイムを高速化したＰＬＬシンセサイザ回
路の一例として、例えばCont.Rec.20th EMC'90.Budapes
t,pp.435-440に記載されているように、Ｄ／Ａ変換器を
使用したループプリセット方式が日本電信電話株式会社
（ＮＴＴ）により提案されている。このループプリセッ
ト方式は、予め記憶しておいた各通信チャネル周波数を
出力するためのチューニング電圧データを、Ｄ／Ａ変換
器を介してＶＣＯにプリセットすることにより、ロック
アップタイムを高速化したものであり、ＴＤＭＡ通信方
式や間欠受信に伴って生じる非通信時間を利用して、次
に遷移するチャネル出力に必要なチューニング電圧をＡ
／Ｄ変換器で取り込んでおくことにより、ＶＣＯの温度
ドリフトによる影響をなくすことが可能である。
【０００３】
【発明が解決しようとする課題】しかし、実際のディジ
タル自動車電話やディジタルコードレス電話システムな
どにおいては、次に遷移するチャネル出力に必要なチュ
ーニング電圧をＡ／Ｄ変換器で取り込むための非通信時
間を確保できず、したがって上記従来のループプリセッ
ト方式では、ＶＣＯの温度ドリフトによる影響をなくす
ことができないという問題があった。
タル自動車電話やディジタルコードレス電話システムな
どにおいては、次に遷移するチャネル出力に必要なチュ
ーニング電圧をＡ／Ｄ変換器で取り込むための非通信時
間を確保できず、したがって上記従来のループプリセッ
ト方式では、ＶＣＯの温度ドリフトによる影響をなくす
ことができないという問題があった。
【０００４】本発明はかかる事情に鑑みて成されたもの
であり、ロックアップタイムを高速化でき、しかもディ
ジタル自動車電話やディジタルコードレス電話システム
などのように非通信時間を確保できない場合でも、ＶＣ
Ｏの温度ドリフトによる影響をなくすことができるＰＬ
Ｌシンセサイザ回路を提供することを目的とする。
であり、ロックアップタイムを高速化でき、しかもディ
ジタル自動車電話やディジタルコードレス電話システム
などのように非通信時間を確保できない場合でも、ＶＣ
Ｏの温度ドリフトによる影響をなくすことができるＰＬ
Ｌシンセサイザ回路を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明は、ループフィル
タのコンデンサにチャージされたチューニング電圧を電
圧制御発振器に供給してチューニング電圧に応じた周波
数の周波数信号を得、この周波数信号を分周した信号と
基準周波数信号との位相差に応じた位相差信号を前記ル
ープフィルタに供給することにより周波数引き込みを行
う構成のPLLシンセサイザ回路において、このPLLシンセ
サイザ回路が出力すべき複数の周波数に対応する複数の
チューニング電圧をあらかじめ記憶するチューニング電
圧メモリと、このチューニング電圧メモリから取り出し
た現在の通信チャネルのチューニング電圧情報とあらか
じめ記憶してある遷移すべき通信チャネルのチューニン
グ電圧情報とを引き算する引き算器と、この引き算器の
引き算情報と前記ループフィルタからの現在の通信チャ
ネルのチューニング電圧情報を足し算する足し算器とを
備え、この足し算器に得られる遷移すべき通信チャネル
のチューニング電圧を前記ループフィルタのコンデンサ
にスイッチを介して供給することを特徴とするPLLシン
セサイザ。
タのコンデンサにチャージされたチューニング電圧を電
圧制御発振器に供給してチューニング電圧に応じた周波
数の周波数信号を得、この周波数信号を分周した信号と
基準周波数信号との位相差に応じた位相差信号を前記ル
ープフィルタに供給することにより周波数引き込みを行
う構成のPLLシンセサイザ回路において、このPLLシンセ
サイザ回路が出力すべき複数の周波数に対応する複数の
チューニング電圧をあらかじめ記憶するチューニング電
圧メモリと、このチューニング電圧メモリから取り出し
た現在の通信チャネルのチューニング電圧情報とあらか
じめ記憶してある遷移すべき通信チャネルのチューニン
グ電圧情報とを引き算する引き算器と、この引き算器の
引き算情報と前記ループフィルタからの現在の通信チャ
ネルのチューニング電圧情報を足し算する足し算器とを
備え、この足し算器に得られる遷移すべき通信チャネル
のチューニング電圧を前記ループフィルタのコンデンサ
にスイッチを介して供給することを特徴とするPLLシン
セサイザ。
【０００６】
【作用】通信チャネルの遷移に際して、このPLLシンセ
サイザ回路が出力すべき複数の周波数に対応する複数の
チューニング電圧をあらかじめチューニング電圧メモリ
に記憶しておき、このチューニング電圧メモリから取り
出した現在の通信チャネルのチューニング電圧情報とあ
らかじめ記憶してある遷移すべき通信チャネルのチュー
ニング電圧情報とを引き算器で引き算し、この引き算器
の引き算情報と前記ループフィルタからの現在の通信チ
ャネルのチューニング電圧情報を足し算器で足し算し
て、この足し算器に得られる遷移すべき通信チャネルの
チューニング電圧を前記ループフィルタのコンデンサに
スイッチを介して供給する。
サイザ回路が出力すべき複数の周波数に対応する複数の
チューニング電圧をあらかじめチューニング電圧メモリ
に記憶しておき、このチューニング電圧メモリから取り
出した現在の通信チャネルのチューニング電圧情報とあ
らかじめ記憶してある遷移すべき通信チャネルのチュー
ニング電圧情報とを引き算器で引き算し、この引き算器
の引き算情報と前記ループフィルタからの現在の通信チ
ャネルのチューニング電圧情報を足し算器で足し算し
て、この足し算器に得られる遷移すべき通信チャネルの
チューニング電圧を前記ループフィルタのコンデンサに
スイッチを介して供給する。
【０００７】
【実施例】以下、本発明の実施例を図面を用いて詳細に
説明する。図１は本発明の一実施例におけるＰＬＬシン
セサイザ回路の構成図で、このＰＬＬシンセサイザ回路
は、基準発振器１と、位相比較器２と、ループフィルタ
３と、電圧制御発振器（以下「ＶＣＯ」と記す）４と、
比較分周器５と、プリセット回路６とを備えており、プ
リセット回路６は、チューニング電圧メモリ８と、引き
算器９と、足し算器１０と、Ａ／Ｄ変換器１１と、Ｄ／
Ａ変換器１２と、スイッチ１３とを備えている。基準発
振器１は、ＰＬＬシンセサイザの周波数切換幅の基準と
なる基準周波数信号を出力する。位相比較器２は、基準
発振器１からの基準周波数信号と比較分周器５からの分
周出力との位相差を検出し、その位相差に応じた位相差
信号を出力する。ループフィルタ３は、位相比較器２か
らの位相差信号を平滑してチューニング電圧を出力す
る。ＶＣＯ４は、ループフィルタ３からのチューニング
電圧に応じた周波数の周波数信号を出力する。比較分周
器５は、ＶＣＯ４からの周波数信号を、図外の制御部か
ら供給される分周比データに基づいて分周し、その分周
出力を位相比較器２に供給する。プリセット回路６は、
ループフィルタ３にチューニング電圧をプリセットする
もので、非通信時間を確保できない場合にも、ＶＣＯ４
の温度ドリフトの影響を受けずに高速ロックアップタイ
ムを実現するための工夫がなされている。チューニング
電圧メモリ８は、ＰＬＬシンセサイザが出力すべき複数
の周波数に対応するチューニング電圧のディジタルデー
タを予め記憶しておき、図外の制御部から供給されるチ
ャネルデータに応じたアドレスのディジタルデータを出
力する。引き算器９は、チューニング電圧メモリ８から
のディジタルデータに基づいて、現在のチャネルに対応
するチューニング電圧のディジタルデータと、次に設定
しようとするチャネルに対応するチューニング電圧のデ
ィジタルデータとの差を演算して出力する。足し算器１
０は、引き算器９からのディジタルデータとＡ／Ｄ変換
器１１からのディジタルデータとの和を演算して出力す
る。Ａ／Ｄ変換器１１は、図外の制御部から供給される
チャネル切換信号に同期して、ループフィルタ３からの
チューニング電圧をディジタルデータに変換して出力す
る。Ｄ／Ａ変換器１２は、足し算器１０からのディジタ
ルデータをアナログ電圧に変換して出力する。スイッチ
１３は、図外の制御部により制御されて、チャネル切換
後一定時間、Ｄ／Ａ変換器１２からのアナログ電圧をル
ープフィルタ３に供給する。すなわちプリセット回路６
は、チューニング電圧のプリセットを行う。
説明する。図１は本発明の一実施例におけるＰＬＬシン
セサイザ回路の構成図で、このＰＬＬシンセサイザ回路
は、基準発振器１と、位相比較器２と、ループフィルタ
３と、電圧制御発振器（以下「ＶＣＯ」と記す）４と、
比較分周器５と、プリセット回路６とを備えており、プ
リセット回路６は、チューニング電圧メモリ８と、引き
算器９と、足し算器１０と、Ａ／Ｄ変換器１１と、Ｄ／
Ａ変換器１２と、スイッチ１３とを備えている。基準発
振器１は、ＰＬＬシンセサイザの周波数切換幅の基準と
なる基準周波数信号を出力する。位相比較器２は、基準
発振器１からの基準周波数信号と比較分周器５からの分
周出力との位相差を検出し、その位相差に応じた位相差
信号を出力する。ループフィルタ３は、位相比較器２か
らの位相差信号を平滑してチューニング電圧を出力す
る。ＶＣＯ４は、ループフィルタ３からのチューニング
電圧に応じた周波数の周波数信号を出力する。比較分周
器５は、ＶＣＯ４からの周波数信号を、図外の制御部か
ら供給される分周比データに基づいて分周し、その分周
出力を位相比較器２に供給する。プリセット回路６は、
ループフィルタ３にチューニング電圧をプリセットする
もので、非通信時間を確保できない場合にも、ＶＣＯ４
の温度ドリフトの影響を受けずに高速ロックアップタイ
ムを実現するための工夫がなされている。チューニング
電圧メモリ８は、ＰＬＬシンセサイザが出力すべき複数
の周波数に対応するチューニング電圧のディジタルデー
タを予め記憶しておき、図外の制御部から供給されるチ
ャネルデータに応じたアドレスのディジタルデータを出
力する。引き算器９は、チューニング電圧メモリ８から
のディジタルデータに基づいて、現在のチャネルに対応
するチューニング電圧のディジタルデータと、次に設定
しようとするチャネルに対応するチューニング電圧のデ
ィジタルデータとの差を演算して出力する。足し算器１
０は、引き算器９からのディジタルデータとＡ／Ｄ変換
器１１からのディジタルデータとの和を演算して出力す
る。Ａ／Ｄ変換器１１は、図外の制御部から供給される
チャネル切換信号に同期して、ループフィルタ３からの
チューニング電圧をディジタルデータに変換して出力す
る。Ｄ／Ａ変換器１２は、足し算器１０からのディジタ
ルデータをアナログ電圧に変換して出力する。スイッチ
１３は、図外の制御部により制御されて、チャネル切換
後一定時間、Ｄ／Ａ変換器１２からのアナログ電圧をル
ープフィルタ３に供給する。すなわちプリセット回路６
は、チューニング電圧のプリセットを行う。
【０００８】図２はループフィルタ３周辺の回路図で、
ループフィルタ３は、抵抗Ｒ1 ，Ｒ 2 と、キャパシタＣ
1 ，Ｃ2 とを備えている。キャパシタＣ1 の一端はアー
スされており、キャパシタＣ1 の他端は、抵抗Ｒ1 と抵
抗Ｒ2 とキャパシタＣ2 とを介してアースされている。
抵抗Ｒ1 と抵抗Ｒ2 との接続点に接続された第１の入力
端子１５は、位相比較器２の出力端に接続されており、
キャパシタＣ1 と抵抗Ｒ1 との接続点に接続された第２
の入力端子１６は、スイッチ１３の出力端に接続されて
いる。抵抗Ｒ2 とキャパシタＣ2 との接続点に接続され
た出力端子１７は、ＶＣＯ４およびＡ／Ｄ変換器１１の
入力端に接続されている。
ループフィルタ３は、抵抗Ｒ1 ，Ｒ 2 と、キャパシタＣ
1 ，Ｃ2 とを備えている。キャパシタＣ1 の一端はアー
スされており、キャパシタＣ1 の他端は、抵抗Ｒ1 と抵
抗Ｒ2 とキャパシタＣ2 とを介してアースされている。
抵抗Ｒ1 と抵抗Ｒ2 との接続点に接続された第１の入力
端子１５は、位相比較器２の出力端に接続されており、
キャパシタＣ1 と抵抗Ｒ1 との接続点に接続された第２
の入力端子１６は、スイッチ１３の出力端に接続されて
いる。抵抗Ｒ2 とキャパシタＣ2 との接続点に接続され
た出力端子１７は、ＶＣＯ４およびＡ／Ｄ変換器１１の
入力端に接続されている。
【０００９】図３は引き算器９の構成図で、引き算器９
は、Ｄフリップフロップ１９と、複数のインバータ２０
ａ〜２０ｄと、アダー２１とを備えている。次に動作を
説明する。基準発振器１から出力された通信チャネル間
隔に対応する基準周波数信号は、位相比較器２により比
較分周器５からの分周出力と位相比較される。位相比較
器２からの位相差信号は、ループフィルタ３により平滑
され、チューニング電圧がＶＣＯ４に供給される。これ
によりＶＣＯ４は、チューニング電圧に応じた周波数信
号を出力する。そしてこの周波数信号は、比較分周器５
により、図外の制御部から供給された分周比データに基
づいて、下記数１で示される分周比Ｎで分周され、分周
出力が位相比較器２に供給される。以上の動作は通常の
ＰＬＬループと同様である。
は、Ｄフリップフロップ１９と、複数のインバータ２０
ａ〜２０ｄと、アダー２１とを備えている。次に動作を
説明する。基準発振器１から出力された通信チャネル間
隔に対応する基準周波数信号は、位相比較器２により比
較分周器５からの分周出力と位相比較される。位相比較
器２からの位相差信号は、ループフィルタ３により平滑
され、チューニング電圧がＶＣＯ４に供給される。これ
によりＶＣＯ４は、チューニング電圧に応じた周波数信
号を出力する。そしてこの周波数信号は、比較分周器５
により、図外の制御部から供給された分周比データに基
づいて、下記数１で示される分周比Ｎで分周され、分周
出力が位相比較器２に供給される。以上の動作は通常の
ＰＬＬループと同様である。
【００１０】
【数１】
【００１１】一方、現在ロックしている通信チャネルに
対応するチューニング電圧、すなわちループフィルタ３
からのチューニング電圧は、Ａ／Ｄ変換器１１により、
図外の制御部から供給されたチャネル切換信号に同期し
て、ディジタルデータＤAD-N OWに変換される。そして次
の通信チャネルに遷移するとき、図外の制御部から次の
通信チャネルに対応したアドレスがチューニング電圧メ
モリ８に供給される。これによりチューニング電圧メモ
リ８は、次の通信チャネルのチューニング電圧に応じた
ディジタルデータＤMEM-NEXTを引き算器９に供給する。
これにより引き算器９は、記憶している現在の通信チャ
ネルのチューニング電圧に応じたディジタルデータＤ
MEM-NOW と、チューニング電圧メモリ８からの次の通信
チャネルのチューニング電圧に応じたディジタルデータ
ＤMEM-NEXTとの差を演算し、演算結果を足し算器１０に
供給する。すなわちディジタルデータＤMEM-NOW は、チ
ャネルセット時にＤフリップフロップ１９により保持さ
れ、インバータ２０ａ〜２０ｄとアダー２１とによりデ
ィジタルデータＤMEM-NEXTから減算される。これにより
足し算器１０は、引き算器９からのディジタルデータと
Ａ／Ｄ変換器１１からのディジタルデータとの和を演算
し、Ｄ／Ａ変換器１２に供給する。すなわち足し算器１
０は、下記数２の演算を行う。ここでＡ／Ｄ変換器１１
からのディジタルデータＤAD-NOWは、予めチューニング
電圧メモリ８に記憶されているディジタルデータＤ
MEM-NOW に対してＶＣＯ４の温度ドリフトにより生じた
データ誤差をΔＤVCO とすると、下記数３のように表さ
れる。したがって足し算器１０の出力ＤNEXTは下記数４
のようになる。
対応するチューニング電圧、すなわちループフィルタ３
からのチューニング電圧は、Ａ／Ｄ変換器１１により、
図外の制御部から供給されたチャネル切換信号に同期し
て、ディジタルデータＤAD-N OWに変換される。そして次
の通信チャネルに遷移するとき、図外の制御部から次の
通信チャネルに対応したアドレスがチューニング電圧メ
モリ８に供給される。これによりチューニング電圧メモ
リ８は、次の通信チャネルのチューニング電圧に応じた
ディジタルデータＤMEM-NEXTを引き算器９に供給する。
これにより引き算器９は、記憶している現在の通信チャ
ネルのチューニング電圧に応じたディジタルデータＤ
MEM-NOW と、チューニング電圧メモリ８からの次の通信
チャネルのチューニング電圧に応じたディジタルデータ
ＤMEM-NEXTとの差を演算し、演算結果を足し算器１０に
供給する。すなわちディジタルデータＤMEM-NOW は、チ
ャネルセット時にＤフリップフロップ１９により保持さ
れ、インバータ２０ａ〜２０ｄとアダー２１とによりデ
ィジタルデータＤMEM-NEXTから減算される。これにより
足し算器１０は、引き算器９からのディジタルデータと
Ａ／Ｄ変換器１１からのディジタルデータとの和を演算
し、Ｄ／Ａ変換器１２に供給する。すなわち足し算器１
０は、下記数２の演算を行う。ここでＡ／Ｄ変換器１１
からのディジタルデータＤAD-NOWは、予めチューニング
電圧メモリ８に記憶されているディジタルデータＤ
MEM-NOW に対してＶＣＯ４の温度ドリフトにより生じた
データ誤差をΔＤVCO とすると、下記数３のように表さ
れる。したがって足し算器１０の出力ＤNEXTは下記数４
のようになる。
【００１２】
【数２】
【００１３】
【数３】
【００１４】
【数４】
【００１５】上記数４のようにＶＣＯ４の温度ドリフト
により生じたチューニング電圧誤差を含んだ足し算器１
０の出力ＤNEXTは、Ｄ／Ａ変換器１２によりアナログ電
圧に変換され、スイッチ１３を介してループフィルタ３
にプリセットされる。一定時間後に、スイッチ１３は開
成し、通常のＰＬＬループにより正確な周波数に引き込
まれる。
により生じたチューニング電圧誤差を含んだ足し算器１
０の出力ＤNEXTは、Ｄ／Ａ変換器１２によりアナログ電
圧に変換され、スイッチ１３を介してループフィルタ３
にプリセットされる。一定時間後に、スイッチ１３は開
成し、通常のＰＬＬループにより正確な周波数に引き込
まれる。
【００１６】このように、ＶＣＯ４の温度ドリフトによ
り生じたチューニング電圧誤差を含んだ足し算器１０の
出力ＤNEXTをＤ／Ａ変換器１２によりアナログ電圧に変
換してループフィルタ３にプリセットするので、ロック
アップタイムを高速化でき、しかもディジタル自動車電
話やディジタルコードレス電話システムなどのように非
通信時間を確保できない場合でも、ＶＣＯ４の温度ドリ
フトによる影響をなくすことができる。また図２のよう
にプリセット電圧を与えれば、ループフィルタ３の定数
設計に影響されることなくプリセット電圧の充電が可能
である。
り生じたチューニング電圧誤差を含んだ足し算器１０の
出力ＤNEXTをＤ／Ａ変換器１２によりアナログ電圧に変
換してループフィルタ３にプリセットするので、ロック
アップタイムを高速化でき、しかもディジタル自動車電
話やディジタルコードレス電話システムなどのように非
通信時間を確保できない場合でも、ＶＣＯ４の温度ドリ
フトによる影響をなくすことができる。また図２のよう
にプリセット電圧を与えれば、ループフィルタ３の定数
設計に影響されることなくプリセット電圧の充電が可能
である。
【００１７】なお上記実施例では、チューニング電圧に
応じたディジタルデータが４ビットである場合について
説明したが、本発明はこのような構成に限定されるもの
ではなく、チューニング電圧に応じたディジタルデータ
のビット数は任意である。また上記実施例では、チュー
ニング電圧メモリ８に、ＰＬＬシンセサイザが出力すべ
き複数の周波数に対応するチューニング電圧のディジタ
ルデータを予め記憶しておくように構成したが、本発明
はこのような構成に限定されるものではなく、例えばチ
ューニング電圧メモリ８に、任意に決めた通信チャネル
の周波数出力に必要なチューニング電圧と、各通信チャ
ネルの周波数出力に必要なチューニング電圧との差をデ
ィジタルデータに変換して予め記憶しておくように構成
してもよい。
応じたディジタルデータが４ビットである場合について
説明したが、本発明はこのような構成に限定されるもの
ではなく、チューニング電圧に応じたディジタルデータ
のビット数は任意である。また上記実施例では、チュー
ニング電圧メモリ８に、ＰＬＬシンセサイザが出力すべ
き複数の周波数に対応するチューニング電圧のディジタ
ルデータを予め記憶しておくように構成したが、本発明
はこのような構成に限定されるものではなく、例えばチ
ューニング電圧メモリ８に、任意に決めた通信チャネル
の周波数出力に必要なチューニング電圧と、各通信チャ
ネルの周波数出力に必要なチューニング電圧との差をデ
ィジタルデータに変換して予め記憶しておくように構成
してもよい。
【００１８】またチューニング電圧メモリ８のディジタ
ルデータは、装置の電源投入時に、使用すべき各通信チ
ャネルにＰＬＬループを順次ロックさせ、それぞれのチ
ューニング電圧をＡ／Ｄ変換器１１により取り込んでチ
ューニング電圧メモリ８に記憶させるように構成しても
よい。このようにすれば、ＶＣＯ４の入出力特性の初期
ばらつきを吸収することができる。
ルデータは、装置の電源投入時に、使用すべき各通信チ
ャネルにＰＬＬループを順次ロックさせ、それぞれのチ
ューニング電圧をＡ／Ｄ変換器１１により取り込んでチ
ューニング電圧メモリ８に記憶させるように構成しても
よい。このようにすれば、ＶＣＯ４の入出力特性の初期
ばらつきを吸収することができる。
【００１９】
【発明の効果】以上説明したように本発明によれば、ル
ープフィルタからのチューニング電圧を電圧制御発振器
に供給してチューニング電圧に応じた周波数の周波数信
号を得、この周波数信号を分周した信号と基準周波数信
号との位相差に応じた位相差信号をループフィルタに供
給することにより周波数引き込みを行う構成のＰＬＬシ
ンセサイザ回路において、通信チャネルの遷移に際し
て、ループフィルタからの現在の通信チャネルのチュー
ニング電圧情報と、電圧制御発振器の入出力特性に基づ
いて予め記憶している現在の通信チャネルのチューニン
グ電圧情報と、電圧制御発振器の入出力特性に基づいて
予め記憶している遷移すべき通信チャネルのチューニン
グ電圧情報とから、電圧制御発振器の温度ドリフトによ
る誤差を含んだ遷移すべき通信チャネルのチューニング
電圧情報を演算して、そのチューニング電圧をループフ
ィルタにプリセットするプリセット回路を設けたので、
ロックアップタイムを高速化でき、しかもディジタル自
動車電話やディジタルコードレス電話システムなどのよ
うに非通信時間を確保できない場合でも、電圧制御発振
器の温度ドリフトによる影響をなくすことができる。
ープフィルタからのチューニング電圧を電圧制御発振器
に供給してチューニング電圧に応じた周波数の周波数信
号を得、この周波数信号を分周した信号と基準周波数信
号との位相差に応じた位相差信号をループフィルタに供
給することにより周波数引き込みを行う構成のＰＬＬシ
ンセサイザ回路において、通信チャネルの遷移に際し
て、ループフィルタからの現在の通信チャネルのチュー
ニング電圧情報と、電圧制御発振器の入出力特性に基づ
いて予め記憶している現在の通信チャネルのチューニン
グ電圧情報と、電圧制御発振器の入出力特性に基づいて
予め記憶している遷移すべき通信チャネルのチューニン
グ電圧情報とから、電圧制御発振器の温度ドリフトによ
る誤差を含んだ遷移すべき通信チャネルのチューニング
電圧情報を演算して、そのチューニング電圧をループフ
ィルタにプリセットするプリセット回路を設けたので、
ロックアップタイムを高速化でき、しかもディジタル自
動車電話やディジタルコードレス電話システムなどのよ
うに非通信時間を確保できない場合でも、電圧制御発振
器の温度ドリフトによる影響をなくすことができる。
【図１】本発明の一実施例におけるＰＬＬシンセサイザ
回路の構成図である。
回路の構成図である。
【図２】ループフィルタ周辺の回路図である。
【図３】引き算器の構成図である。
３ ループフィルタ ４ ＶＣＯ ６ プリセット回路
Claims (1)
- 【請求項１】 ループフィルタのコンデンサにチャージ
されたチューニング電圧を電圧制御発振器に供給してチ
ューニング電圧に応じた周波数の周波数信号を得、この
周波数信号を分周した信号と基準周波数信号との位相差
に応じた位相差信号を前記ループフィルタに供給するこ
とにより周波数引き込みを行う構成のPLLシンセサイザ
回路において、このPLLシンセサイザ回路が出力すべき
複数の周波数に対応する複数のチューニング電圧をあら
かじめ記憶するチューニング電圧メモリと、このチュー
ニング電圧メモリから取り出した現在の通信チャネルの
チューニング電圧情報とあらかじめ記憶してある遷移す
べき通信チャネルのチューニング電圧情報とを引き算す
る引き算器と、この引き算器の引き算情報と前記ループ
フィルタからの現在の通信チャネルのチューニング電圧
情報を足し算する足し算器とを備え、この足し算器に得
られる遷移すべき通信チャネルのチューニング電圧を前
記ループフィルタのコンデンサにスイッチを介して供給
することを特徴とするPLLシンセサイザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26248892A JP3229664B2 (ja) | 1992-09-30 | 1992-09-30 | Ｐｌｌシンセサイザ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26248892A JP3229664B2 (ja) | 1992-09-30 | 1992-09-30 | Ｐｌｌシンセサイザ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06112860A JPH06112860A (ja) | 1994-04-22 |
| JP3229664B2 true JP3229664B2 (ja) | 2001-11-19 |
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ID=17376493
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26248892A Expired - Fee Related JP3229664B2 (ja) | 1992-09-30 | 1992-09-30 | Ｐｌｌシンセサイザ回路 |
Country Status (1)
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| JP (1) | JP3229664B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1131966A (ja) * | 1997-06-03 | 1999-02-02 | Motorola Inc | 電圧制御発振器に関する装置および同調方法 |
-
1992
- 1992-09-30 JP JP26248892A patent/JP3229664B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06112860A (ja) | 1994-04-22 |
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