JP3229003B2 - 不揮発性半導体記憶装置 - Google Patents
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Landscapes
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- Semiconductor Memories (AREA)
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Description
【０００１】
【産業上の利用分野】この発明は不揮発性半導体記憶装
置に係わり、特に、ＥＥＰＲＯＭ（Electrically Erasa
ble and Programmable Read Only Memory)に関する。
置に係わり、特に、ＥＥＰＲＯＭ（Electrically Erasa
ble and Programmable Read Only Memory)に関する。
【０００２】
【従来の技術】従来のＥＥＰＲＯＭにおいては、図２０
に示すように、一導電型例えばＰ型の半導体基板３０１
のフィ−ルド酸化膜３１０で囲まれた素子形成領域に間
隔をおいて逆導電型例えばＮ型のソ−ス領域３０２及び
ドレイン領域３０３が形成されている。また、前記Ｎ型
のソ−ス領域３０２とドレイン領域３０３及びチャネル
領域３０４上に、第一のゲ−ト絶縁膜、例えばシリコン
酸化膜３０５が形成されている。そして、チャネル領域
３０４上にシリコン酸化膜３０５を介して多結晶シリコ
ン等からなる浮遊ゲ−ト電極３０６が形成されている。
更に、この浮遊ゲ−ト電極３０６上に第二のゲ−ト絶縁
膜３０７を介して多結晶シリコン等からなる制御ゲ−ト
電極３０８が形成されている。そして、浮遊ゲ−ト電極
３０６、制御ゲ−ト電極３０８、第一のゲ−ト絶縁膜３
０５及び第二のゲ−ト絶縁膜３０７の周囲は保護膜３０
９で覆われている。第二のゲ−ト絶縁膜３０７は、例え
ば第三のシリコン酸化膜３０７Ａ、第二のシリコン窒化
膜３０７Ｂ、第四のシリコン酸化膜３０７Ｃのオキサイ
ド−ナイトライド−オキサイドの積層構造、即ちＯＮＯ
構造になっている。
に示すように、一導電型例えばＰ型の半導体基板３０１
のフィ−ルド酸化膜３１０で囲まれた素子形成領域に間
隔をおいて逆導電型例えばＮ型のソ−ス領域３０２及び
ドレイン領域３０３が形成されている。また、前記Ｎ型
のソ−ス領域３０２とドレイン領域３０３及びチャネル
領域３０４上に、第一のゲ−ト絶縁膜、例えばシリコン
酸化膜３０５が形成されている。そして、チャネル領域
３０４上にシリコン酸化膜３０５を介して多結晶シリコ
ン等からなる浮遊ゲ−ト電極３０６が形成されている。
更に、この浮遊ゲ−ト電極３０６上に第二のゲ−ト絶縁
膜３０７を介して多結晶シリコン等からなる制御ゲ−ト
電極３０８が形成されている。そして、浮遊ゲ−ト電極
３０６、制御ゲ−ト電極３０８、第一のゲ−ト絶縁膜３
０５及び第二のゲ−ト絶縁膜３０７の周囲は保護膜３０
９で覆われている。第二のゲ−ト絶縁膜３０７は、例え
ば第三のシリコン酸化膜３０７Ａ、第二のシリコン窒化
膜３０７Ｂ、第四のシリコン酸化膜３０７Ｃのオキサイ
ド−ナイトライド−オキサイドの積層構造、即ちＯＮＯ
構造になっている。
【０００３】このようなＥＥＰＲＯＭは、デ−タ書込み
をＰ型の半導体基板３０１からのホットエレクトロンの
注入で行い、デ−タ消去を浮遊ゲ−ト電極３０６からＮ
型のソ−ス領域３０２へのエレクトロンの放出で行う。
このタイプのＥＥＰＲＯＭは、デ−タ消去時に、浮遊ゲ
−ト電極３０６とＮ型のソ−ス領域３０２の間の第一の
ゲ−ト絶縁膜３０５に、高電界が加わる。デ−タ書込み
と消去の動作を１０6 サイクル繰り返しても高信頼性の
ＥＥＰＲＯＭがユ−ザ−に要求されているので、高電界
で長時間のストレスが第一のゲ−ト絶縁膜３０５に加わ
ってもゲ−ト破壊しないことが必要となる。図２０にお
いては、第一のゲ−ト絶縁膜３０５としてシリコン酸化
膜が用いられているが、デ−タ書込みと消去の動作が１
０6 サイクルを保証することは、非常に厳しくなってい
る。そこで、本発明者は、頑強な第一のゲ−ト絶縁膜に
するために、シリコン酸化膜の代わりにシリコン窒化膜
を用いた構造を考えた。
をＰ型の半導体基板３０１からのホットエレクトロンの
注入で行い、デ−タ消去を浮遊ゲ−ト電極３０６からＮ
型のソ−ス領域３０２へのエレクトロンの放出で行う。
このタイプのＥＥＰＲＯＭは、デ−タ消去時に、浮遊ゲ
−ト電極３０６とＮ型のソ−ス領域３０２の間の第一の
ゲ−ト絶縁膜３０５に、高電界が加わる。デ−タ書込み
と消去の動作を１０6 サイクル繰り返しても高信頼性の
ＥＥＰＲＯＭがユ−ザ−に要求されているので、高電界
で長時間のストレスが第一のゲ−ト絶縁膜３０５に加わ
ってもゲ−ト破壊しないことが必要となる。図２０にお
いては、第一のゲ−ト絶縁膜３０５としてシリコン酸化
膜が用いられているが、デ−タ書込みと消去の動作が１
０6 サイクルを保証することは、非常に厳しくなってい
る。そこで、本発明者は、頑強な第一のゲ−ト絶縁膜に
するために、シリコン酸化膜の代わりにシリコン窒化膜
を用いた構造を考えた。
【０００４】
【発明が解決しようとする課題】しかしながら、第一の
ゲ−ト絶縁膜の信頼性は向上するが、ホットキャリア耐
性等のトランジスタそのものの信頼性が劣化してしまう
という問題が発生した。
ゲ−ト絶縁膜の信頼性は向上するが、ホットキャリア耐
性等のトランジスタそのものの信頼性が劣化してしまう
という問題が発生した。
【０００５】そこで、この発明は、上記欠点を除去し、
デ−タ書込みと消去動作の繰り返し試験での特性とトラ
ンジスタの信頼性の向上したＥＥＰＲＯＭを提供するこ
とを目的とする。
デ−タ書込みと消去動作の繰り返し試験での特性とトラ
ンジスタの信頼性の向上したＥＥＰＲＯＭを提供するこ
とを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、この発明では、一導電型の半導体基板表面に間隔を
おいて形成された逆導電型のソ−ス領域及びドレイン領
域と、前記ソ−ス領域及びドレイン領域の間に形成され
るチャネル領域と、前記ソ−ス領域及びドレイン領域と
端部がそれぞれ重なって前記チャネル領域上に形成され
た浮遊ゲ−ト電極と、前記浮遊ゲ−ト電極と前記チャネ
ル領域上面との間に形成された第一のゲ−ト絶縁膜と、
前記浮遊ゲ−ト電極上に第二のゲ−ト絶縁膜を介して形
成された制御ゲ−ト電極と、前記ゲ−ト電極及び前記絶
縁膜の周囲に形成された保護膜とを具備し、前記第一の
ゲ−ト絶縁膜は、前記チャネル領域上面に形成された第
三の絶縁膜部分と、少なくとも前記ソ−ス領域と前記浮
遊ゲ−ト電極との重なり部分から前記ソース領域の主表
面上に延在して形成された第四の絶縁膜部分とで構成さ
れ、かつ、前記第三の絶縁膜部分はＳｉ（シリコン）、
Ｏ（酸素）を含む絶縁膜から成り、前記第四の絶縁膜は
Ｎ（窒素）を含む絶縁膜を少なくとも有することを特徴
としている。
に、この発明では、一導電型の半導体基板表面に間隔を
おいて形成された逆導電型のソ−ス領域及びドレイン領
域と、前記ソ−ス領域及びドレイン領域の間に形成され
るチャネル領域と、前記ソ−ス領域及びドレイン領域と
端部がそれぞれ重なって前記チャネル領域上に形成され
た浮遊ゲ−ト電極と、前記浮遊ゲ−ト電極と前記チャネ
ル領域上面との間に形成された第一のゲ−ト絶縁膜と、
前記浮遊ゲ−ト電極上に第二のゲ−ト絶縁膜を介して形
成された制御ゲ−ト電極と、前記ゲ−ト電極及び前記絶
縁膜の周囲に形成された保護膜とを具備し、前記第一の
ゲ−ト絶縁膜は、前記チャネル領域上面に形成された第
三の絶縁膜部分と、少なくとも前記ソ−ス領域と前記浮
遊ゲ−ト電極との重なり部分から前記ソース領域の主表
面上に延在して形成された第四の絶縁膜部分とで構成さ
れ、かつ、前記第三の絶縁膜部分はＳｉ（シリコン）、
Ｏ（酸素）を含む絶縁膜から成り、前記第四の絶縁膜は
Ｎ（窒素）を含む絶縁膜を少なくとも有することを特徴
としている。
【０００７】
【作用】この発明において、第一のゲ−ト絶縁膜は、チ
ャネル領域１０４上面に形成された第三の絶縁膜部分１
０５ｄとソ−ス領域１０２及びドレイン領域１０３と浮
遊ゲ−ト電極１０６との重なり部分に形成された第四の
絶縁膜部分１０５ａ、１０５ｂ、１０５ｃとから構成さ
れている。この第四の絶縁膜部分１０５ａは、Ｎ（窒
素）を含む絶縁膜になっており高電界に耐え得る。その
ため、デ−タ書込みと消去の動作を１０6 サイクル繰り
返しても高信頼性のＥＥＰＲＯＭが得られる。また、ゲ
−ト部分の第一のゲ−ト絶縁膜としてゲ−ト全面にシリ
コン窒化膜を形成していないので、本来のトランジスタ
の信頼性も保持されたままである。
ャネル領域１０４上面に形成された第三の絶縁膜部分１
０５ｄとソ−ス領域１０２及びドレイン領域１０３と浮
遊ゲ−ト電極１０６との重なり部分に形成された第四の
絶縁膜部分１０５ａ、１０５ｂ、１０５ｃとから構成さ
れている。この第四の絶縁膜部分１０５ａは、Ｎ（窒
素）を含む絶縁膜になっており高電界に耐え得る。その
ため、デ−タ書込みと消去の動作を１０6 サイクル繰り
返しても高信頼性のＥＥＰＲＯＭが得られる。また、ゲ
−ト部分の第一のゲ−ト絶縁膜としてゲ−ト全面にシリ
コン窒化膜を形成していないので、本来のトランジスタ
の信頼性も保持されたままである。
【０００８】
【実施例】（実施例１）この発明の第一の実施例を図１
〜図１０を参照し、詳細に説明する。
〜図１０を参照し、詳細に説明する。
【０００９】図１は、第一の実施例の不揮発性半導体記
憶装置、特に、ＥＥＰＲＯＭの概略断面図である。ま
た、図２〜図１０は、第一の実施例におけるＥＥＰＲＯ
Ｍの製造工程を示す図である。このＥＥＰＲＯＭの構造
を製造工程を用いて説明する。
憶装置、特に、ＥＥＰＲＯＭの概略断面図である。ま
た、図２〜図１０は、第一の実施例におけるＥＥＰＲＯ
Ｍの製造工程を示す図である。このＥＥＰＲＯＭの構造
を製造工程を用いて説明する。
【００１０】図２に示すように、一導電型例えばＰ型の
半導体基板１０１を素子分離工程、例えば選択酸化法を
用いてフィ−ルド酸化膜１１０を形成し、Ｐ型の半導体
基板１０１の素子形成領域１０１Ａを露出させる。次
に、図３に示すように、８００℃の温度、ＨＣｌ（塩化
水素）とＯ2 （酸素）の混合雰囲気下において、酸化
し、５０オングストロ−ムの厚さの第一のシリコン酸化
膜１０５Ｂを形成する。次に、図４に示すように、周知
のＣＶＤ法を用いて、５０オングストロ−ムの厚さの第
一のシリコン窒化膜１０５Ａを形成する。次に、図５に
示すように、周知のリソグラフィ−技術を用いて、素子
形成領域１０１Ａ上の一部の第一のシリコン酸化膜１０
５Ｂ及び第一のシリコン窒化膜１０５Ａを選択的に除去
してＰ型の半導体基板１０１の一部を露出させる。次
に、図６に示すように、８００℃の温度、ＨＣｌ（塩化
水素）とＯ2 （酸素）の混合雰囲気下において、酸化
し、第一のシリコン窒化膜１０５Ａ上には３０オングス
トロ−ムの厚さの、露出したＰ型の半導体基板１０１上
には１００オングストロ−ムの厚さの第二のシリコン酸
化膜１０５Ｃを形成する。このようにして、第一のゲ−
ト絶縁膜１０５を形成する。上記したように、この第一
のゲ−ト絶縁膜１０５の内、露出した素子形成領域１０
１Ａ上面に形成された部分を第三の絶縁膜部分１１１、
また、この第三の絶縁膜部分以外の絶縁膜部分を第四の
絶縁膜部分１１２とする。次に、図７に示すように、周
知のＣＶＤ法を用いて、２０００オングストロ−ムの厚
さの浮遊ゲ−ト電極１０６を形成する。この浮遊ゲ−ト
電極１０６は、例えば多結晶シリコンを２０００オング
ストロ−ム形成し、導電性を持たせるために温度９００
℃のＰＯＣｌ3 雰囲気中で２０分間加熱しＰ（リン）を
拡散させる。次に、図８に示すように、周知のＣＶＤ法
を用いて、１００オングストロ−ムの厚さの第三のシリ
コン酸化膜１０７Ａを形成し、続けて７０オングストロ
−ムの厚さの第二のシリコン窒化膜１０７Ｂを形成し、
更に８０オングストロ−ムの厚さの第四のシリコン酸化
膜１０７Ｃを形成する。このようにして、第二のゲ−ト
絶縁膜１０７を形成する。次に、図９に示すように、周
知のＣＶＤ法を用いて、４０００オングストロ−ムの厚
さの制御ゲ−ト電極１０８を形成する。この制御ゲ−ト
電極１０８も、浮遊ゲ−ト電極１０６と同様、例えば多
結晶シリコンを４０００オングストロ−ム形成し、導電
性を持たせるために温度９００℃のＰＯＣｌ3 雰囲気中
で４０分間加熱しＰ（リン）を拡散させる。次に、図１
０に示すように、周知のリソグラフィ−技術を用いて、
制御ゲ−ト電極１０８及び第二のゲ−ト絶縁膜１０７及
び浮遊ゲ−ト電極１０６を選択的に除去する。この後、
９００℃の温度、Ｏ2 （酸素）の雰囲気下において、１
０分間酸化し、保護膜１０９を形成する。次に、図１に
示すように、Ｐ型の半導体基板１０１の表面に間隔をお
いて、加速エネルギ−が５０ｅＶ、ド−ズ量３Ｅ１５ｃ
ｍ-2で、Ｎ型不純物、例えばＡｓ（ヒ素）等をイオン注
入して、続いて９００℃のＮ2 雰囲気で３０分間加熱
し、逆導電型例えばＮ型ののソ−ス領域１０２及びドレ
イン領域１０３を形成する。そして、このＮ型のソ−ス
領域１０２及びドレイン領域１０３の間にチャネル領域
１０４が形成されることになり、ＥＥＰＲＯＭの主要部
分は形成される。
半導体基板１０１を素子分離工程、例えば選択酸化法を
用いてフィ−ルド酸化膜１１０を形成し、Ｐ型の半導体
基板１０１の素子形成領域１０１Ａを露出させる。次
に、図３に示すように、８００℃の温度、ＨＣｌ（塩化
水素）とＯ2 （酸素）の混合雰囲気下において、酸化
し、５０オングストロ−ムの厚さの第一のシリコン酸化
膜１０５Ｂを形成する。次に、図４に示すように、周知
のＣＶＤ法を用いて、５０オングストロ−ムの厚さの第
一のシリコン窒化膜１０５Ａを形成する。次に、図５に
示すように、周知のリソグラフィ−技術を用いて、素子
形成領域１０１Ａ上の一部の第一のシリコン酸化膜１０
５Ｂ及び第一のシリコン窒化膜１０５Ａを選択的に除去
してＰ型の半導体基板１０１の一部を露出させる。次
に、図６に示すように、８００℃の温度、ＨＣｌ（塩化
水素）とＯ2 （酸素）の混合雰囲気下において、酸化
し、第一のシリコン窒化膜１０５Ａ上には３０オングス
トロ−ムの厚さの、露出したＰ型の半導体基板１０１上
には１００オングストロ−ムの厚さの第二のシリコン酸
化膜１０５Ｃを形成する。このようにして、第一のゲ−
ト絶縁膜１０５を形成する。上記したように、この第一
のゲ−ト絶縁膜１０５の内、露出した素子形成領域１０
１Ａ上面に形成された部分を第三の絶縁膜部分１１１、
また、この第三の絶縁膜部分以外の絶縁膜部分を第四の
絶縁膜部分１１２とする。次に、図７に示すように、周
知のＣＶＤ法を用いて、２０００オングストロ−ムの厚
さの浮遊ゲ−ト電極１０６を形成する。この浮遊ゲ−ト
電極１０６は、例えば多結晶シリコンを２０００オング
ストロ−ム形成し、導電性を持たせるために温度９００
℃のＰＯＣｌ3 雰囲気中で２０分間加熱しＰ（リン）を
拡散させる。次に、図８に示すように、周知のＣＶＤ法
を用いて、１００オングストロ−ムの厚さの第三のシリ
コン酸化膜１０７Ａを形成し、続けて７０オングストロ
−ムの厚さの第二のシリコン窒化膜１０７Ｂを形成し、
更に８０オングストロ−ムの厚さの第四のシリコン酸化
膜１０７Ｃを形成する。このようにして、第二のゲ−ト
絶縁膜１０７を形成する。次に、図９に示すように、周
知のＣＶＤ法を用いて、４０００オングストロ−ムの厚
さの制御ゲ−ト電極１０８を形成する。この制御ゲ−ト
電極１０８も、浮遊ゲ−ト電極１０６と同様、例えば多
結晶シリコンを４０００オングストロ−ム形成し、導電
性を持たせるために温度９００℃のＰＯＣｌ3 雰囲気中
で４０分間加熱しＰ（リン）を拡散させる。次に、図１
０に示すように、周知のリソグラフィ−技術を用いて、
制御ゲ−ト電極１０８及び第二のゲ−ト絶縁膜１０７及
び浮遊ゲ−ト電極１０６を選択的に除去する。この後、
９００℃の温度、Ｏ2 （酸素）の雰囲気下において、１
０分間酸化し、保護膜１０９を形成する。次に、図１に
示すように、Ｐ型の半導体基板１０１の表面に間隔をお
いて、加速エネルギ−が５０ｅＶ、ド−ズ量３Ｅ１５ｃ
ｍ-2で、Ｎ型不純物、例えばＡｓ（ヒ素）等をイオン注
入して、続いて９００℃のＮ2 雰囲気で３０分間加熱
し、逆導電型例えばＮ型ののソ−ス領域１０２及びドレ
イン領域１０３を形成する。そして、このＮ型のソ−ス
領域１０２及びドレイン領域１０３の間にチャネル領域
１０４が形成されることになり、ＥＥＰＲＯＭの主要部
分は形成される。
【００１１】以上述べたように、ソ−ス領域１０２及び
ドレイン領域１０３と端部がそれぞれ重なってチャネル
領域１０４上に形成された第一のゲ−ト絶縁膜１０５は
以下のように構成されている。露出した素子形成領域１
０１Ａ上面に形成された、すなわちチャネル領域１０４
上面に形成された第三の絶縁膜部分１１１と、この第三
の絶縁膜部分１１１以外の絶縁膜部分、すなわちソ−ス
領域１０２及びドレイン領域１０３と浮遊ゲ−ト電極１
０６との重なり部分に形成された第四の絶縁膜部分１１
２とから構成されている。そして、この第三の絶縁膜部
分２１１はＳｉ（シリコン）、Ｏ（酸素）を含む絶縁膜
からなり、第四の絶縁膜部分１１２は、第一のシリコン
酸化膜１０５Ｂ、第一のシリコン窒化物１０５Ａ、第二
のシリコン酸化膜１０５Ｃの積層構造になっており、Ｎ
（窒素）を含む絶縁膜を少なくと有している。
ドレイン領域１０３と端部がそれぞれ重なってチャネル
領域１０４上に形成された第一のゲ−ト絶縁膜１０５は
以下のように構成されている。露出した素子形成領域１
０１Ａ上面に形成された、すなわちチャネル領域１０４
上面に形成された第三の絶縁膜部分１１１と、この第三
の絶縁膜部分１１１以外の絶縁膜部分、すなわちソ−ス
領域１０２及びドレイン領域１０３と浮遊ゲ−ト電極１
０６との重なり部分に形成された第四の絶縁膜部分１１
２とから構成されている。そして、この第三の絶縁膜部
分２１１はＳｉ（シリコン）、Ｏ（酸素）を含む絶縁膜
からなり、第四の絶縁膜部分１１２は、第一のシリコン
酸化膜１０５Ｂ、第一のシリコン窒化物１０５Ａ、第二
のシリコン酸化膜１０５Ｃの積層構造になっており、Ｎ
（窒素）を含む絶縁膜を少なくと有している。
【００１２】また、本実施例では、第一のゲ−ト絶縁膜
１０５の第四の絶縁膜部分１１２は、ソ−ス領域１０２
及びドレイン領域１０３と浮遊ゲ−ト電極１０６との重
なり部分にそれぞれ形成したが、少なくとも、ソ−ス領
域と浮遊ゲ−ト電極との重なり部分に形成されれば良
い。 （実施例２）この発明の第二の実施例を図１１〜図１９
を参照し、詳細に説明する。
１０５の第四の絶縁膜部分１１２は、ソ−ス領域１０２
及びドレイン領域１０３と浮遊ゲ−ト電極１０６との重
なり部分にそれぞれ形成したが、少なくとも、ソ−ス領
域と浮遊ゲ−ト電極との重なり部分に形成されれば良
い。 （実施例２）この発明の第二の実施例を図１１〜図１９
を参照し、詳細に説明する。
【００１３】図１１は、第二の実施例の不揮発性半導体
記憶装置、特に、ＥＥＰＲＯＭの概略断面図である。ま
た、図１２〜図１９は、第二の実施例におけるＥＥＰＲ
ＯＭの製造工程を示す図である。このＥＥＰＲＯＭの構
造を製造工程を用いて説明する。
記憶装置、特に、ＥＥＰＲＯＭの概略断面図である。ま
た、図１２〜図１９は、第二の実施例におけるＥＥＰＲ
ＯＭの製造工程を示す図である。このＥＥＰＲＯＭの構
造を製造工程を用いて説明する。
【００１４】図１２に示すように、Ｐ型の半導体基板２
０１を素子分離工程、例えば選択酸化法を用いてフィ−
ルド酸化膜２０１を形成し、Ｐ型の半導体基板２０１の
素子形成領域２０１Ａを露出させる。次に、図１３に示
すように、８００℃の温度、ＨＣｌ（塩化水素）とＯ2
（酸素）の混合雰囲気下において、酸化し、７０オング
ストロ−ムの厚さの第一のシリコン酸化膜２０５Ｂを形
成し、引き続き１０００℃の温度、ＮＨ3 （アンモニ
ア）雰囲気下において、第一のシリコン酸化膜２０５Ｂ
を含んだＰ型の半導体基板２０１を加熱する。次に、図
１４に示すように、周知のリソグラフィ−技術を用い
て、素子形成領域２０１Ａ上の一部の第一のシリコン酸
化膜２０５Ｂを選択的に除去してＰ型の半導体基板２０
１の一部を露出させる。次に、図１５に示すように、８
００℃の温度、ＨＣｌ（塩化水素）とＯ2 （酸素）の混
合雰囲気下において、酸化し、露出したＰ型の半導体基
板２０１上には１００オングストロ−ムの厚さの第二の
シリコン酸化膜２０５Ｃを形成する。この時、第一のシ
リコン酸化膜２０５Ｂ上には、窒化再酸化膜２０５Ｄが
形成されている。このようにして、第一のゲ−ト絶縁膜
２０５を形成する。上記したように、この第一のゲ−ト
絶縁膜２０５の内、露出した素子形成領域２０１Ａ上面
に形成された部分を第三の絶縁膜部分２１１、また、こ
の第三の絶縁膜部分以外の絶縁膜部分を第四の絶縁膜部
分２１２とする。次に、図１６に示すように、周知のＣ
ＶＤ法を用いて、２０００オングストロ−ムの厚さの浮
遊ゲ−ト電極２０６を形成する。この浮遊ゲ−ト電極２
０６は、例えば多結晶シリコンを２０００オングストロ
−ム形成し、導電性を持たせるために温度９００℃のＰ
ＯＣｌ3 雰囲気中で２０分間加熱しＰ（リン）を拡散さ
せる。次に、図１７に示すように、周知のＣＶＤ法を用
いて、１００オングストロ−ムの厚さの第三のシリコン
酸化膜２０７Ａを形成し、続けて７０オングストロ−ム
の厚さの第二のシリコン窒化膜２０７Ｂを形成し、更に
８０オングストロ−ムの厚さの第四のシリコン酸化膜２
０７Ｃを形成する。このようにして、第二のゲ−ト絶縁
膜２０７を形成する。次に、図１８に示すように、周知
のＣＶＤ法を用いて、４０００オングストロ−ムの厚さ
の制御ゲ−ト電極２０８を形成する。この制御ゲ−ト電
極２０８も、浮遊ゲ−ト電極２０６と同様、例えば多結
晶シリコンを４０００オングストロ−ム形成し、導電性
を持たせるために温度９００℃のＰＯＣｌ3 雰囲気中で
４０分間加熱しＰ（リン）を拡散させる。次に、図１９
に示すように、周知のリソグラフィ−技術を用いて、制
御ゲ−ト電極２０８及び第二のゲ−ト絶縁膜２０７及び
浮遊ゲ−ト電極２０６を選択的に除去する。この後、９
００℃の温度、Ｏ2（酸素）の雰囲気下において、１０
分間酸化し、保護膜２０９を形成する。次に、図１１に
示すように、Ｐ型の半導体基板２０１の表面に間隔をお
いて、加速エネルギ−が５０ｅＶ、ド−ズ量３Ｅ１５ｃ
ｍ-2で、Ｎ型不純物、例えばＡｓ（ヒ素）等をイオン注
入して、続いて９００℃のＮ2 雰囲気で３０分間加熱
し、逆導電型の例えばＮ型のソ−ス領域２０２及びドレ
イン領域２０３を形成する。そして、このＮ型のソ−ス
領域２０２及びドレイン領域２０３の間にチャネル領域
２０４が形成されることになり、ＥＥＰＲＯＭの主要部
分は形成される。
０１を素子分離工程、例えば選択酸化法を用いてフィ−
ルド酸化膜２０１を形成し、Ｐ型の半導体基板２０１の
素子形成領域２０１Ａを露出させる。次に、図１３に示
すように、８００℃の温度、ＨＣｌ（塩化水素）とＯ2
（酸素）の混合雰囲気下において、酸化し、７０オング
ストロ−ムの厚さの第一のシリコン酸化膜２０５Ｂを形
成し、引き続き１０００℃の温度、ＮＨ3 （アンモニ
ア）雰囲気下において、第一のシリコン酸化膜２０５Ｂ
を含んだＰ型の半導体基板２０１を加熱する。次に、図
１４に示すように、周知のリソグラフィ−技術を用い
て、素子形成領域２０１Ａ上の一部の第一のシリコン酸
化膜２０５Ｂを選択的に除去してＰ型の半導体基板２０
１の一部を露出させる。次に、図１５に示すように、８
００℃の温度、ＨＣｌ（塩化水素）とＯ2 （酸素）の混
合雰囲気下において、酸化し、露出したＰ型の半導体基
板２０１上には１００オングストロ−ムの厚さの第二の
シリコン酸化膜２０５Ｃを形成する。この時、第一のシ
リコン酸化膜２０５Ｂ上には、窒化再酸化膜２０５Ｄが
形成されている。このようにして、第一のゲ−ト絶縁膜
２０５を形成する。上記したように、この第一のゲ−ト
絶縁膜２０５の内、露出した素子形成領域２０１Ａ上面
に形成された部分を第三の絶縁膜部分２１１、また、こ
の第三の絶縁膜部分以外の絶縁膜部分を第四の絶縁膜部
分２１２とする。次に、図１６に示すように、周知のＣ
ＶＤ法を用いて、２０００オングストロ−ムの厚さの浮
遊ゲ−ト電極２０６を形成する。この浮遊ゲ−ト電極２
０６は、例えば多結晶シリコンを２０００オングストロ
−ム形成し、導電性を持たせるために温度９００℃のＰ
ＯＣｌ3 雰囲気中で２０分間加熱しＰ（リン）を拡散さ
せる。次に、図１７に示すように、周知のＣＶＤ法を用
いて、１００オングストロ−ムの厚さの第三のシリコン
酸化膜２０７Ａを形成し、続けて７０オングストロ−ム
の厚さの第二のシリコン窒化膜２０７Ｂを形成し、更に
８０オングストロ−ムの厚さの第四のシリコン酸化膜２
０７Ｃを形成する。このようにして、第二のゲ−ト絶縁
膜２０７を形成する。次に、図１８に示すように、周知
のＣＶＤ法を用いて、４０００オングストロ−ムの厚さ
の制御ゲ−ト電極２０８を形成する。この制御ゲ−ト電
極２０８も、浮遊ゲ−ト電極２０６と同様、例えば多結
晶シリコンを４０００オングストロ−ム形成し、導電性
を持たせるために温度９００℃のＰＯＣｌ3 雰囲気中で
４０分間加熱しＰ（リン）を拡散させる。次に、図１９
に示すように、周知のリソグラフィ−技術を用いて、制
御ゲ−ト電極２０８及び第二のゲ−ト絶縁膜２０７及び
浮遊ゲ−ト電極２０６を選択的に除去する。この後、９
００℃の温度、Ｏ2（酸素）の雰囲気下において、１０
分間酸化し、保護膜２０９を形成する。次に、図１１に
示すように、Ｐ型の半導体基板２０１の表面に間隔をお
いて、加速エネルギ−が５０ｅＶ、ド−ズ量３Ｅ１５ｃ
ｍ-2で、Ｎ型不純物、例えばＡｓ（ヒ素）等をイオン注
入して、続いて９００℃のＮ2 雰囲気で３０分間加熱
し、逆導電型の例えばＮ型のソ−ス領域２０２及びドレ
イン領域２０３を形成する。そして、このＮ型のソ−ス
領域２０２及びドレイン領域２０３の間にチャネル領域
２０４が形成されることになり、ＥＥＰＲＯＭの主要部
分は形成される。
【００１５】以上述べたように、ソ−ス領域２０２及び
ドレイン領域２０３と端部がそれぞれ重なってチャネル
領域２０４上に形成された第一のゲ−ト絶縁膜２０５は
以下のように構成されている。露出した素子形成領域２
０１Ａ上面に形成された、すなわちチャネル領域２０４
上面に形成された第三の絶縁膜部分２１１と、この第三
の絶縁膜部分２１１以外の絶縁膜部分、すなわちソ−ス
領域２０２及びドレイン領域２０３と浮遊ゲ−ト電極２
０６との重なり部分に形成された第四の絶縁膜部分２１
２とから構成されている。そして、この第三の絶縁膜部
分２１１はＳｉ（シリコン）、Ｏ（酸素）を含む絶縁膜
からなり、第四の絶縁膜部分１１２は、窒化再酸化膜２
０５Ｄを含み、Ｎ（窒素）を含む絶縁膜を少なくとも有
している。
ドレイン領域２０３と端部がそれぞれ重なってチャネル
領域２０４上に形成された第一のゲ−ト絶縁膜２０５は
以下のように構成されている。露出した素子形成領域２
０１Ａ上面に形成された、すなわちチャネル領域２０４
上面に形成された第三の絶縁膜部分２１１と、この第三
の絶縁膜部分２１１以外の絶縁膜部分、すなわちソ−ス
領域２０２及びドレイン領域２０３と浮遊ゲ−ト電極２
０６との重なり部分に形成された第四の絶縁膜部分２１
２とから構成されている。そして、この第三の絶縁膜部
分２１１はＳｉ（シリコン）、Ｏ（酸素）を含む絶縁膜
からなり、第四の絶縁膜部分１１２は、窒化再酸化膜２
０５Ｄを含み、Ｎ（窒素）を含む絶縁膜を少なくとも有
している。
【００１６】また、本実施例では、第一のゲ−ト絶縁膜
１０５の第四の絶縁膜部分１１２は、ソ−ス領域１０２
及びドレイン領域１０３と浮遊ゲ−ト電極１０６との重
なり部分にそれぞれ形成したが、少なくとも、ソ−ス領
域と浮遊ゲ−ト電極との重なり部分に形成されれば良
い。
１０５の第四の絶縁膜部分１１２は、ソ−ス領域１０２
及びドレイン領域１０３と浮遊ゲ−ト電極１０６との重
なり部分にそれぞれ形成したが、少なくとも、ソ−ス領
域と浮遊ゲ−ト電極との重なり部分に形成されれば良
い。
【００１７】
【発明の効果】以上説明したように、このＥＥＰＲＯＭ
によれば、ホットキャリア耐性等のトランジスタの信頼
性を保持したままで、１０6 サイクルの書き込みと消去
動作の繰り返し試験が可能にすることができる。
によれば、ホットキャリア耐性等のトランジスタの信頼
性を保持したままで、１０6 サイクルの書き込みと消去
動作の繰り返し試験が可能にすることができる。
【図１】第一の実施例におけるＥＥＰＲＯＭの概略断面
図である。
図である。
【図２】第一の実施例におけるＥＥＰＲＯＭの製造工程
を示す図である。
を示す図である。
【図３】第一の実施例におけるＥＥＰＲＯＭの製造工程
を示す図である。
を示す図である。
【図４】第一の実施例におけるＥＥＰＲＯＭの製造工程
を示す図である。
を示す図である。
【図５】第一の実施例におけるＥＥＰＲＯＭの製造工程
を示す図である。
を示す図である。
【図６】第一の実施例におけるＥＥＰＲＯＭの製造工程
を示す図である。
を示す図である。
【図７】第一の実施例におけるＥＥＰＲＯＭの製造工程
を示す図である。
を示す図である。
【図８】第一の実施例におけるＥＥＰＲＯＭの製造工程
を示す図である。
を示す図である。
【図９】第一の実施例におけるＥＥＰＲＯＭの製造工程
を示す図である。
を示す図である。
【図１０】第一の実施例におけるＥＥＰＲＯＭの製造工
程を示す図である。
程を示す図である。
【図１１】第二の実施例におけるＥＥＰＲＯＭの概略断
面図である。
面図である。
【図１２】第二の実施例におけるＥＥＰＲＯＭの製造工
程を示す図である。
程を示す図である。
【図１３】第二の実施例におけるＥＥＰＲＯＭの製造工
程を示す図である。
程を示す図である。
【図１４】第二の実施例におけるＥＥＰＲＯＭの製造工
程を示す図である。
程を示す図である。
【図１５】第二の実施例におけるＥＥＰＲＯＭの製造工
程を示す図である。
程を示す図である。
【図１６】第二の実施例におけるＥＥＰＲＯＭの製造工
程を示す図である。
程を示す図である。
【図１７】第二の実施例におけるＥＥＰＲＯＭの製造工
程を示す図である。
程を示す図である。
【図１８】第二の実施例におけるＥＥＰＲＯＭの製造工
程を示す図である。
程を示す図である。
【図１９】第二の実施例におけるＥＥＰＲＯＭの製造工
程を示す図である。
程を示す図である。
【図２０】従来のＥＥＰＲＯＭの断面図である。
１０１、２０１、３０１ Ｐ型の半導体基板（一
導電型の半導体基板） １０１Ａ、２０１Ａ 素子形成領域 １０２、２０２、３０２ Ｎ型のソ−ス領域（逆
導電型のソ−ス領域） １０３、２０３、３０３ Ｎ型のドレイン領域
（逆導電型のドレイン領域） １０４、２０４、３０４ チャネル領域 １０５、２０５、３０５ 第一のゲ−ト絶縁膜 １０５Ａ 第一のシリコン窒化物 １０５Ｂ、２０５Ｂ 第一のシリコン酸化膜 １０５Ｃ、２０５Ｃ 第二のシリコン酸化膜 ２０５Ｄ 窒化再酸化膜 １０６、２０６、３０６ 浮遊ゲ−ト電極 １０７、２０７、３０７ 第二のゲ−ト絶縁膜 １０７Ａ、２０７Ａ、３０７Ａ 第三のシリコン酸化膜 １０７Ｂ、２０７Ｂ、３０７Ｂ 第二のシリコン窒化物 １０７Ｃ、２０７Ｃ、３０７Ｃ 第四のシリコン酸化膜 １０８、２０８、３０８ 制御ゲ−ト電極 １０９、２０９、３０９ 保護膜 １１０、２１０、３１０ フィ−ルド酸化膜 １１１、２１１ 第三の絶縁膜部分 １１２、２１２ 第四の絶縁膜部分
導電型の半導体基板） １０１Ａ、２０１Ａ 素子形成領域 １０２、２０２、３０２ Ｎ型のソ−ス領域（逆
導電型のソ−ス領域） １０３、２０３、３０３ Ｎ型のドレイン領域
（逆導電型のドレイン領域） １０４、２０４、３０４ チャネル領域 １０５、２０５、３０５ 第一のゲ−ト絶縁膜 １０５Ａ 第一のシリコン窒化物 １０５Ｂ、２０５Ｂ 第一のシリコン酸化膜 １０５Ｃ、２０５Ｃ 第二のシリコン酸化膜 ２０５Ｄ 窒化再酸化膜 １０６、２０６、３０６ 浮遊ゲ−ト電極 １０７、２０７、３０７ 第二のゲ−ト絶縁膜 １０７Ａ、２０７Ａ、３０７Ａ 第三のシリコン酸化膜 １０７Ｂ、２０７Ｂ、３０７Ｂ 第二のシリコン窒化物 １０７Ｃ、２０７Ｃ、３０７Ｃ 第四のシリコン酸化膜 １０８、２０８、３０８ 制御ゲ−ト電極 １０９、２０９、３０９ 保護膜 １１０、２１０、３１０ フィ−ルド酸化膜 １１１、２１１ 第三の絶縁膜部分 １１２、２１２ 第四の絶縁膜部分
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭54−144884（ＪＰ，Ａ) 特開 昭62−154787（ＪＰ，Ａ) 特開 平２−265279（ＪＰ，Ａ) 特開 平２−135783（ＪＰ，Ａ) 特開 昭62−266872（ＪＰ，Ａ) 特開 昭61−172339（ＪＰ，Ａ) 特開 昭58−182876（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792
Claims (2)
- 【請求項１】一導電型の半導体基板表面に間隔をおいて
形成された逆導電型のソ−ス領域及びドレイン領域と、 前記ソ−ス領域及びドレイン領域の間に形成されるチャ
ネル領域と、 前記ソ−ス領域及びドレイン領域と端部がそれぞれ重な
って前記チャネル領域上に形成された浮遊ゲ−ト電極
と、 前記浮遊ゲ−ト電極と前記チャネル領域上面との間に形
成された第一のゲ−ト絶縁膜と、 前記浮遊ゲ−ト電極上に第二のゲ−ト絶縁膜を介して形
成された制御ゲ−ト電極と、 前記ゲ−ト電極及び前記絶縁膜の周囲に形成された保護
膜とを具備し、 前記第一のゲ−ト絶縁膜は、前記チャネル領域上面に形
成された第三の絶縁膜部分と、少なくとも前記ソ−ス領
域と前記浮遊ゲ−ト電極との重なり部分から前記ソース
領域の主表面上に延在して形成された第四の絶縁膜部分
とで構成され、かつ、前記第三の絶縁膜部分はＳｉ（シ
リコン）、Ｏ（酸素）を含む絶縁膜から成り、前記第四
の絶縁膜はＮ（窒素）を含む絶縁膜を少なくとも有する
ことを特徴とする不揮発性半導体記憶装置。 - 【請求項２】前記第四の絶縁膜部分は、前記ドレイン領
域と前記浮遊ゲ−ト電極との重なり部分から前記ドレイ
ン領域の主表面上に延在して形成された部分も含まれる
ことを特徴とする請求項１記載の不揮発性半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10977692A JP3229003B2 (ja) | 1992-04-28 | 1992-04-28 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10977692A JP3229003B2 (ja) | 1992-04-28 | 1992-04-28 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05304300A JPH05304300A (ja) | 1993-11-16 |
| JP3229003B2 true JP3229003B2 (ja) | 2001-11-12 |
Family
ID=14518943
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10977692A Expired - Fee Related JP3229003B2 (ja) | 1992-04-28 | 1992-04-28 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3229003B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970030854A (ko) * | 1995-11-22 | 1997-06-26 | 김광호 | 불휘발성 메모리장치의 제조방법 |
| JPH09312393A (ja) | 1996-05-22 | 1997-12-02 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US8198666B2 (en) | 2009-02-20 | 2012-06-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including a nonvolatile memory element having first, second and third insulating films |
-
1992
- 1992-04-28 JP JP10977692A patent/JP3229003B2/ja not_active Expired - Fee Related
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| JPH05304300A (ja) | 1993-11-16 |
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