JP3224129B2 - 分波器 - Google Patents
分波器Info
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- JP3224129B2 JP3224129B2 JP11139199A JP11139199A JP3224129B2 JP 3224129 B2 JP3224129 B2 JP 3224129B2 JP 11139199 A JP11139199 A JP 11139199A JP 11139199 A JP11139199 A JP 11139199A JP 3224129 B2 JP3224129 B2 JP 3224129B2
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- Japan
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- package
- chip
- surface acoustic
- acoustic wave
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- Surface Acoustic Wave Elements And Circuit Networks Thereof (AREA)
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、弾性表面波帯域通過フ
ィルタを用いた分波器に関する。
ィルタを用いた分波器に関する。
【０００２】近年、自動者用電話器、携帯用電話器等の
小型無線通信機の開発が急速に進められ、より一層の小
型化、高性能化が要請されている。これらの無線通信機
には、信号の分岐や挿入を行うための分波器が用いられ
ている。分波器は帯域通過フィルタを用いて構成される
が、今日では弾性表面波フィルタを用いたものが研究開
発されている。
小型無線通信機の開発が急速に進められ、より一層の小
型化、高性能化が要請されている。これらの無線通信機
には、信号の分岐や挿入を行うための分波器が用いられ
ている。分波器は帯域通過フィルタを用いて構成される
が、今日では弾性表面波フィルタを用いたものが研究開
発されている。
【０００３】
【従来の技術】２つの帯域通過弾性表面波フィルタチッ
プ（それぞれの帯域中心周波数ｆ1 、ｆ2 とする）を用
いて分波器を構成する場合、それぞれのチップは気密封
止されたパッケージ内に搭載され、ストリップ線路もし
くは小型の集中定数チップ等で形成されたインピーダン
ス整合回路のある基板上に設置されるのがこれまでの普
通であった。この方法は、それぞれのフィルタが独立し
たケースに納められているためお互いのアイソレーショ
ンが良い。
プ（それぞれの帯域中心周波数ｆ1 、ｆ2 とする）を用
いて分波器を構成する場合、それぞれのチップは気密封
止されたパッケージ内に搭載され、ストリップ線路もし
くは小型の集中定数チップ等で形成されたインピーダン
ス整合回路のある基板上に設置されるのがこれまでの普
通であった。この方法は、それぞれのフィルタが独立し
たケースに納められているためお互いのアイソレーショ
ンが良い。
【０００４】また、分波器の構成ではなく増幅器等の素
子を同一基板上に組み込むことによりモジュール化され
たりした（例えば、特開昭６３−５４００９号公報参
照）。
子を同一基板上に組み込むことによりモジュール化され
たりした（例えば、特開昭６３−５４００９号公報参
照）。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来の構成では、パッケージが２つあるため、その占有面
積が大きく小型化が難しい。また、基板上に素子を配置
するため整合回路は素子を避けて設ける必要があり，こ
れも無駄なスペースとなる。
来の構成では、パッケージが２つあるため、その占有面
積が大きく小型化が難しい。また、基板上に素子を配置
するため整合回路は素子を避けて設ける必要があり，こ
れも無駄なスペースとなる。
【０００６】できるだけ小型化するため、２つのフィル
タを同一チップ内に形成し一つのパッケージに入れるこ
とが望ましいがこの場合、２つのフィルタの相互作用を
避けるため弾性表面波の伝搬路を別々に設ける必要があ
り、無駄なスペースができる。また、単体の時に比べチ
ップ面積が大きくなるため、製造歩留りも悪くなる。さ
らに、２つのフィルタのアイソレーションをとることも
難しい。
タを同一チップ内に形成し一つのパッケージに入れるこ
とが望ましいがこの場合、２つのフィルタの相互作用を
避けるため弾性表面波の伝搬路を別々に設ける必要があ
り、無駄なスペースができる。また、単体の時に比べチ
ップ面積が大きくなるため、製造歩留りも悪くなる。さ
らに、２つのフィルタのアイソレーションをとることも
難しい。
【０００７】そこで、本発明は、アイソレーションを良
好に保ちつつ極力小型化することが可能な分波器を提供
することを目的とする。
好に保ちつつ極力小型化することが可能な分波器を提供
することを目的とする。
【０００８】
【課題を解決するための手段】上記課題を解決するため
に、本発明は、図１、図５に示すように、それぞれ異な
る帯域中心周波数ｆ1 、ｆ2 の特性を有し、かつ、それ
ぞれ信号入出力端子Ａ 1 およびＡ2 、Ｂ1 およびＢ2 お
よび接地端子ＧＮＤ1 、ＧＮＤ2 を有する複数の弾性表
面波帯域通過フィルタチップＦ1 、Ｆ2 を、ひとつのパ
ッケージＰＣＫ内に収納し一体化して構成する。
に、本発明は、図１、図５に示すように、それぞれ異な
る帯域中心周波数ｆ1 、ｆ2 の特性を有し、かつ、それ
ぞれ信号入出力端子Ａ 1 およびＡ2 、Ｂ1 およびＢ2 お
よび接地端子ＧＮＤ1 、ＧＮＤ2 を有する複数の弾性表
面波帯域通過フィルタチップＦ1 、Ｆ2 を、ひとつのパ
ッケージＰＣＫ内に収納し一体化して構成する。
【０００９】このとき、例えば、弾性表面波帯域通過フ
ィルタチップＦ1 とＦ2 の間に、インピーダンス整合回
路Ｍを設ける。
ィルタチップＦ1 とＦ2 の間に、インピーダンス整合回
路Ｍを設ける。
【００１０】また、例えば、パッケージＰＣＫの内部を
２層構成とし、そのうちの１層にインピーダンス整合回
路Ｍを設ける。
２層構成とし、そのうちの１層にインピーダンス整合回
路Ｍを設ける。
【００１１】また、例えば、図５に示すように、前記弾
性表面波帯域通過フィルタチップＦ 1 、Ｆ2 は前記パッ
ケージＰＣＫ内において前記フィルタチップＦ1 、Ｆ2
の信号入出力端子Ａ1 およびＡ2 、Ｂ1 およびＢ2 、接
地端子ＧＮＤ1 、ＧＮＤ2 、前記パッケージＰＣＫ内に
設けられた信号入出力端子Ｃ1 およびＣ2 、Ｄ1 および
Ｄ2 、および接地端子ＧＮＤを介して信号線ｌS 、ｌG
により電気的に接続して構成する。
性表面波帯域通過フィルタチップＦ 1 、Ｆ2 は前記パッ
ケージＰＣＫ内において前記フィルタチップＦ1 、Ｆ2
の信号入出力端子Ａ1 およびＡ2 、Ｂ1 およびＢ2 、接
地端子ＧＮＤ1 、ＧＮＤ2 、前記パッケージＰＣＫ内に
設けられた信号入出力端子Ｃ1 およびＣ2 、Ｄ1 および
Ｄ2 、および接地端子ＧＮＤを介して信号線ｌS 、ｌG
により電気的に接続して構成する。
【００１２】また、図５、図６に示すように、前記各フ
ィルタチップＦ1 、Ｆ2 の各信号入出力端子Ａ1 および
Ａ2 、Ｂ1 およびＢ2 、および前記パッケージＰＣＫの
信号入出力端子Ｃ1 およびＣ2 、Ｄ1 およびＤ2 は、そ
れらを結ぶ信号線が略一直線上に位置するようにする。
ィルタチップＦ1 、Ｆ2 の各信号入出力端子Ａ1 および
Ａ2 、Ｂ1 およびＢ2 、および前記パッケージＰＣＫの
信号入出力端子Ｃ1 およびＣ2 、Ｄ1 およびＤ2 は、そ
れらを結ぶ信号線が略一直線上に位置するようにする。
【００１３】また、図８に示すように、前記一方のフィ
ルタチップＦ1 側における各信号入出力端子Ａ1 、Ａ2
と前記パッケージＰＣＫの信号入出力端子Ｃ1 、Ｃ2 と
を結ぶ信号線と、前記他方のフィルタチップＦ2 側にお
ける各信号入出力端子Ｂ1 、Ｂ2 と前記パッケージＰＣ
Ｋの信号入出力端子Ｄ1 、Ｄ2 とを結ぶ信号線とが、互
いに略直角をなして交わる２つの直線Ｘ、Ｙ上に位置す
るよう前記各信号入出力端子Ａ1 、Ａ2 、Ｂ1 、Ｂ2 、
Ｃ1 、Ｃ2 、Ｄ1 、Ｄ2 を配置する。
ルタチップＦ1 側における各信号入出力端子Ａ1 、Ａ2
と前記パッケージＰＣＫの信号入出力端子Ｃ1 、Ｃ2 と
を結ぶ信号線と、前記他方のフィルタチップＦ2 側にお
ける各信号入出力端子Ｂ1 、Ｂ2 と前記パッケージＰＣ
Ｋの信号入出力端子Ｄ1 、Ｄ2 とを結ぶ信号線とが、互
いに略直角をなして交わる２つの直線Ｘ、Ｙ上に位置す
るよう前記各信号入出力端子Ａ1 、Ａ2 、Ｂ1 、Ｂ2 、
Ｃ1 、Ｃ2 、Ｄ1 、Ｄ2 を配置する。
【００１４】また、図７に示すように、前記各フィルタ
チップＦ1 、Ｆ2 の信号入出力端子Ａ1 、Ａ2 、Ｂ1 、
Ｂ2 と対応する前記パッケージＰＣＫの信号入出力端子
Ｃ1、Ｃ2 、Ｄ1 、Ｄ2 とを結ぶ信号線相互の間に必ず
接地線ｌG が介在するよう前記各信号入出力端子Ａ1 、
Ａ2 、Ｂ1 、Ｂ2 、Ｃ1 、Ｃ2 、Ｄ1 、Ｄ2 を配置す
る。
チップＦ1 、Ｆ2 の信号入出力端子Ａ1 、Ａ2 、Ｂ1 、
Ｂ2 と対応する前記パッケージＰＣＫの信号入出力端子
Ｃ1、Ｃ2 、Ｄ1 、Ｄ2 とを結ぶ信号線相互の間に必ず
接地線ｌG が介在するよう前記各信号入出力端子Ａ1 、
Ａ2 、Ｂ1 、Ｂ2 、Ｃ1 、Ｃ2 、Ｄ1 、Ｄ2 を配置す
る。
【００１５】また、図９に示すように、前記パッケージ
ＰＣＫ内における前記各フィルタチップＦ1 、Ｆ2 間に
は接地された金属仕切板Ｓを設ける。
ＰＣＫ内における前記各フィルタチップＦ1 、Ｆ2 間に
は接地された金属仕切板Ｓを設ける。
【００１６】また、図１０に示すように、各共通外部信
号端子Ｔ0 、外部信号端子Ｔ1 、Ｔ 2 は両側にＧＮＤを
配置する。
号端子Ｔ0 、外部信号端子Ｔ1 、Ｔ 2 は両側にＧＮＤを
配置する。
【００１７】
【００１８】
【００１９】
【００２０】
【００２１】
【作用】請求項１記載の発明によれば、ＰＣＫ内に収納
された弾性表面波帯域通過フィルタチップＦ1、Ｆ2は、
予め分波器として機能すべく各信号端子Ａ1、Ａ2、
Ｂ1、Ｂ2、接地端子ＧＮＤ1、ＧＮＤ2、パッケージ信号
入出力端子Ｃ1、Ｃ2、Ｄ1、Ｄ2、接地端子ＧＮＤを介し
て信号線ｌS、接地線ｌGにより電気的に接続されたモジ
ュール化された分波器が提供される。また、弾性表面波
帯域通過フィルタチップＦ1の信号線ｌSと弾性表面波帯
域通過フィルタチップＦ2の信号線ｌSとの間に必ず、接
地線ｌGが存在することになり、信号線ｌS間の接地線ｌ
Gは各信号線ｌSから発する電磁波のシールド作用を営む
ことになり、弾性表面波帯域通過フィルタチップＦ1の
信号線ｌSと弾性表面波帯域通過フィルタチップＦ2のア
イソレーションを保つことが可能になる。
された弾性表面波帯域通過フィルタチップＦ1、Ｆ2は、
予め分波器として機能すべく各信号端子Ａ1、Ａ2、
Ｂ1、Ｂ2、接地端子ＧＮＤ1、ＧＮＤ2、パッケージ信号
入出力端子Ｃ1、Ｃ2、Ｄ1、Ｄ2、接地端子ＧＮＤを介し
て信号線ｌS、接地線ｌGにより電気的に接続されたモジ
ュール化された分波器が提供される。また、弾性表面波
帯域通過フィルタチップＦ1の信号線ｌSと弾性表面波帯
域通過フィルタチップＦ2の信号線ｌSとの間に必ず、接
地線ｌGが存在することになり、信号線ｌS間の接地線ｌ
Gは各信号線ｌSから発する電磁波のシールド作用を営む
ことになり、弾性表面波帯域通過フィルタチップＦ1の
信号線ｌSと弾性表面波帯域通過フィルタチップＦ2のア
イソレーションを保つことが可能になる。
【００２２】
【００２３】
【００２４】
【実施例】次に、本発明の好適な実施例を図面に基づい
て説明する。
て説明する。
【００２５】［Ｉ］第１実施例 まず図１に、本発明の係る分波器ＤＰＬＸの構成を示
す。
す。
【００２６】図１に示すように、共通外部信号端子Ｔ0
には弾性表面波帯域通過フィルタチップＦ1 、Ｆ2 が並
列に接続されており、各弾性表面波帯域通過フィルタチ
ップＦ1 、Ｆ2 からは外部信号端子Ｔ1 、Ｔ2 がそれぞ
れ個別に導出されている。
には弾性表面波帯域通過フィルタチップＦ1 、Ｆ2 が並
列に接続されており、各弾性表面波帯域通過フィルタチ
ップＦ1 、Ｆ2 からは外部信号端子Ｔ1 、Ｔ2 がそれぞ
れ個別に導出されている。
【００２７】弾性表面波帯域通過フィルタチップＦ1 、
Ｆ2 は、図２に示すように、互いに異なる帯域中心周波
数を有しており、弾性表面波帯域通過フィルタチップＦ
1 の帯域中心周波数ｆ1 は、例えば、８８７［ＭＨ
ｚ］、弾性表面波帯域通過フィルタチップＦ2 の帯域中
心周波数ｆ2 は９３２［ＭＨｚ］に設定され、ｆ1 ＜ｆ
2の関係になっている。また、弾性表面波帯域通過フィ
ルタチップＦ1 、Ｆ2 は、図３（等価回路）および図４
（実際の配置パターン）に示すように、ＬＴ（リチウム
タンタレート）基板上にＡｌ−２％Ｃｕ電極材料により
形成されている。直列弾性表面波共振器Ｒ1 、Ｒ3 、Ｒ
4 および並列弾性表面波共振器Ｒ2 、Ｒ5 は、くし型電
極および反射器を有する一端子対形共振器で構成され
る。
Ｆ2 は、図２に示すように、互いに異なる帯域中心周波
数を有しており、弾性表面波帯域通過フィルタチップＦ
1 の帯域中心周波数ｆ1 は、例えば、８８７［ＭＨ
ｚ］、弾性表面波帯域通過フィルタチップＦ2 の帯域中
心周波数ｆ2 は９３２［ＭＨｚ］に設定され、ｆ1 ＜ｆ
2の関係になっている。また、弾性表面波帯域通過フィ
ルタチップＦ1 、Ｆ2 は、図３（等価回路）および図４
（実際の配置パターン）に示すように、ＬＴ（リチウム
タンタレート）基板上にＡｌ−２％Ｃｕ電極材料により
形成されている。直列弾性表面波共振器Ｒ1 、Ｒ3 、Ｒ
4 および並列弾性表面波共振器Ｒ2 、Ｒ5 は、くし型電
極および反射器を有する一端子対形共振器で構成され
る。
【００２８】弾性表面波共振器Ｒ1 は、弾性表面波帯域
通過フィルタチップＦ1 と弾性表面波帯域通過フィルタ
チップＦ2 との共通接続点側に挿入されており、共通外
部信号端子Ｔ0 側からみたとき、弾性表面波共振器Ｒ1
は初段の共振器となる。
通過フィルタチップＦ1 と弾性表面波帯域通過フィルタ
チップＦ2 との共通接続点側に挿入されており、共通外
部信号端子Ｔ0 側からみたとき、弾性表面波共振器Ｒ1
は初段の共振器となる。
【００２９】図４に、弾性表面波共振器Ｒ1 〜Ｒ5 の配
置パターン側を示す。基板Ｓｕｂ上の両端に接地端子Ｇ
ＮＤ1 、ＧＮＤ2 が形成され、それらの面に弾性表面波
共振器Ｒ2 、チップ信号入力端子Ａ1 （またはＢ1 ）、
弾性表面波共振器Ｒ1 、Ｒ3、Ｒ4 、チップ信号出力端
子Ａ2 （またはＢ2 ）、弾性表面波共振器Ｒ5 が形成さ
れている。なお、弾性表面波共振器Ｒ1 〜Ｒ5 の電極指
の形状構造は一般に良く知られているので詳細な図示は
省略する。
置パターン側を示す。基板Ｓｕｂ上の両端に接地端子Ｇ
ＮＤ1 、ＧＮＤ2 が形成され、それらの面に弾性表面波
共振器Ｒ2 、チップ信号入力端子Ａ1 （またはＢ1 ）、
弾性表面波共振器Ｒ1 、Ｒ3、Ｒ4 、チップ信号出力端
子Ａ2 （またはＢ2 ）、弾性表面波共振器Ｒ5 が形成さ
れている。なお、弾性表面波共振器Ｒ1 〜Ｒ5 の電極指
の形状構造は一般に良く知られているので詳細な図示は
省略する。
【００３０】再び図１に戻って、共通外部信号端子Ｔ0
と弾性表面波帯域通過フィルタチップＦ2 との間には、
インピーダンス整合回路Ｍが介在されている。インピー
ダンス整合回路Ｍは位相回転用のＬ（インダクタンス）
からなる。インダクタンスＬは、具体的には、例えば６
［ｎＨ］程度である。またインダクタンスＬはガラスエ
ポキシ基板またはセラミック基板上に金、タングステン
（Ｗ）、銅（Ｃｕ）等の金属ストリップラインにより形
成される。なお、ストリップラインは、ガラスエポキシ
基板の場合、線幅０．５［ｍｍ］、長さ１１［ｍｍ］程
度であり、セラミック基板の場合、線幅０．２［ｍ
ｍ］、長さ６［ｍｍ］程度で実現できる。
と弾性表面波帯域通過フィルタチップＦ2 との間には、
インピーダンス整合回路Ｍが介在されている。インピー
ダンス整合回路Ｍは位相回転用のＬ（インダクタンス）
からなる。インダクタンスＬは、具体的には、例えば６
［ｎＨ］程度である。またインダクタンスＬはガラスエ
ポキシ基板またはセラミック基板上に金、タングステン
（Ｗ）、銅（Ｃｕ）等の金属ストリップラインにより形
成される。なお、ストリップラインは、ガラスエポキシ
基板の場合、線幅０．５［ｍｍ］、長さ１１［ｍｍ］程
度であり、セラミック基板の場合、線幅０．２［ｍ
ｍ］、長さ６［ｍｍ］程度で実現できる。
【００３１】このように弾性表面波フィルタＦ2 にイン
ピーダンス整合回路Ｍを挿入することで、分波器を構成
する場合の必要条件を満たすことができる。
ピーダンス整合回路Ｍを挿入することで、分波器を構成
する場合の必要条件を満たすことができる。
【００３２】次に、本発明の第１実施例の詳細を説明す
る。図５に第１実施例に係る分波器ＤＰＬＸの平面配置
図を示す。
る。図５に第１実施例に係る分波器ＤＰＬＸの平面配置
図を示す。
【００３３】この実施例は、セラミック等の低誘電率材
からなる箱型のパッケージＰＣＫ内に弾性表面波帯域通
過フィルタチップＦ1 、Ｆ2 を横並びに収納し、これら
弾性表面波帯域通過フィルタチップＦ1 、Ｆ2 を収納し
たとき隣接する位置に設けられたパッケージ信号出力端
子Ｃ2 、チップ信号出力端子Ａ2 、Ａ1 、パッケージ信
号入力端子Ｃ1 、Ｄ1 、チップ信号入力端子Ｂ1 、
Ｂ2 、Ｄ2 が一直線上に並ぶようにしたものである。パ
ッケージ信号出力端子Ｃ2 とチップ信号出力端子Ａ 2 、
チップ信号入力端子Ａ1 とパッケージ信号入力端子
Ｃ1 、パッケージ信号入力端子Ｄ1 とチップ信号入力端
子Ｂ1 およびチップ信号出力端子Ｂ2 とパッケージ信号
出力端子Ｄ2 のそれぞれには信号線ｌS が、例えばワイ
ヤボンディング等の手法により配線されている。また、
接地端子ＧＮＤと接地端子ＧＮＤ2 やＧＮＤ1 とＧＮＤ
間には接地線ｌG が配線され、図１に示す回路を構成す
べく配線され、各部は電気的に接続されている。Ｒは、
Ｒ1 〜Ｒ5 を総合的に示したものであり、その内容は図
３、図４に示す通りである。
からなる箱型のパッケージＰＣＫ内に弾性表面波帯域通
過フィルタチップＦ1 、Ｆ2 を横並びに収納し、これら
弾性表面波帯域通過フィルタチップＦ1 、Ｆ2 を収納し
たとき隣接する位置に設けられたパッケージ信号出力端
子Ｃ2 、チップ信号出力端子Ａ2 、Ａ1 、パッケージ信
号入力端子Ｃ1 、Ｄ1 、チップ信号入力端子Ｂ1 、
Ｂ2 、Ｄ2 が一直線上に並ぶようにしたものである。パ
ッケージ信号出力端子Ｃ2 とチップ信号出力端子Ａ 2 、
チップ信号入力端子Ａ1 とパッケージ信号入力端子
Ｃ1 、パッケージ信号入力端子Ｄ1 とチップ信号入力端
子Ｂ1 およびチップ信号出力端子Ｂ2 とパッケージ信号
出力端子Ｄ2 のそれぞれには信号線ｌS が、例えばワイ
ヤボンディング等の手法により配線されている。また、
接地端子ＧＮＤと接地端子ＧＮＤ2 やＧＮＤ1 とＧＮＤ
間には接地線ｌG が配線され、図１に示す回路を構成す
べく配線され、各部は電気的に接続されている。Ｒは、
Ｒ1 〜Ｒ5 を総合的に示したものであり、その内容は図
３、図４に示す通りである。
【００３４】このように、各端子Ｃ2 、Ａ2 、Ａ1 、Ｃ
1 、Ｃ2 、Ｄ1 、Ｂ1 、Ｂ2 、Ｄ2を直線上に配置した
ことにより、それらを結ぶ信号線ｌS が同様に一直線状
となり、その結果、弾性表面波帯域通過フィルタチップ
Ｆ1 の信号と弾性表面波帯域通過フィルタＦ2 の信号と
が互いに干渉することを防止できる。つまり、信号線ｌ
S から電磁波として誘起される信号成分が他の信号線ｌ
S に混入する割合は、信号線ｌS が互いに平行に配され
たとき最大となるのであるが、一直線状に配されたとき
は電界の方向が一致せず、極めて少ないものとなるので
ある。
1 、Ｃ2 、Ｄ1 、Ｂ1 、Ｂ2 、Ｄ2を直線上に配置した
ことにより、それらを結ぶ信号線ｌS が同様に一直線状
となり、その結果、弾性表面波帯域通過フィルタチップ
Ｆ1 の信号と弾性表面波帯域通過フィルタＦ2 の信号と
が互いに干渉することを防止できる。つまり、信号線ｌ
S から電磁波として誘起される信号成分が他の信号線ｌ
S に混入する割合は、信号線ｌS が互いに平行に配され
たとき最大となるのであるが、一直線状に配されたとき
は電界の方向が一致せず、極めて少ないものとなるので
ある。
【００３５】なお、図５において、端子ブロックＵ1 、
Ｕ2 、Ｕ3 は接地端子ＧＮＤ、パッケージ信号入力端子
Ｃ1 、Ｃ2 、Ｄ1 、Ｄ2 を設けるためのものであり、Ｐ
ＣＫと同様にセラミック等の低誘電材料で形成されてい
る。
Ｕ2 、Ｕ3 は接地端子ＧＮＤ、パッケージ信号入力端子
Ｃ1 、Ｃ2 、Ｄ1 、Ｄ2 を設けるためのものであり、Ｐ
ＣＫと同様にセラミック等の低誘電材料で形成されてい
る。
【００３６】以上のように、端子配列を直線状にしたた
め、弾性表面波帯域通過フィルタチップＦ1 、Ｆ2 の信
号のクロストークの発生を抑制することができ、弾性表
面波帯域通過フィルタチップＦ1 、Ｆ2 自体をパッケー
ジＰＣＫ内に収納する場合の特性劣化を防止でき、分波
器を確実に小型化することが可能となる。
め、弾性表面波帯域通過フィルタチップＦ1 、Ｆ2 の信
号のクロストークの発生を抑制することができ、弾性表
面波帯域通過フィルタチップＦ1 、Ｆ2 自体をパッケー
ジＰＣＫ内に収納する場合の特性劣化を防止でき、分波
器を確実に小型化することが可能となる。
【００３７】［II］第２実施例 図６に、本発明の第２実施例を示す。この実施例は、第
１実施例（図５）の変形例に相当するもので、各端子を
結ぶ信号線ｌS がジグザグ状位置になるように各端子が
配置されている。このように、信号線ｌS がジグザグ状
となっていても、その延在方向が略一直線状をなしてい
るので、信号線ｌS の電界の方向をそろえることが可能
であり、弾性表面波帯域通過フィルタチップＦ1 とＦ2
間において充分なアイソレーションを確保しうる。ま
た、チップ信号入力端子Ａ1 とチップ信号入力端子Ｂ1
とを互いに離間させることで、端子ブロックＵ2 上のパ
ッケージ信号入力端子Ｃ1 とパッケージ信号入力端子Ｄ
1 を形成する上で、端子ブロックＵ2 の全幅を占めるこ
とができ、図５に示すように、パッケージ信号入力端子
Ｃ1 とパッケージ信号入力端子Ｄ1 とを隣接させる必要
がないので、その分だけパッケージ信号入力端子Ｃ1 、
パッケージ信号入力端子Ｄ1 の面積を大きくとることが
できるし、あるいは逆に端子ブロックＵ2 の幅を狭める
ことが可能となる。その結果ＰＣＫを小型化することも
できる。また、このような端子配置を可能とすること
は、弾性表面波帯域通過フィルタチップＦ1 、弾性表面
波帯域通過フィルタチップＦ2 のレイアウト設計上の自
由度をもたらすことにもなる。
１実施例（図５）の変形例に相当するもので、各端子を
結ぶ信号線ｌS がジグザグ状位置になるように各端子が
配置されている。このように、信号線ｌS がジグザグ状
となっていても、その延在方向が略一直線状をなしてい
るので、信号線ｌS の電界の方向をそろえることが可能
であり、弾性表面波帯域通過フィルタチップＦ1 とＦ2
間において充分なアイソレーションを確保しうる。ま
た、チップ信号入力端子Ａ1 とチップ信号入力端子Ｂ1
とを互いに離間させることで、端子ブロックＵ2 上のパ
ッケージ信号入力端子Ｃ1 とパッケージ信号入力端子Ｄ
1 を形成する上で、端子ブロックＵ2 の全幅を占めるこ
とができ、図５に示すように、パッケージ信号入力端子
Ｃ1 とパッケージ信号入力端子Ｄ1 とを隣接させる必要
がないので、その分だけパッケージ信号入力端子Ｃ1 、
パッケージ信号入力端子Ｄ1 の面積を大きくとることが
できるし、あるいは逆に端子ブロックＵ2 の幅を狭める
ことが可能となる。その結果ＰＣＫを小型化することも
できる。また、このような端子配置を可能とすること
は、弾性表面波帯域通過フィルタチップＦ1 、弾性表面
波帯域通過フィルタチップＦ2 のレイアウト設計上の自
由度をもたらすことにもなる。
【００３８】［III ］第３実施例 図７に、本発明の第３実施例を示す。この実施例は、図
５のように弾性表面波帯域通過フィルタチップＦ1 、Ｆ
2 を横並びに配置するのではなく、両弾性表面波帯域通
過フィルタチップＦ1 、Ｆ2 を同じ方向に向けてパッケ
ージＰＣＫ内に収納一体化した例である。
５のように弾性表面波帯域通過フィルタチップＦ1 、Ｆ
2 を横並びに配置するのではなく、両弾性表面波帯域通
過フィルタチップＦ1 、Ｆ2 を同じ方向に向けてパッケ
ージＰＣＫ内に収納一体化した例である。
【００３９】この実施例では、パッケージＰＣＫの長辺
側内部に端子ブロックＵ1 、Ｕ2 を形成し、それらの上
に接地端子ＧＮＤ、パッケージ信号入力端子Ｃ1 、パッ
ケージ信号出力端子Ｃ2 、パッケージ信号入力端子
Ｄ1 、パッケージ信号出力端子Ｄ 2 が形成されている。
そして、端子配列は、弾性表面波帯域通過フィルタチッ
プＦ1 側では、ＰＣＫを横断する方向にパッケージ信号
入力端子Ｃ1 、チップ信号入力端子Ａ1 、チップ信号出
力端子Ａ2 、パッケージ信号出力端子Ｄ2 となり、弾性
表面波帯域通過フィルタチップＦ2 側ではパッケージ信
号入力端子Ｄ1 、チップ信号入力端子Ｂ1 、Ｂ2 、パッ
ケージ信号出力端子Ｄ2 となる。
側内部に端子ブロックＵ1 、Ｕ2 を形成し、それらの上
に接地端子ＧＮＤ、パッケージ信号入力端子Ｃ1 、パッ
ケージ信号出力端子Ｃ2 、パッケージ信号入力端子
Ｄ1 、パッケージ信号出力端子Ｄ 2 が形成されている。
そして、端子配列は、弾性表面波帯域通過フィルタチッ
プＦ1 側では、ＰＣＫを横断する方向にパッケージ信号
入力端子Ｃ1 、チップ信号入力端子Ａ1 、チップ信号出
力端子Ａ2 、パッケージ信号出力端子Ｄ2 となり、弾性
表面波帯域通過フィルタチップＦ2 側ではパッケージ信
号入力端子Ｄ1 、チップ信号入力端子Ｂ1 、Ｂ2 、パッ
ケージ信号出力端子Ｄ2 となる。
【００４０】ここで、各端子間を結ぶ信号線ｌS は弾性
表面波帯域通過フィルタチップＦ1側と弾性表面波帯域
通過フィルタチップＦ2 側とで平行となり、クロストー
クの面からは不利となるが、弾性表面波帯域通過フィル
タチップＦ1 側と弾性表面波帯域通過フィルタチップＦ
2 側の信号線ｌS 相互の間には弾性表面波帯域通過フィ
ルタチップＦ1 の接地端子ＧＮＤ1 とパッケージＰＣＫ
側の接地端子ＧＮＤとを結ぶ接地線ｌG が存在すること
になり、この接地線ｌG が電磁波シールド作用を営むの
で、実用上の問題はなく、小型化が可能となる。
表面波帯域通過フィルタチップＦ1側と弾性表面波帯域
通過フィルタチップＦ2 側とで平行となり、クロストー
クの面からは不利となるが、弾性表面波帯域通過フィル
タチップＦ1 側と弾性表面波帯域通過フィルタチップＦ
2 側の信号線ｌS 相互の間には弾性表面波帯域通過フィ
ルタチップＦ1 の接地端子ＧＮＤ1 とパッケージＰＣＫ
側の接地端子ＧＮＤとを結ぶ接地線ｌG が存在すること
になり、この接地線ｌG が電磁波シールド作用を営むの
で、実用上の問題はなく、小型化が可能となる。
【００４１】このように、本実施例のような収納形式に
よっても充分なアイソレーションを確保することがで
き、弾性表面波帯域通過フィルタチップＦ1 、Ｆ2 自体
の封入を可能として小型化が達成される。
よっても充分なアイソレーションを確保することがで
き、弾性表面波帯域通過フィルタチップＦ1 、Ｆ2 自体
の封入を可能として小型化が達成される。
【００４２】［IV］第４実施例 図８に、本発明の第４実施例を示す。この実施例は、各
端子間を結ぶ信号線ｌ S が弾性表面波帯域通過フィルタ
チップＦ1 側と弾性表面波帯域通過フィルタチップＦ2
側とで互いに直交する線分上に位置するよう端子配列を
施した例である。
端子間を結ぶ信号線ｌ S が弾性表面波帯域通過フィルタ
チップＦ1 側と弾性表面波帯域通過フィルタチップＦ2
側とで互いに直交する線分上に位置するよう端子配列を
施した例である。
【００４３】すなわち、図８に示すように、端子ブロッ
クＵ1 上において、パッケージ信号入力端子Ｃ1 、パッ
ケージ信号入力端子Ｄ1 は中央寄りに位置され、端子ブ
ロックＵ2 上において、パッケージ信号出力端子Ｃ2 、
パッケージ信号出力端子Ｄ2はパッケージＰＣＫの端部
寄りに位置され、パッケージ信号入力端子Ｃ1 とパッケ
ージ信号出力端子Ｃ2 とを結ぶ線分Ｘとパッケージ信号
入力端子Ｄ1 とパッケージ信号出力端子Ｄ2 とを結ぶ線
分Ｙとが互いに直角をなすようにされ、そして線分Ｘに
沿ってチップ信号入力端子Ａ1 、チップ信号出力端子Ａ
2 が配置され、かつ、線分Ｙに沿ってチップ信号入力端
子Ｂ1 、Ｂ2 が配置されている。
クＵ1 上において、パッケージ信号入力端子Ｃ1 、パッ
ケージ信号入力端子Ｄ1 は中央寄りに位置され、端子ブ
ロックＵ2 上において、パッケージ信号出力端子Ｃ2 、
パッケージ信号出力端子Ｄ2はパッケージＰＣＫの端部
寄りに位置され、パッケージ信号入力端子Ｃ1 とパッケ
ージ信号出力端子Ｃ2 とを結ぶ線分Ｘとパッケージ信号
入力端子Ｄ1 とパッケージ信号出力端子Ｄ2 とを結ぶ線
分Ｙとが互いに直角をなすようにされ、そして線分Ｘに
沿ってチップ信号入力端子Ａ1 、チップ信号出力端子Ａ
2 が配置され、かつ、線分Ｙに沿ってチップ信号入力端
子Ｂ1 、Ｂ2 が配置されている。
【００４４】このような端子配列とすることにより、パ
ッケージ信号入力端子Ｃ1 とチップ信号入力端子Ａ1 、
チップ信号出力端子Ａ2 とパッケージ信号出力端子Ｃ2
を結ぶ信号線ｌS と、パッケージ信号入力端子Ｄ1 とチ
ップ信号入力端子Ｂ1 、チップ信号出力端子Ｂ2 とパッ
ケージ信号出力端子Ｄ2 を結ぶ信号線ｌS とが互いに略
直交することとなり、弾性表面波帯域通過フィルタチッ
プＦ1 側の信号線ｌSと弾性表面波帯域通過フィルタチ
ップＦ2 側の信号線ｌS との間のクロストークを防止す
ることが可能となる。
ッケージ信号入力端子Ｃ1 とチップ信号入力端子Ａ1 、
チップ信号出力端子Ａ2 とパッケージ信号出力端子Ｃ2
を結ぶ信号線ｌS と、パッケージ信号入力端子Ｄ1 とチ
ップ信号入力端子Ｂ1 、チップ信号出力端子Ｂ2 とパッ
ケージ信号出力端子Ｄ2 を結ぶ信号線ｌS とが互いに略
直交することとなり、弾性表面波帯域通過フィルタチッ
プＦ1 側の信号線ｌSと弾性表面波帯域通過フィルタチ
ップＦ2 側の信号線ｌS との間のクロストークを防止す
ることが可能となる。
【００４５】［Ｖ］第５実施例 図９に、本発明の第５実施例を示す、この実施例は、図
示するように、弾性表面波帯域通過フィルタチップＦ1
と弾性表面波帯域通過フィルタチップＦ2 の間に、接地
端子ＧＮＤに電気的に接続された金属シールド板Ｓを設
けた例を開示する。この場合、弾性表面波帯域通過フィ
ルタチップＦ1 、Ｆ2 の配列方向は、端子の取出し位置
の関係から、例えば、図７に示す方向とするが好まし
く、また、図７の場合に生じる信号線ｌS の平行配列に
よるクロストークの問題を完全に解決しうる。他の構成
は図８と同様であってよい。
示するように、弾性表面波帯域通過フィルタチップＦ1
と弾性表面波帯域通過フィルタチップＦ2 の間に、接地
端子ＧＮＤに電気的に接続された金属シールド板Ｓを設
けた例を開示する。この場合、弾性表面波帯域通過フィ
ルタチップＦ1 、Ｆ2 の配列方向は、端子の取出し位置
の関係から、例えば、図７に示す方向とするが好まし
く、また、図７の場合に生じる信号線ｌS の平行配列に
よるクロストークの問題を完全に解決しうる。他の構成
は図８と同様であってよい。
【００４６】［VI］第６実施例 図１０に本発明の第６実施例を示す。この実施例は前述
の第１〜第５実施例がパッケージＰＣＫ内部におけるア
イソレーションを対象にしていたのに対し、パッケージ
ＰＣＫ外部におけるアイソレーションを考慮したもので
ある。
の第１〜第５実施例がパッケージＰＣＫ内部におけるア
イソレーションを対象にしていたのに対し、パッケージ
ＰＣＫ外部におけるアイソレーションを考慮したもので
ある。
【００４７】すなわち、弾性表面波帯域通過フィルタチ
ップＦ1 、Ｆ2 をパッケージＰＣＫ内に封入するととも
に、内部回路を機能させるためには外部端子をＰＣＫの
外部表面に導出する必要があるのであるが、その場合、
外部端子は相互に信号電波の発生源として作用するの
で、何らかの防止策を講じなければならない。
ップＦ1 、Ｆ2 をパッケージＰＣＫ内に封入するととも
に、内部回路を機能させるためには外部端子をＰＣＫの
外部表面に導出する必要があるのであるが、その場合、
外部端子は相互に信号電波の発生源として作用するの
で、何らかの防止策を講じなければならない。
【００４８】そこで、本実施例では、弾性表面波帯域通
過フィルタチップＦ1 につながる外部信号端子Ｔ1 と弾
性表面波帯域通過フィルタチップＦ2 につながる外部信
号端子Ｔ2 とをパッケージＰＣＫの相対向する端部側に
置いて両者を離間させるとともに、外部信号端子Ｔ1 と
Ｔ2 を結ぶ線分ｘに対し直角をなす線分ｙ上に位置する
パッケージＰＣＫの端部に弾性表面波帯域通過フィルタ
チップＦ1 および弾性表面波帯域通過フィルタチップＦ
2 の両者につながる共通外部信号端子Ｔ0 を配置し、全
体として共通外部信号端子Ｔ0 、外部信号端子Ｔ1 、Ｔ
2 が三角形の頂点に位置するように配置されている。そ
して、各共通外部信号端子Ｔ0 、外部信号端子Ｔ1 、Ｔ
2 は両側にＧＮＤを配置し、Ｔ0 、Ｔ1 、Ｔ2 からの信
号洩れを防止している。
過フィルタチップＦ1 につながる外部信号端子Ｔ1 と弾
性表面波帯域通過フィルタチップＦ2 につながる外部信
号端子Ｔ2 とをパッケージＰＣＫの相対向する端部側に
置いて両者を離間させるとともに、外部信号端子Ｔ1 と
Ｔ2 を結ぶ線分ｘに対し直角をなす線分ｙ上に位置する
パッケージＰＣＫの端部に弾性表面波帯域通過フィルタ
チップＦ1 および弾性表面波帯域通過フィルタチップＦ
2 の両者につながる共通外部信号端子Ｔ0 を配置し、全
体として共通外部信号端子Ｔ0 、外部信号端子Ｔ1 、Ｔ
2 が三角形の頂点に位置するように配置されている。そ
して、各共通外部信号端子Ｔ0 、外部信号端子Ｔ1 、Ｔ
2 は両側にＧＮＤを配置し、Ｔ0 、Ｔ1 、Ｔ2 からの信
号洩れを防止している。
【００４９】このように、パッケージＰＣＫ内部でのア
イソレーションの確保とともにパッケージＰＣＫ外部で
のアイソレーションをも充分にとることにより、分波器
ＤＰＬＸモジュールの小型化の完成度がより向上する。
イソレーションの確保とともにパッケージＰＣＫ外部で
のアイソレーションをも充分にとることにより、分波器
ＤＰＬＸモジュールの小型化の完成度がより向上する。
【００５０】ここで、図１１に、以上の各実施例による
アイソレーションの効果を示す。図中、ａは何らアイソ
レーションの対策をしない場合、ｂは図５等の信号線ｌ
S 配置をした場合、ｃは図９の金属シールド板Ｓを設け
た場合の端子間アイソレーション特性を示したものであ
る。この図１１からも、端子配列金属シールド板Ｓの設
置によるＳ／Ｎの向上がわかる。
アイソレーションの効果を示す。図中、ａは何らアイソ
レーションの対策をしない場合、ｂは図５等の信号線ｌ
S 配置をした場合、ｃは図９の金属シールド板Ｓを設け
た場合の端子間アイソレーション特性を示したものであ
る。この図１１からも、端子配列金属シールド板Ｓの設
置によるＳ／Ｎの向上がわかる。
【００５１】なお、以上の各実施例において、パッケー
ジＰＣＫ内部を２層構成とし、そのうちの１層にインピ
ーダンス整合回路を配置したものとする。
ジＰＣＫ内部を２層構成とし、そのうちの１層にインピ
ーダンス整合回路を配置したものとする。
【００５２】
【発明の効果】以上の通り、本発明によれば、弾性表面
波帯域通過フィルタチップ自体をパッケージ内に収納一
体化し、端子配列等による電磁シールドあるいは信号ク
ロストークを防止するよう構成したので、弾性表面波帯
域通過フィルタチップ間のアイソレーションを良好に保
ちつつ小型化することができる。
波帯域通過フィルタチップ自体をパッケージ内に収納一
体化し、端子配列等による電磁シールドあるいは信号ク
ロストークを防止するよう構成したので、弾性表面波帯
域通過フィルタチップ間のアイソレーションを良好に保
ちつつ小型化することができる。
【図１】本発明に係る分波器の構成を示すブロック図で
ある。
ある。
【図２】各弾性表面波帯域通過フィルタチップの周波数
特性図である。
特性図である。
【図３】各弾性表面波帯域通過フィルタチップの等価回
路図である。
路図である。
【図４】各弾性表面波帯域通過フィルタチップの電極脂
および信号入出力端子の配置パターンを示す平面図であ
る。
および信号入出力端子の配置パターンを示す平面図であ
る。
【図５】本発明の第１実施例を示す平面図である。
【図６】本発明の第２実施例を示す平面図である。
【図７】本発明の第３実施例を示す平面図である。
【図８】本発明の第４実施例を示す平面図である。
【図９】本発明の第５実施例を示す平面図である。
【図１０】本発明の第６実施例を示す平面図である。
【図１１】本発明の効果を示す端子間アイソレーション
特性図である。
特性図である。
Ａ1 …チップ信号入力端子 Ａ2 …チップ信号出力端子 Ｂ1 …チップ信号入力端子 Ｂ2 …チップ信号出力端子 Ｃ1 …パッケージ信号入力端子 Ｃ2 …パッケージ信号出力端子 Ｄ1 …パッケージ信号入力端子 Ｄ2 …パッケージ信号出力端子 Ｆ1 …弾性表面波帯域通過フィルタチップ Ｆ2 …弾性表面波帯域通過フィルタチップ ＧＮＤ、ＧＮＤ1 、ＧＮＤ2 …接地端子 Ｍ…インピーダンス整合回路 ＰＣＫ…パッケージ Ｒ、Ｒ1 、Ｒ2 、Ｒ3 、Ｒ4 …弾性表面波共振器 Ｓ…金属シールド板 Ｔ0 …共通外部信号端子 Ｔ1 、Ｔ2 …外部信号端子 Ｕ1 、Ｕ2 、Ｕ3 …端子ブロック ｌS …信号線 ｌG …接地線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 宮下 勉 神奈川県川崎市中原区上小田中４丁目１ 番１号 富士通株式会社内 (72)発明者 平沢 暢朗 神奈川県川崎市中原区上小田中４丁目１ 番１号 富士通株式会社内 (72)発明者 大森 秀樹 神奈川県川崎市中原区上小田中４丁目１ 番１号 富士通株式会社内
Claims (1)
- 【請求項１】 それぞれ異なる帯域中心周波数の特性を
有し、チップ信号入力端子、チップ信号出力端子および
チップ接地端子がそれぞれ設けられた第１及び第２の弾
性表面波チップと、 前記第１及び第２の弾性表面波チップを収納するひとつ
のキャビティを有するパッケージと、 前記パッケージ内に設けられた第１及び第２のパッケー
ジ信号入力端子、第１及び第２のパッケージ信号出力端
子及び第１及び第２のパッケージ接地端子と、 前記第１の弾性表面波チップのチップ信号入力端子と、
前記第１のパッケージ信号入力端子とを接続する第１の
ワイヤと、 前記第２の弾性表面波チップのチップ信号入力端子と、
前記第２のパッケージ信号入力端子とを接続する第２の
ワイヤと、 前記第１の弾性表面波チップのチップ信号出力端子と、
前記第１のパッケージ信号出力端子とを接続する第３の
ワイヤと、 前記第２の弾性表面波チップのチップ信号出力端子と、
前記第２のパッケージ信号出力端子とを接続する第４の
ワイヤと、 前記第１及び第２の弾性表面波チップのチップ接地端子
と、前記第１及び第２のパッケージ接地端子とを接続す
る第５及び第６のワイヤとを有し、 前記第１のワイヤと第２のワイヤとの間及び前記第３の
ワイヤと第４のワイヤとの間に前記第５のワイヤ及び第
６のワイヤを前記第１、第２、第３、第４のワイヤとほ
ぼ平行に設けることを特徴とする分波器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11139199A JP3224129B2 (ja) | 1999-04-19 | 1999-04-19 | 分波器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11139199A JP3224129B2 (ja) | 1999-04-19 | 1999-04-19 | 分波器 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33224291A Division JPH05167389A (ja) | 1991-12-16 | 1991-12-16 | 分波器 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000331145A Division JP2001127589A (ja) | 2000-10-30 | 2000-10-30 | 分波器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11340781A JPH11340781A (ja) | 1999-12-10 |
| JP3224129B2 true JP3224129B2 (ja) | 2001-10-29 |
Family
ID=14559986
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11139199A Expired - Fee Related JP3224129B2 (ja) | 1999-04-19 | 1999-04-19 | 分波器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3224129B2 (ja) |
Families Citing this family (7)
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|---|---|---|---|---|
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| JP4381113B2 (ja) | 2003-11-27 | 2009-12-09 | 三洋電機株式会社 | アンテナ共用器 |
| JP2005159896A (ja) | 2003-11-27 | 2005-06-16 | Sanyo Electric Co Ltd | アンテナ共用器 |
| JP3910187B2 (ja) * | 2004-04-27 | 2007-04-25 | 富士通メディアデバイス株式会社 | 分波器及び電子装置 |
| US7432783B2 (en) | 2004-04-30 | 2008-10-07 | Sanyo Electric Co., Ltd. | Filter device substrate and filter device |
| WO2014050307A1 (ja) * | 2012-09-25 | 2014-04-03 | 株式会社村田製作所 | 弾性波装置及びその製造方法 |
| CN108886352B (zh) | 2016-04-11 | 2022-07-22 | 株式会社村田制作所 | 复合滤波器装置、高频前端电路以及通信装置 |
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|---|---|---|---|---|
| JPH084238B2 (ja) * | 1986-01-24 | 1996-01-17 | 株式会社日立製作所 | 弾性表面波分波器モジュールおよび無線機 |
| JPS6354009A (ja) * | 1986-08-25 | 1988-03-08 | Hitachi Ltd | 分波器 |
| JPH01220908A (ja) * | 1988-01-30 | 1989-09-04 | Nippon Dempa Kogyo Co Ltd | 弾性表面波装置 |
| JPH0269012A (ja) * | 1988-09-05 | 1990-03-08 | Oki Electric Ind Co Ltd | 分波器 |
| JPH0275821U (ja) * | 1988-11-28 | 1990-06-11 | ||
| JP3386806B2 (ja) * | 1989-10-13 | 2003-03-17 | 株式会社日立製作所 | 通信装置 |
| JPH03220911A (ja) * | 1990-01-26 | 1991-09-30 | Fujitsu Ltd | 弾性表面波フィルタ |
| JPH03284006A (ja) * | 1990-03-30 | 1991-12-13 | Fujitsu Ltd | 弾性表面波デバイス |
-
1999
- 1999-04-19 JP JP11139199A patent/JP3224129B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11340781A (ja) | 1999-12-10 |
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