JP3220715B2 - クロック信号を同期させる装置および方法 - Google Patents

クロック信号を同期させる装置および方法

Info

Publication number
JP3220715B2
JP3220715B2 JP51652693A JP51652693A JP3220715B2 JP 3220715 B2 JP3220715 B2 JP 3220715B2 JP 51652693 A JP51652693 A JP 51652693A JP 51652693 A JP51652693 A JP 51652693A JP 3220715 B2 JP3220715 B2 JP 3220715B2
Authority
JP
Japan
Prior art keywords
phase
clock
signal
clock signal
generating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP51652693A
Other languages
English (en)
Other versions
JPH06508496A (ja
Inventor
ラローサ、クリストファー・ピー
カーニー、マイケル・ジェイ
ベイカー、ジェイムズ・シー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Motorola Solutions Inc
Original Assignee
Motorola Solutions Inc
Motorola Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Motorola Solutions Inc, Motorola Inc filed Critical Motorola Solutions Inc
Publication of JPH06508496A publication Critical patent/JPH06508496A/ja
Application granted granted Critical
Publication of JP3220715B2 publication Critical patent/JP3220715B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
  • Mobile Radio Communication Systems (AREA)

Description

【発明の詳細な説明】 発明の分野 本発明は、一般に無線電話通信システムに関し、さら
に詳しくは、無線電話通信システムで用いるために、サ
ンプリング・クロック信号を被受信データ信号に同期さ
せるための装置および方法に関する。
背景技術 近年、無線周波数（RF）通信の分野では、デジタルに
符号化された音声と高速データ通信の需要が増大してき
ている。RFスペクトルは元来限られたものなので、増大
する需要に対処するための新しいシステムの概念と体系
的な機能とを考案しなければならない。時分割多重アク
セス（TDMA）システムは、このようなシステムの１つ
で、より効率的なスペクトル利用と容量の増加とを提供
するものである。
その最も簡単な形態では、TDMAシステムは、１つのRF
チャンネル上で、少なくとも２ケ所のユーザからのメッ
セージを時間多重することのできる送信基地局と、時間
多重された信号のうち少なくとも１つを受信することの
できる１つ以上の遠隔の受信局とで構成される。通常、
受信局は、第2RFチャンネル上で基地局に対してTDMAメ
ッセージを送信することのできる移動または携帯用無線
電話である。
TDMAシステムでは、多くのデジタル通信システムと同
様に、送信クロックと連続的に同期される基準クロック
を受信局内に設定して、２ケ所の間で送信されるデジタ
ル・データを正確に回復させることが必要である。ここ
で用いられる連続ビット同期（continuous bit synchro
nization）とは、受信されたクロック信号の周波数と位
相とが送信クロックの周波数と位相を正確に追跡するも
のでなければならないことを意味する。
移動通信チャンネル上でビット同期を維持することは
難しい。これは主に、多重路フェーディング（multipat
h fading）のためである。移動局クロックと基地局クロ
ックとの間のドリフトを追跡するだけでなく、クロック
回復機構は、ノイズに対しても充分な許容値を持ち、フ
ェーディングによって信号対雑音比が低下したときも簡
単に同期が失われないようにしなければならない。その
ために、理想的なTDMA移動クロック回復回路は、はじめ
に符号の同期を高速で確保し、信号フェーディングのひ
どい間にも基地局のクロックとの同期を連続的に維持す
るものとなる。
すでに開発されているクロック回復方法の１つに、二
重ループ帯域幅をもつ早期／遅延位相調整回路（early/
latephase adjustment circuit）がある。被受信データ
信号からクロックを捕捉するために、システムは所定の
捕捉帯域幅のある制御ループを利用する。捕捉帯域幅は
幅が広いので、被受信データ信号から高速で符号タイミ
ングを捕捉することが可能になる。しかし、捕捉帯域幅
の幅が広いために、定常状態のタイミング・ジッタが起
こる。それゆえ、定常状態の性能を改善するためにより
狭い追跡帯域幅が用いられる。この二重帯域幅法は、実
行が比較的複雑で、捕捉状態インジケータと定常状態イ
ンジケータ、さらに切り替え可能なループ帯域幅を必要
とする。実現の複雑さに加えて、二重帯域幅による従来
の早期／遅延方法には、いくつかの性能上の問題があ
る。第１に、初期捕捉は、ランダム・ノイズまたは干渉
により起こる虚偽のロック表示のためにかなり遅延する
ことがある。第２に、フェードまたは信号の落下により
同期が失われると、回路がロックが失われたことを検出
しない場合は再捕捉がきわめて遅くなる。最後に、他の
問題がなくても、早期および遅延の位相調整だけを行う
ことは、生来的に初期捕捉の速度を制限する。
それゆえに、簡単に実現することができ、符号タイミ
ングを高速に捕捉することができるクロック回復装置が
必要である。
発明の概要 本発明は、サンプリング・クロック信号を被受信信号
に同期させる方法を含む。このクロック回復方法によ
り、いくつかのクロック信号が生成される。各クロック
信号は、独自の位相を有する。高速で初期捕捉を行うた
めに、クロック信号のうち２つは、符号間隔の1/2だけ
位相が異なっている。被受信信号の位相が生成されたク
ロック信号のそれぞれの位相と比較される。次に、被受
信データ信号の位相と各クロック信号の位相との差を表
す誤差信号が生成される。サンプリング・クロック信号
は、この誤差信号により判定される最適な位相をもった
状態で生成される。
図面の簡単な説明 第１図は、本発明による無線電話通信システムのブロ
ック図である。
第２図は、差分検出器の出力におけるπ/4QPSKデータ
の眼状図（eye diagram）である。
第３図は、本発明によるクロック回復回路構成のブロ
ック図である。
第４図は、本発明で用いられる多重位相オフセット・
クロックを示す図である。
第５図は、本発明による第４図の個別のクロックを組
み合わせる非均一サンプリング・クロックの例である。
第６図は、本発明による、初期の1/2符号オフセット
のあるクロック回復法の捕捉性能を表すグラフである。
第７図は、本発明による、均一に分布された初期オフ
セットを持つクロック回復法の捕捉性能を表すグラフで
ある。
好適な実施例の説明 好適な実施例は、無線電話のデジタル受信機を含む。
このデジタル受信機には、被受信信号の復調に用いられ
る、判断決定によるクロック回復回路構成（decision−
directed clock recovery circuitry）が含まれる。ク
ロック回復回路構成は、サンプリング・クロックの位相
を、1/2符号調整を含む３つの異なる増分だけずらすこ
とができる。この機能は、正確なサンプリング位相の素
速い捕捉と、従来の二重帯域幅法の複雑性を排除した充
分な定常状態性能を提供する。さらに、この技術はデジ
タル信号プロセッサ（DSP）にも、デジタル論理回路構
成にも容易に組み込まれる。
第１図は、本発明を採用する無線電話システムのブロ
ック図である。この無線電話システムにおいては、固定
位置トランシーバ103が、一定の地域内にある移動およ
び携帯無線電話との間で無線周波数（RF）信号を送受信
する。無線電話101は、固定位置トランシーバ103により
サービスされるこのような無線電話の１つである。
固定位置トランシーバ103から信号を受信している
間、無線電話101は、アンテナ105を用いてRF信号を結合
し、このRF信号を電気無線周波数信号137に変換する。
電気RF信号は、無線受信機111により受信されて、無線
電話101内で用いられる。受信機111は、中間周波数（I
F）信号115を生成する。この信号115は、位相復調器119
に入力される。位相復調器119は、位相を復調した信号1
31を出力して、これがクロック回復回路構成127と符号
スライサ（symbol slicer）129とで用いられる。クロッ
ク回復回路構成127は、中心点クロック139を符号スライ
サ129に出力する。クロック回復回路構成127は、位相が
復調された信号131を用いて、クロックを回復する。位
相復調器信号131はまた、符号スライサ129のための被受
信データ信号としても用いられる。次に符号スライサ12
9は、符号信号133を出力して、これがプロセッサ121に
より用いられる。プロセッサ121は、符号信号133をユー
ザ・インターフェース125のための音声および／または
データにフォーマットする。ユーザ・インターフェース
125には、マイクロホン，スピーカおよびキーパッドが
含まれる。
携帯無線電話101から固定位置トランシーバ103へのRF
信号の送信の際には、ユーザ・インターフェース125か
らの音声および／またはデータ信号がプロセッサ121に
より処理される。処理された信号は、送信機109に入力
される。送信機109は、処理された信号を電気RF信号に
変換する。電気RF信号は、RF信号に変換されて、アンテ
ナ105により出力される。RF信号は、固定位置トランシ
ーバ103により受信されて、地上回線電話信号に接続さ
れる。
第２図は、差分検出器の出力におけるπ/4横軸位相偏
移変調（QPSK）信号の眼状図である。この信号は、位相
復調信号131上に出力されるデータを表す。トランシー
バ103と携帯無線電話101との間で送信される符号を正確
に回復するためには、サンプリング・クロック139は、
第２図に示された最適なサンプリング点またはその付近
で被受信データ信号131をサンプリングしなければなら
ない。最適位置以外の点でサンプリングすると、ビット
誤り率（BER）性能が悪化することがある。
第３図は、好適な実施例で利用されるクロック回復回
路構成127の詳細なブロック図である。クロック回復回
路構成は、位相復調器出力信号ｙ（ｔ）131を用いてク
ロック信号を回復する。好適な実施例においては、クロ
ック生成回路331は、４個の個別のクロック信号339,34
1,343,345を生成する。これらのクロックが、位相復調
器出力信号ｙ（ｔ）131をサンプリングおよび保持（サ
ンプル−ホールド）するために用いられる。
本発明の他の同様に充分な実行例は、２個以上のクロ
ック信号を生成して、本発明による位相調整を行う。
好適な実施例においては、４個のクロック信号の相対
位相が第４図に示される。オンタイム信号405は、符号
間隔毎に１個のクロック・パルスを有する。早期クロッ
ク信号407は、オンタイム信号405の間隔と等しい間隔で
クロック・パルスを生成するが、符号時間の1/8だけオ
ンタイム信号405よりも前にずれている。遅延クロック
信号403は、オンタイム信号405と周波数は等しいが、符
号間隔の1/8だけ、オンタイム信号405よりも後にずれて
いる。1/2符号オフセット・クロック信号401は、周波数
はオンタイム信号と等しいが、1/2符号間隔だけずれて
いる。位相オフセットを変化させることにより、その他
の同様に適切な実現例を用いることができるが、それら
はここに開示される本明の本質に含まれると考えられ
る。
これらのクロック信号は、位相復調器出力信号131を
サンプル−ホールド回路303,305,307,309でサンプリン
グするために用いられる。これらのサンプリングされた
信号は、次にスライサと加算器の組み合せに入力され
て、誤差信号347,349,351,353を形成する。誤差信号
は、サンプリングされた検出器出力信号と、最寄りの対
応決定点、すなわちスライサ出力との差をとることによ
って形成される。
誤差信号347,349,351,353は、サンプリング位相調整
回路構成327に入力される。サンプリング位相調整回路3
27は、４個の符号クロックを進ませるか、あるいは遅ら
せて、オンタイム・サンプリング点の誤差を最小限にす
るために用いられる。誤差信号によって、サンプリング
位相の変更が必要であることが示されると、サンプリン
グ位相調整回路327は、３つの可能なクロック調整コマ
ンド、すなわち「進める（move early）」，「遅らせる
（move late）」または「1/2符号だけ動かす（move hal
f symbol）」のいずれか１つを出力する。進めるコマン
ドを用いると、４個の符号クロック339,341,343,345の
すべてが符号時間の1/8だけ進む。遅らせるコマンドを
用いると、４個の符号クロックのすべてが符号時間の1/
8だけ遅れる。同様に、1/2符号だけ動かすコマンドを用
いると、４個の符号クロックのすべてが符号時間の1/2
だけずれる。クロック生成回路331も、サンプリング・
クロック信号139と呼ばれる別のオンタイム・クロック
を出力して、これが第１図の符号スライサ129により用
いられる。
説明を分かりやすくするために、第３図には４個の個
別のスライサが示される。同様に適切な実施例では、符
号スライサ129とオンタイム符号スライサ313とを合成し
て、それによりクロック回復に必要な回路構成を削減し
ている。
第５図の非均一なサンプリング・クロック501は、位
相復調器119内で位相をサンプリングするために用いら
れる。これは４個の個別のクロック401,403,405,407をO
R（論理和）処理することにより形成される。
従来の判断決定によるクロック回復法は、導き出され
た誤差情報に基づきクロック調整を行う。たとえば、典
型的な方法では、符号間隔の±1/8だけクロックを進め
るか遅らせる（早期／遅延）調整を行うことができる。
この方法は、±1/16の符号時間解像度を提供し、これは
多くのデジタル変調システムにおいては充分である。し
かし、初期の時間誤差が大きい場合は、この従来の方法
では、一般にきわめて捕捉が遅くなる。この捕捉性能が
遅くなるのには、２つの基本的要因がある：すなわち
（１）早めたり遅らせるクロック調整しか許されないの
で、初期の時間オフセットを修正するためには、最高４
回の1/8符号調整が必要になること；（２）1/2符号オフ
セット点に準安定の虚偽のロック状態があり、このため
に約1/2符号の初期タイミング誤差がある場合はいつで
も捕捉時間がかなり長くなること。
ここで開示された本発明は、早期／遅延調整に加え
て、クロック1/2符号のクロック調整を行うことによ
り、従来の早期／遅延クロック回復法に伴うこれらの問
題点を両方とも解決する。これは、第３図に示されるク
ロック回復回路内に、それぞれ信号405,407,403,401で
示される、オンタイム・クロック，早期クロック，遅延
クロックおよび1/2符号オフセットクロックを用いるこ
とにより実現される。
ここに開示され、提案されるクロック回復方法の捕捉
性能はシミュレーションされ、リミター弁別器を基にし
た検出機能を持つπ/4QPSKシステムについての、より従
来的な早期／遅延方法と比較される。従来の方法は、導
かれた誤差情報に基づき1/8符号だけ早めたり遅らせて
クロックを調整する。偏見のない比較を行うために、２
つの方法のループ帯域幅を選択して、同じ定常状態のタ
イミング・ジッタを作り出した。
捕捉性能は、10-2と10-6の定常状態ビット誤り率（BE
R）を生み出す信号対雑音比において、ある静止チャン
ネルに対する二乗平均（RMS）クロック誤差と時間とを
測定することにより数量化される。第６図は、この結果
を示す。グラフ601,603は、それぞれ10-2と10-6の定常
状態ビット誤り率における従来の早期／遅延方法を表
す。グラフ605,607は、それぞれ10-2と10-6の定常状態B
ERにおける本発明を表す。第６図は、1/2符号の初期時
間誤差（最悪の場合）を表す。この結果からはっきりと
わかるように、ここに提示された本発明は、早期／遅延
方法に比べて、大きな性能上の改善を提供する。第７図
は、均一に配分された初期時間誤差に関して、第６図の
結果を繰り返すものである。グラフ701,703は、従来の
早期／遅延方法に対応し、グラフ705,707は本発明を表
す。ここでも、この結果は大きな改善を示している。
フロントページの続き (72)発明者 カーニー、マイケル・ジェイ アメリカ合衆国イリノイ州パラティン、 ナンバー１、キャリッジ・レーン812 (72)発明者 ベイカー、ジェイムズ・シー アメリカ合衆国イリノイ州ハノーヴァ ー・パーク、オリビア・レーン8091 (56)参考文献 1991電子情報通信学会春季全国大会講 演論文集、分冊２ Ｐ．２−362（1991 −３−15)

Claims (10)

    (57)【特許請求の範囲】
  1. 【請求項１】サンプリング・クロック信号と位相復調さ
    れたデータ信号とがある位相を有するときに、符号間隔
    に等しい周期を持つサンプリング・クロック信号をこの
    位相復調されたデータ信号に同期させる方法であって： ある周期を有する少なくとも第１クロック信号および少
    なくとも第２クロック信号であって、符号間隔の1/2に
    等しい量だけ互いに位相が異なっている信号を生成する
    段階； 前記少なくとも第１および第２クロック信号の位相を、
    位相復調されたデータ信号の位相と比較する段階； 前記比較に応答して、前記位相復調されたデータ信号の
    位相と、前記少なくとも第１および第２クロック信号の
    位相との差を表す少なくとも第１および第２誤差信号を
    作成する段階；および 前記少なくとも２つの誤差信号に応答してサンプリング
    ・クロックを生成する段階； によって構成されることを特徴とする同期方法。
  2. 【請求項２】サンプリング・クロックを生成する前記段
    階が、前記少なくとも２つの誤差信号に応答して、サン
    プリング・クロックの位相をずらす段階をさらに含む、
    ことを特徴とする請求項１記載の同期方法。
  3. 【請求項３】前記少なくとも第１クロック信号および少
    なくとも第２クロック信号生成する段階は、第１の所定
    の符号間隔の分数だけ前記第１クロック信号より遅れる
    第３クロック信号を生成する段階によってさらに構成さ
    れ、前記第１の所定の符号間隔の分数が1/2未満であ
    り、 前記比較する段階は、前記第３クロック信号の位相を前
    記位相復調されたデータ信号の位相と比較する段階によ
    ってさらに構成され、 前記作成する段階は、前記位相復調されたデータ信号の
    位相と前記第３クロック信号の位相との間の差を示す第
    ３誤差信号を作成する段階によってさらに構成され、そ
    して 前記サンプリング・クロックを生成する段階は、前記第
    1,第2,第３誤差信号に応答して前記サンプリング・クロ
    ックを生成する段階によってさらに構成されることを特
    徴とする請求項１記載の同期方法。
  4. 【請求項４】前記少なくとも第１クロック信号および少
    なくとも第２クロック信号を生成する段階は、1/2未満
    である第２の所定の符号間隔の分数だけ前記第１クロッ
    ク信号より進んだ第４クロック信号を生成する段階によ
    ってさらに構成され、 前記比較する段階は、前記第４クロック信号の位相を前
    記位相復調されたデータ信号の位相と比較する段階によ
    ってさらに構成され、 前記作成する段階は、前記位相復調されたデータ信号の
    位相と前記第４クロック信号の位相との間の差を示す第
    ４誤差信号を作成する段階によってさらに構成され、そ
    して 前記サンプリング・クロックを生成する段階は、前記第
    1,第2,および第４誤差信号に応答して前記サンプリング
    ・クロックを生成する段階によってさらに構成されるこ
    とを特徴とする請求項１記載の同期方法。
  5. 【請求項５】１符号間隔を有するサンプリング・クロッ
    ク（139）をデータ信号（ｙ（ｔ））に同期させるサン
    プリング・クロック同期装置（127）であって： 少なくとも第１クロック信号（341）および少なくとも
    第２クロック信号（345）生成する手段（331）であっ
    て、前記符号間隔の1/2に等しい量だけ位相が互いに異
    なっている信号を生成する前記手段；および 前記少なくとも第１および第２クロック信号の位相を、
    前記データ信号の位相と比較する手段（303,305,307,30
    9,311,313,315,317,319,321,323,325）であって、前記
    比較する手段は、前記データ信号の位相と前記少なくと
    も第１および第２クロック信号の位相との差を表す少な
    くとも２つの誤差信号（351,347）を作成する手段から
    さらに構成され、 前記生成する手段は、少なくとも２つの誤差信号に応答
    してサンプリング・クロックを生成する手段、 によってさらに構成されることを特徴とするサンプリン
    グ・クロック同期装置。
  6. 【請求項６】前記生成する手段は、前記少なくとも第１
    クロック信号（341）を導出する第１出力、前記少なく
    とも第２クロック信号（345）を導出する第２出力、前
    記サンプリング・クロック（139）を導出する第３出
    力、および前記少なくとも２つの誤差信号から導かれる
    信号への入力を有するクロック発生回路（331）を含む
    ことを特徴とする請求項５記載のサンプリング・クロッ
    ク同期装置。
  7. 【請求項７】前記生成する手段は、第１の所定の符号間
    隔の分数だけ前記第１クロック信号より遅れる第３クロ
    ック信号（339）のための第４出力から成り、前記第１
    の所定の符号間隔の分数が1/2未満である請求項６記載
    のサンプリング・クロック同期装置。
  8. 【請求項８】前記生成する手段は、1/2未満の第２の所
    定の符号間隔の分数だけ前記第１クロック信号より進む
    第４クロック信号（343）のための第５出力から成る請
    求項７記載のサンプリング・クロック同期装置。
  9. 【請求項９】前記比較する手段に結合された入力を有
    し、前記少なくとも２つの誤差信号に応答して、進め命
    令，遅れ命令，および1/2符号移動命令の１つを出力す
    るサンプリング位相調整回路（327）であって、 前記比較する手段は、 位相復調器（119）からの前記データ信号の出力に結合
    され、かつ前記クロック発生回路の前記第１および第２
    出力に結合されたサンプル・ホールド回路（303,305,30
    7,309）、 前記サンプル・ホールド回路に結合された符号スライサ
    （311,313,315,317）、および 前記符号スライサおよび前記サンプリング位相調整回路
    の前記入力に結合された加算回路（319,321,323,325）
    から構成される、 ことを特徴とする請求項６記載のサンプリング・クロッ
    ク同期装置。
  10. 【請求項１０】アンテナ（105）； 前記アンテナに結合され、受信信号を受信する受信機
    （111）； 前記受信機に結合され、前記受信信号の位相を復調し、
    位相復調された受信信号（ｙ（ｔ））を形成する位相復
    調器（119）； 前記位相復調器に結合されたクロック回復回路（127）
    であって、 第１クロック信号（339）を与える第１出力、第２クロ
    ック信号（341）を与える第２出力、第３クロック信号
    （343）を与える第３出力、第４クロック信号（345）を
    与える第４出力、およびサンプリング・クロック信号
    （139）を与える第５出力を備え、前記第１クロック信
    号は1/2未満の符号間隔だけ前記第２クロック信号の位
    相より進んだ位相を有し、前記第３クロック信号は1/2
    未満の符号間隔だけ前記第２クロック信号の位相より遅
    れた位相を有し、前記第４クロック信号は1/2の符号間
    隔だけ前記第２クロック信号の位相と異なる位相を有す
    るクロック発生回路（331）、 複数のサンプル・ホールド回路（303,305,307,309）で
    あって、それぞれは前記位相復調器からの前記位相復調
    された受信信号の出力に結合されるとともに前記クロッ
    ク発生回路の前記第1,第2,第3,および第４出力のうちの
    対応する出力に結合される前記複数のサンプル・ホール
    ド回路、 複数のスライサ（311,313,315,317）であって、それぞ
    れは前記複数のサンプル・ホールド回路のうちの対応す
    る回路に結合される前記複数のスライサ、 複数の加算器（319,321,323,325）であって、それぞれ
    は前記複数のサンプル・ホールド回路および前記複数の
    スライサ双方の対応するものに結合され、前記複数の加
    算器は前記位相復調された受信信号と前記第1,第2,第3,
    および第４クロック信号との間における位相差に対応す
    る第1,第2,第3,および第４誤差信号を生成する前記複数
    の加算器、および 前記複数の加算器に結合されたサンプリング位相調整回
    路（327）であって、前記第1,第2,第3,および第４誤差
    信号に基づいて前記クロック発生回路の前記第1,第2,第
    3,第４およびサンプリング・クロック信号を調整する前
    記サンプリング位相調整回路、 から構成される前記クロック回復回路；および 前記位相復調器および前記クロック回復回路に結合さ
    れ、前記位相復調された受信信号を前記サンプリング・
    クロック信号でサンプリングする符号スライサ（12
    9）； によって構成されることを特徴とするデジタル無線電話
    装置。
JP51652693A 1992-03-26 1993-01-21 クロック信号を同期させる装置および方法 Expired - Fee Related JP3220715B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US858,246 1977-12-07
US07/858,246 US5259005A (en) 1992-03-26 1992-03-26 Apparatus for and method of synchronizing a clock signal
PCT/US1993/000413 WO1993019548A1 (en) 1992-03-26 1993-01-21 Apparatus for and method of synchronizing a clock signal

Publications (2)

Publication Number Publication Date
JPH06508496A JPH06508496A (ja) 1994-09-22
JP3220715B2 true JP3220715B2 (ja) 2001-10-22

Family

ID=25327852

Family Applications (1)

Application Number Title Priority Date Filing Date
JP51652693A Expired - Fee Related JP3220715B2 (ja) 1992-03-26 1993-01-21 クロック信号を同期させる装置および方法

Country Status (8)

Country Link
US (1) US5259005A (ja)
JP (1) JP3220715B2 (ja)
KR (1) KR0127994B1 (ja)
CA (1) CA2102406C (ja)
CZ (1) CZ285354B6 (ja)
GB (1) GB2271492B (ja)
SG (1) SG46258A1 (ja)
WO (1) WO1993019548A1 (ja)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69318594T2 (de) * 1992-02-24 1998-11-26 Philips Electronics Nv Übertragungssystem mit einem Empfänger mit verbesserten Taktregenerationsmitteln
US5376894A (en) * 1992-12-31 1994-12-27 Pacific Communication Sciences, Inc. Phase estimation and synchronization using a PSK demodulator
JPH06268696A (ja) * 1993-03-10 1994-09-22 Toyo Commun Equip Co Ltd Ａｆｃ回路
GB2277659B (en) * 1993-04-15 1998-01-21 Miles Consultants Limited Transmitting digital signals
US5541961A (en) * 1994-08-15 1996-07-30 At&T Corp. Digitally controlled high resolution hybrid phase synthesizer
GB2294850B (en) * 1994-11-03 1999-01-13 Northern Telecom Ltd Clock extraction circuit
US5590140A (en) * 1994-12-30 1996-12-31 Lucent Technologies Inc. Clock recovery extrapolation
JP2773669B2 (ja) * 1995-03-01 1998-07-09 日本電気株式会社 ディジタルｐｌｌ回路
US5673295A (en) * 1995-04-13 1997-09-30 Synopsis, Incorporated Method and apparatus for generating and synchronizing a plurality of digital signals
KR0174596B1 (ko) * 1995-05-10 1999-04-01 김광호 교환시스템의 망동기제어를 위한 클럭수신회로
US5499273A (en) * 1995-05-11 1996-03-12 Motorola, Inc. Method and apparatus for symbol clock recovery from signal having wide frequency possibilities
GB9516230D0 (en) * 1995-08-08 1995-10-11 Philips Electronics Uk Ltd Method of and apparatus for symbol timing recovery
US5943378A (en) * 1996-08-01 1999-08-24 Motorola, Inc. Digital signal clock recovery
US6349399B1 (en) * 1998-09-03 2002-02-19 Micron Technology, Inc. Method and apparatus for generating expect data from a captured bit pattern, and memory device using same
US6914947B2 (en) * 2001-02-28 2005-07-05 Telefonaktiebolaget L M Ericsson (Publ) Method and apparatus for handling time-drift
US7889823B2 (en) * 2005-03-03 2011-02-15 Seagate Technology Llc Timing recovery in a parallel channel communication system
US10270454B2 (en) * 2016-11-29 2019-04-23 Taiwan Semiconductor Manufacturing Company Ltd. Method and system for clock and data recovery (CDR)
CN111786669B (zh) * 2019-04-04 2023-09-12 智原微电子(苏州)有限公司 用来进行决策反馈均衡器自适应控制的装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4584695A (en) * 1983-11-09 1986-04-22 National Semiconductor Corporation Digital PLL decoder
US4667333A (en) * 1983-12-22 1987-05-19 Motorola, Inc. Automatic clock recovery circuit
JPH0744448B2 (ja) * 1986-03-31 1995-05-15 株式会社東芝 デジタル位相同期ル−プ回路
US4686689A (en) * 1986-07-24 1987-08-11 Graham-Patten Systems, Inc. Phase-locked loop circuit
US4821297A (en) * 1987-11-19 1989-04-11 American Telephone And Telegraph Company, At&T Bell Laboratories Digital phase locked loop clock recovery scheme
US4953185A (en) * 1988-10-05 1990-08-28 Motorola Inc. Clock recovery and hold circuit for digital TDM mobile radio

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
１９９１電子情報通信学会春季全国大会講演論文集、分冊２ Ｐ．２−３６２（１９９１−３−１５）

Also Published As

Publication number Publication date
CZ285354B6 (cs) 1999-07-14
CZ256393A3 (en) 1994-03-16
GB2271492B (en) 1996-03-20
SG46258A1 (en) 1998-02-20
GB9322404D0 (en) 1994-01-26
CA2102406C (en) 1998-11-24
US5259005A (en) 1993-11-02
KR0127994B1 (ko) 1998-04-10
JPH06508496A (ja) 1994-09-22
CA2102406A1 (en) 1993-09-27
GB2271492A (en) 1994-04-13
WO1993019548A1 (en) 1993-09-30

Similar Documents

Publication Publication Date Title
JP3220715B2 (ja) クロック信号を同期させる装置および方法
US5408504A (en) Symbol and frame synchronization in a TDMA system
US5590160A (en) Symbol and frame synchronization in both a TDMA system and a CDMA
JP2003503962A (ja) 同期及び変調タイプの検出
JP2005502278A (ja) 干渉しているデジタル変調された信号についてのパラメータ推定と追跡のためのシステム
JP3116377B2 (ja) クロック回復回路で用いられる位相調整方法および装置
JP2000252971A (ja) 受信装置及び同期方法
JP2003507926A (ja) 潜在的にゲートされているパイロット信号を使用する通信システムでコヒーレント復調する方法および装置
KR20050040399A (ko) 무선 프레임 동기화 방법
JP2912097B2 (ja) 判断指向クロック回復システムを変更するための方法及び装置
EP0558034B1 (en) Digital demodulator for pi/4 - QPSK signals
JP2000032069A (ja) パケット構成方法及びパケット受信器
JP4603564B2 (ja) パルス送信装置、パルス受信装置、パルス伝送方法、及びパルス復調方法
JPS594895B2 (ja) 衛星経由のデジタル伝送の同期方法および装置
CN100571120C (zh) 一种数字通信中的帧同步方法
US6345067B1 (en) Clock regenerating circuit in direct spread spectrum communication system
WO2005112381A1 (ja) 無線通信装置及び復調方法及び周波数偏差補正回路
JP3146715B2 (ja) データ復調装置
JPH0142176B2 (ja)
CN112073354B (zh) 基于fpga的高速移动无线通信系统
JP2003258759A (ja) 伝送信号の復調方法および受信装置並びに信号伝送システム
JP2001345778A (ja) ダイバーシティを用いたｏｆｄｍ受信信号同期装置
JP3146714B2 (ja) ディジタル角度変調波のタイミング同期装置
JPH04286235A (ja) タイミング同期回路
Liu et al. Synchronization scheme in non-coherent demodulator for TDMA digital mobile radio system

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees