JP3213820B2 - 半導体基板上のデバイスの製造中に平行板反応器内で耐火性金属層をエッチングする方法 - Google Patents

半導体基板上のデバイスの製造中に平行板反応器内で耐火性金属層をエッチングする方法

Info

Publication number
JP3213820B2
JP3213820B2 JP12298392A JP12298392A JP3213820B2 JP 3213820 B2 JP3213820 B2 JP 3213820B2 JP 12298392 A JP12298392 A JP 12298392A JP 12298392 A JP12298392 A JP 12298392A JP 3213820 B2 JP3213820 B2 JP 3213820B2
Authority
JP
Japan
Prior art keywords
substrate
etching
semiconductor substrate
metal layer
dielectric
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP12298392A
Other languages
English (en)
Other versions
JPH0629253A (ja
Inventor
リッキー・エル・デイビス
ソハイル・ユウ・アーメド
スリダー・バラクリシュナン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of JPH0629253A publication Critical patent/JPH0629253A/ja
Application granted granted Critical
Publication of JP3213820B2 publication Critical patent/JP3213820B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/32115Planarisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は半導体デバイスの分野に
関するものであり、更に詳しくいえば、タングステン
(W)のような加工しにくい金属のブランケット層をエ
ッチングするために構成されたエッチング法に関するも
のである。
【0002】
【従来の技術】半導体デバイスの製造においては、シリ
コン基板の表面上の誘電体の、下側のデバイス領域へ接
触させることが必要である。これは、接触すべき領域の
上側の誘電体に穴すなわちバイア(接触バイア)をまず
設け、次にその接触バイアに導電性物質を充填すること
により行われる。バイアに導電性物質を充填することに
加えて、デバイスのある領域を他の領域へ電気的に接続
すること、および外部リードへ電気的に接続することが
必要である。それらの要求は、基板の表面上に配線層を
形成することにより満たされる。バイアが設けられてい
る誘電体層の上に導電性物質を付着することにより、配
線層が形成される。それから、その導電層をマスクし、
エッチングして、基板のデバイス領域へ適切な接続を行
うために必要な導電性物質の連続線を残す。それらの線
は相互接続として知られている。
【0003】何種類かの導電性物質を接触バイア充填材
として使用できる。より大きい形状のデバイスにおいて
は、バイアの充填と相互接続の形成は同時に行う。アル
ミニウムを基板全体、バイアの内へも付着させる。次
に、バイアおよび相互接続の上側の区域をフォトレジス
トでマスクして、残りの区域からアルミニウムをエッチ
ングして除去し、アルミニウムを充填されているバイア
の部分及び誘電体層の表面の相互接続を形成された部分
を残す。
【0004】形状がサブミクロンレベルまで小さくな
り、デバイスが基板表面にますます密に形成されるにつ
れて、デバイス領域へ接触させるための穴すなわちバイ
アのアスペクト比(幅に対する深さの比)はしだいに高
くなる。アスペクト比が高いデバイスにおいてはアルミ
ニウム付着単独では適切でないことが判明している。遭
遇する問題にはステップ被覆が貧弱であること、接触の
完全性が貧弱であること、および平面度が適切でないこ
とが含まれる。
【0005】それらの欠点を克服するために、サブミク
ロンの接点を有するデバイスには、接触充填として、ア
ルミニウムの付着およびパターン化の前に、タングステ
ンおよびその他の加工しにくい金属が用いられている。
たとえば、ブランケットタングステン層(タングステン
「膜」)を付着し、その後で、基板の表面から付着され
ているタングステンを除去するためにエッチバックし、
接触穴すなわちバイア内にタングステン膜すなわち栓を
残す。それからアルミニウム層を付着して、充填されて
いる接触バイアを含めて基板表面を被覆する。次に、そ
のアルミニウム膜をパターン化し、エッチングして相互
接続を形成する。
【0006】このタングステン法において遭遇する一つ
の問題は、膜の大半がシリコン基板の表面から除去され
た時に(すなわち、膜が「一掃された」時に)、タング
ステンのエッチング速度が接触穴の中で急激に高くな
る、といういわゆる「マイクロローディング効果」であ
る。この結果として、接触充填材すなわち栓が誘電体の
表面の下へへこんで、時には、エッチングの終わりまで
に完全に除去されることになる。マイクロローディング
効果のために、基板表面の他の全ての部分から金属の大
部分が完全に除去されるようにしながら、一様な接触充
填を行うことが極めて困難である。基板表面における金
属層の厚さの僅かな不均一、またはエッチング作業の不
均一のために、基板表面のある部分における金属の大半
が、他の部分における金属よりも早くエッチングさせら
れる。表面の全ての部分から大部分の金属を完全にエッ
チングするために僅かな過大エッチングが採用されたと
しても、接触穴を充填している金属は、表面のうち、金
属の除去が最初に行われる部分で迅速なエッチングが始
まる。従って、接触穴の充填レベルに極端な不均一が生
じる。金属が最後に除去される部分における接触穴内の
充填物は完全にエッチングされない、すなわち、この部
分における接触穴はタングステンが完全に充填され、バ
ルク金属が早く除去される部分における接触穴内の充填
物は異なる程度にエッチングされる、すなわち、ある接
触穴内の充填物は表面の少し下までエッチングされ、別
の接触穴内の充填物はより深くエッチングされ、更に別
の接触穴内の充填物は完全に除去される。
【0007】六フッ化硫黄(SF6)、酸素(O2)およ
びヘリウム(He)を含む混合ガス中でのタイムドエッ
チングと、SF6、塩素(Cl2)およびHeを含む混合
ガス中での第2のエッチングと、Cl2 とHeを含む混
合ガス中での短いタイムド過剰エッチングとを利用する
3工程ブランケットエッチング法が、本願出願人の所有
する米国特許第4,980,018号に開示されてい
る。この米国特許明細書には、マイクロローディング効
果を打ち消し、タングステンが一様に充填された接点を
残して、ブランケットタングステンを完全にエッチング
する方法が記載されている。
【0008】従来の方法における別の問題は、反応器の
壁と電極に積もった残留物である。残留物の化学的な構
成は、用いるエッチング用ガスと、エッチングされる物
質とに依存する。従来の方法の多くは、炭素を含む、た
とえばCF4,CBrF3,CF3Cl,CF2Cl2 のよ
うなエッチングガスを用いる。従来の方法の多くは六フ
ッ化硫黄(SF6) を用いる。それらのエッチング剤は
炭素汚染源である。従来の方法の多くは六フッ化硫黄
(SF6)を用いる。SF6は残留物に硫黄を含ませる。
そうすると、残留物中の硫黄と、空気中の水分との反応
から、反応器の穴の上にH2Sが生成される。H2Sは刺
激臭を持ち、その刺激臭は人間にとっては不快である。
また、他の不揮発性化合物は、エッチングされる金属に
応じて、残留物の一部を構成することも見出されてい
る。たとえば、従来の方法でチタンをエッチングする
と、チタンの種々の酸化物および水素化合物が電極の上
に生成される。
【0009】硫黄残留物に伴う悪臭に加えて、電極に付
着するどのような残留物もシステムの性能を低下させ
る。したがって、残留物を電極から頻繁にかき落とさな
ければならず、それにより定期的な保守の要求が増大す
る。また、残留物のこの物理的なかき落としのために電
極の寿命が短くなり、装置の維持費用が増大する。
【0010】三フッ化窒素(NF3) を用いるRIE法
でエッチングを行うと不揮発性残留物が残らないことが
気づかれていた。1988年6月25,26の両日に開
かれたV−MIC会議においてスミス(Gregory
C.Smith)により発表された「同じ場所におけ
る付着およびエッチバックによるCVDタングステン接
触栓(CVD Tungsten Contact P
lugs by InSitu Deposition
and Etchback)」においては、タングス
テンのブランケットCVD付着、およびそれに続く、R
IEシステムにおけるNF3 のエッチングが示されてい
る。同様に、J.Vac.Sci.Technol.B
6(5)、9/10月、1988年所載のグリーン
(W.N.Green)他による「NF3/O2によるタ
ングステンのイオン照射強調プラズマエッチング(Io
n−Bombardment−enhanced pl
asma etching of tungsten
with NF3/O2)」においては、表面残留物を避
けるためにRIE条件におけるNF3およびO2のエッチ
ングガスを用いる方法を用いてタングステンをエッチン
グする。しかし、主としてRIEの高い直流バイアスに
よりひき起こされるゲート充電のために、RIEエッチ
ングは他の方法ほどは製造的でないエッチング法であ
る。
【0011】電極から加工しにくい金属を除去するため
のエッチングにおいて遭遇する別の問題は、誘電体層自
体がエッチングされたり、その他の作用で劣化させられ
ることがあることである。遭遇する一つの問題は、エッ
チングにより、タングステン膜の粒子構造が下側の誘電
体表面中に写しこまれる傾向のために、誘電体の表面が
粗くなることである。誘電体表面に起こる別の現象に
は、エッチング後に誘電体表面に残る細長い(高さ約
0.5ミクロン、直径約0.1ミクロン)柱である
「搭」が形成されることが含まれる。それらの搭はおそ
らくはマイクロマスキングにより形成されるものであ
る。頂部にタングステンがない同種の誘電体自体の柱が
形成される時に、「草」効果と呼ばれる類似の効果が起
こる。
【0012】
【発明が解決しようとする課題】必要なものは、マイク
ロローディング効果が生ぜず、余分な工程を付加するこ
となく、方法を複雑にすることがなく、しかも短い時間
でICを大量生産できる加工しにくい金属のエッチバッ
ク法である。エッチング法は反応器電極への残留物の付
着を最少にすることにより、反応器の保守に対する要求
を減ずることも望ましい。
【0013】本発明は、平行板プラズマ反応器内で半導
体基板上の加工しにくいブランケット金属層をマイクロ
ローディング効果が最小となるように一様にエッチバッ
クして接触バイアスを充填する方法を提供するものであ
る。
【0014】
【課題を解決するための手段】エッチングは三つの工程
で行う。第1の工程は、三フッ化窒素(NF3) とアル
ゴン(Ar)ガスを用いるタイムドエッチングである。
この工程は加工しにくい金属の約50〜60%を除去す
る。第2の工程はNF3ガスと、塩素(Cl2)と、Ar
とを用い、終点に達するまで続ける。この第2の工程は
残っている加工しにくい金属のほとんどを半導体基板の
表面から除去する。第3の工程はNF3と、Cl2 と、
Arとのガスを用い、第2の終点に達するまで続ける。
この第3の工程により、残っている加工しにくい金属が
痕跡程度まで半導体デバイスの表面から除去される。
【0015】本発明は加工しにくいブランケット金属層
を一様にエッチングし、その金属が一様に充填されてい
る接触バイアスを残す。すなわち、接触栓は一様であっ
て、栓のくぼみは最小である。NF3/Ar エッチング
剤を用いることにより、反応器の壁と電極に付着する残
留物が大幅に減少する。また、このエッチング法は、従
来のエッチング法において起きていたグラス(gras
s)またはスパイア(spire)の形成により、下側
の誘電体表面を大幅に劣化させるというようなことはな
い。
【0016】本発明のNF3/Ar エッチング法は、数
個の工程を用いるエッチング法において第1の工程とし
て使用することもできる。大部分の金属を除去するため
のNF3/Ar エッチングの後に、エッチング速度を最
適にし、かつ一様にし、残留物付着を減少させるため
に、SF6,Cl2,O2,CF4,CBrF3,CF3
l,CF2Cl2または類似のエッチング剤のような別の
エッチング剤を用いるエッチングが続く。たとえば本発
明の別の実施例においては、タイムドNF3/Arバル
クエッチの後に、終点に達するまでSF6/Cl2/He
を用いる第2のエッチングと、第2の終点に達するまで
のSF6/Cl2/Heを用いる第3のエッチングとが続
く。
【0017】この明細書においては、タングステン
(W)のような加工しにくい金属膜を半導体基板の表面
から一様にエッチングバックして、タングステンにより
一様に充填されている接触穴すなわちバイアスを残す方
法について説明する。以下の説明においては、本発明を
完全に理解するために、特定の厚さのような特定の事項
の詳細を数多く述べる。しかし、そのような詳細なしに
本発明を実施できることが当業者には明らかであろう。
他の場合には、本発明を不必要にあいまいにしないよう
にするために、周知の工程についての詳細な説明は省略
した。
【0018】
【実施例】図1には、本発明を実施する対象である半導
体基板の一部の横断面図が示されている。図1に示すデ
バイスは典型的なMOSトランジスタである。領域20
はソース、領域21はドレイン、領域22はゲート、領
域23はフィールド酸化物である。デバイスの能動部分
に対して接触を行う接触領域20aと21aも示されて
いる。それらの接触領域は、図示のように、ケイ化物で
構成できる。また、ゲート22を高濃度にドープされた
ポリシリコンすなわちケイ化物で構成することができ
る。図1には誘電体層24も示されている。誘電体層2
4はたとえば二酸化シリコン(SiO2)、窒化シリコ
ン(Si34)、 ポリイミドまたは類似の誘電体で構
成できる。更に、誘電体層24は一つまたは複数の誘電
体層を含むことができる。接触領域20aと21aにお
いてデバイス領域20と21へ接触できるようにするた
めに、誘電体層24に形成されたバイアスすなわち接触
穴25も示されている。基板10の表面にはそのような
接触穴が多数あるが、図1,2,5には基板10の小さ
い部分だけが示されている。図1の構造は周知の半導体
製造技術を用いて形成する。
【0019】特定のMOSトランジスタを示している
が、下側の層へ電気的に接触する必要がある任意の種類
のデバイスに対して本発明を実施できることがわかるで
あろう。また、本発明のNF3/Ar エッチバックおよ
びブランケット付着を用いて、二つ以上の誘電体層にわ
たって設けられt接点穴と、局所相互接続線、以前の金
属層または拡散領域のような他の構造を露出させる接触
穴と、ソース20、ドレイン21のようなデバイス領域
を露出させる接触穴を充填することができる。図示され
ているもの以外の接触穴は、図1,図2,図5に示され
ているものよりも深くも、浅くもできる。
【0020】下側の領域20aと21aへ電気的に接触
できるように、接触穴25にタングステンを充填する。
接触穴25の幅と直径は典型的には0.5〜1.5ミク
ロンである。接触穴25があけられている最も上側の誘
電体層のほぼ表面まで、接触穴を充填することが望まし
い。すなわち、接触穴25の中のタングステン接触充填
材すなわち栓は、各接触穴25の領域において図1の誘
電体層24の表面とほぼ同一レベルでなければならな
い。これが図1に破線30で示されている。実際には、
接触充填材は最も上側の誘電体層の表面と完全に同一レ
ベルである必要はなく(すなわち、接触充填材は破線3
0のレベルまで充填する必要はない)、たとえば破線3
0の下側約0.2ミクロンより深くくぼまなければ、方
法とデバイスの面から許容できる。しかし、くぼみが一
貫していると仮定する。すなわち、基板10の全面にわ
たる全ての接触充填材を0.2ミクロン以上くぼませて
はならない。
【0021】図2は下側層31と加工しにくい金属層3
2の付着後の図1のシリコン基板を示す。下側層31と
しては、たとえばチタン、チタンタングステン(Ti
W)、または窒化チタン(TiN)で構成できる。ここ
で説明している実施例においては、下側層31は窒化チ
タンである。下側層31は「付着」層すなわち「接着」
層と呼ばれる。下側層31の厚さは、この実施例では、
約400〜1、000オングストロームの範囲である。
下側層31の典型的な厚さは、TiNの場合は約450
〜900オングストローム、Tiでは約450〜600
オングストローム、TiWでは約450オングストロー
ムである。本発明をタングステンで形成した加工しにく
い金属層32で実施したが、作業パラメータを少し変更
して、他の加工しにくい金属に対して本発明により類似
の結果を得ることができる。タングステン層32の厚さ
は全体として5,000〜20,000オングストロー
ムの範囲であって、ここでの実施例においては約10,
000オングストロームである。
【0022】図2の付着されたタングステン層32は平
らではなく、表面の輪郭に全体的に従う。しかし、接触
穴25が小さく、接触穴25の底への付着と同時に穴2
5の側壁への付着が行われるから、タングステンの付着
は接触穴25における方が基板10の表面におけるより
も速く行われる。この結果として、接触穴25の上のタ
ングステン層32におけるくぼみ35は、接触穴25自
体の寸法よりはるかに小さい。すなわち、くぼみ35は
接触穴25の幅ほど深くはない。
【0023】次にタングステン層32をエッチバックす
る。一般に、タングステン層32の厚さは、付着の一様
性の限度内で、表面のあらゆる点において最初は等し
い。すなわち、誘電体の上表面からタングステン層32
の上表面までのタングステン層32の厚さは、基板10
のあらゆる部においてほぼ等しいが、くぼみ35および
処理作業の小さい変動のために小さい違いはある。した
がって、タングステン層32を一様にエッチングするエ
ッチバック作業が用いられると、基板10の誘電体表面
上のタングステンは基板10のあらゆる部分においてほ
ぼ同時に全体として除去され、除去時には接触穴25内
のタングステンは周囲の最も上の誘電体層とほぼ同一レ
ベルである。
【0024】本発明のこの実施例は、図3に工程50,
51,52として示されている3工程エッチング法を用
いる。以下の説明においては、流量、圧力および電力レ
ベルを含めた数多くの詳細を与える。しかし、それらの
パラメータは変えることができ、しかもその変更は本発
明の範囲に含まれることが当業者には明らかであろう。
【0025】好適な実施例においては、ラム・リサーチ
・コーポレーション(Lam Research Co
rporation)Autotech490のような
市販の単一ウエハー平行板プラズマエッチング装置にお
いてエッチバックを行う。図3の第1工程はNF3 とA
rの混合ガスを用いる。この実施例においては、NF3
の流量は1分間当たり90標準立方センチメートル(S
CCM)であり、Arの流量は約400SCCMであ
る。また、この実施例においては、プロセス圧力は約4
75mTorr、 消費電力は約380Wである。電極間距離
(エッチング装置の陽極と陰極の間の距離)は約0.5
5Cmである。上記パラメータはある範囲内で変えること
ができる。最適な動作パラメータおよび近似的な許容動
作パラメータ範囲を後述の表1に示す。最適値が表の第
1欄に示され、本発明を実施できる近似的な許容動作範
囲を第2欄に示す。第1の工程50は、タングステン層
32の全厚さの50〜60%を除去するためのタイムド
エッチングである。タングステン層32が10,000
オングストロームの厚さに付着されたとすると、第1の
工程50は1分間行って約5,000〜6,000オン
グストロームを除去する。したがって、第1の工程の後
では約4,000〜5,000オングストロームが残
る。実際には、基板の全面にわたって約3%(1シグ
マ)の変動の一様性が工程50において達成されてい
る。
【0026】図3の第2の工程は、この実施例において
は、エッチング装置から基板10を除去することなし
に、第1のエッチング工程50の直後に行う。第2のエ
ッチングにおいて使用する処理ガスはNF3,Cl2,A
rである。この実施例においては、NF3 の流量は約6
0SCCM、Cl2 の流量は約60SCCM、Arの流
量は約250SCCMである。また、この実施例におい
ては、システム圧力は約540mTorr、 消費電力は約3
40Wである。電極間距離は約0.9Cmである。この実
施例における最適な動作パラメータと、近似動作パラメ
ータ範囲を後述の表2に示す。この実施例においては、
第2の工程は残りのタングステン層32を除去するため
のものであるから、終点に達するまで行う。終点は、キ
シニクス(Xinix)1014終点制御器のような市
販の終点検出器を用いて決定される。この第2の工程の
消費電力は第1工程50のそれより少ない。そのために
第2工程51のエッチング速度は第1の工程のエッチン
グ速度より低い。しかし、消費電力が少ないとマイクロ
ローディング効果が小さくなる。実際には、基板の全面
にわたる変動が約1.5%(1シグマ)という一様性が
達成されている。
【0027】通常は、基板10の表面のいくつかの部分
に、下側層31またはタングステン層32が接点間を短
絡されることがある少量の金属が残っている時に、終点
を検出することが可能である。従来の多くの方法におい
ては、検出された終点をこえてエッチングを続行できる
ようにされていた。これは、基板10の領域のうち、金
属層32が除去されている部分にある接触穴内のタング
ステンが、迅速にエッチングされ続けるという欠点があ
る。
【0028】本発明においては、この実施例では、基板
10をエッチング室から出すことなしに、タングステン
を急速にエッチングしないエッチング剤とエッチング法
を用いる第3の短いエッチング(図3の工程52)を、
第2のエッチング工程51の直後に行う。第3の工程3
2は第2の終点に達するまで行う。この第2の終点は信
号の降下でトリガされる。第3の工程で用いるエッチン
グ剤はNF3,Cl2,Arである。この実施例において
は、NF3 の流量は約25SCCM、Cl2 の流量は約
77SCCM、Arの流量は約180SCCMである。
また、システム圧力は約400mTorr、 消費電力は約1
90Wである。電極間距離は約1.0Cmである。この実
施例の最適動作パラメータと動作パラメータ範囲を同様
に後述の表3に示す。
【0029】たとえば、SF6/O2エッチング剤を用い
る従来のエッチング法と比較して、この3工程エッチン
グ法ではマイクロローディング効果は大幅に小さくされ
る。
【0030】本発明の3工程法は、マイクロローディン
グ効果が最小で、電極と反応器の壁への残留物の付着が
最少である。高生産性のエッチング法である。デバイス
方法および装置に対する要求に応じて、本発明の別の実
施例を利用でき、しかも本発明の目的が達成される。下
記の別の実施例は例示のためだけであり、本発明のNF
3 /Ar工程またはNF3/Cl2/Ar工程を単独で、
あるいはそれらの、またはその他の従来のエッチング剤
を用いる一つまたは複数の工程と一緒に用いる別の実施
例を用いて、タングステン層の一部を除去できる。
【0031】図4は本発明の別の実施例を示す。第1の
エッチング工程70はNF3 /Arで行う。このエッチ
ング工程は、タングステン層32の厚さの約50〜60
%を除去するためのタイムドエッチングである。第2の
工程71はSF6/Cl2/Heを用いて、終点に達する
まで行う。第3の工程72はSF6/Cl2/Heを用い
て、第2の終点に達するまで行う。それらのステップ7
0,71,72に対するパラメータを後述の表6,7,
8にそれぞれ示す。この別の実施例の利点は、工程71
と72に対して非常に反復できる終点があることであ
る。しかし、この実施例ではSF6 が完全にない方法よ
りもより多くのポリマーが装置の部分に付着する。
【0032】上記工程70,71,72を行った後では
基板10は図5に示すように見える。今は接触穴25は
充填材40で充たされている。充填材40は、図2の下
側層31と金属層32の形成に用いる材料で構成する。
この明細書で説明する実施例においては、充填材40
は、図5に示すように窒化チタンの薄い層を有するタン
グステンでほとんど形成される。ある接触穴25におい
ては、充填材40は誘電体層24の表面より少しくぼま
せることができる(図5)。一般に、くぼみの深さは、
基板の全面にわたって0.2ミクロンより浅い。すなわ
ち、充填の非常に高い一様性が達成される。
【0033】上記のエッチング法は本発明の好適な実施
例と別の実施例を示すものである。しかし、本発明の目
的を達成するためには、上記工程の全てを実行する必要
はないことが明らかであろう。たとえば、SF6,C
2,O2,CF4,CBrF3,CF3Cl2,CF2Cl2
のようなエッチングガスまたはそれに類似のエッチング
剤を用いるエッチング工程を利用する方法において、タ
ングステン膜の大部分を除去するためにNF3 とArガ
スを利用するエッチング工程を用いることにより、タン
グステン層全体をエッチングするためのエッチング剤と
同じエッチング剤を利用するエッチング法におけるもの
よりも、付着する残渣は少ない。また、接触充填を行う
ためにTi,TiWまたはTiNの下側層およびタング
ステン金属層を用いる方法においては、NF3,Cl2
Heの混合ガスを用いる最後の工程を、表2に示すパラ
メータとともに用いることにより、大部分の金属層を除
去するエッチングにおいて用いたのと同じエッチングガ
スおよび同じパラメータを用いて過大エッチングを行う
従来の技術と比較して、タングステン層の過エッチング
が減少する。
【0034】本発明においては、第1のエッチング工程
50の間にNF3 とArのエッチング剤がタングステン
層32の大部分を一様にエッチングする。第2の工程の
エッチング工程51は、残っているタングステン層32
と、窒化チタン層31とのほとんどをエッチングして、
接触穴25にはタングステンが充填されたままにする。
第3のエッチング工程52は、タングステン層32と、
窒化チタン層31との残っている部分を除去する。この
工程で用いるエッチングガスはTiと、Wの上のTiW
またはTiNを選択的にエッチングする。したがって、
下側のTiN層31は接触充填材を形成しているタング
ステンよりも速くエッチングされて、接触充填材を一層
一様にする。
【0035】以上説明した実施例における全てのエッチ
ング工程は平行板プラズマ反応器の内部で行う。本発明
のNF3 /Arエッチング剤により、反応器の電極に付
着する残留物の量が従来の方法と比較して少ない。以
上、タングステン層を平行板反応器内で一様にエッチン
グする新規なエッチバック技術について説明した。
【図面の簡単な説明】
【図1】接触穴があけられている誘電体層が上に形成さ
れている半導体基板上に形成されているデバイスの断面
図である。
【図2】付着下側層と加工しにくい金属層が上に形成さ
れている図1の構造を示す。
【図3】新規なエッチング技術の好適な実施例における
工程を示す。
【図4】新規なエッチング法の別の実施例における工程
を示す。
【図5】誘電体層の表面から金属層と下側の付着層をエ
ッチバックして、耐火性金属が充填されている接触穴が
残された後の図2の構造を示す。
【符号の説明】
10 基板 20,24 誘電体層 25 接触穴
───────────────────────────────────────────────────── フロントページの続き (72)発明者 スリダー・バラクリシュナン アメリカ合衆国 97225 オレゴン州・ ポートランド・サウスウェスト バーン ズ ロード・7400 (56)参考文献 特開 平2−79428(JP,A) 特開 平3−222417(JP,A) 特表 平2−503614(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 21/3065 H01L 21/3205

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項1】 半導体基板上のデバイスの製造におい
    て、平行板反応器内で、加工しにくい金属層を、マイク
    ロローディング効果が減少するようにしてエッチングす
    る方法であって、 加工しにくい金属層を有する半導体基板を供給する工程
    と、50〜150SCCMの範囲のNF 3 と、300〜50
    0SCCMの範囲の不活性ガスとを含む混合物中で、3
    25〜425ワットの範囲の電力で、350〜600m
    Torrの範囲の圧力において発生されるプラズマに、
    前記半導体基板を曝す工程とを備えることを特徴とす
    る、エッチング方法
  2. 【請求項2】 半導体基板上のデバイスの製造におい
    て、平行板反応器内で、加工しにくい金属層およびそれ
    の下側に配置されている付着層をエッチングする方法で
    あって前記 加工しにくい金属層およびそれの下側に配置されて
    いる付着金属層を有する半導体基板を供給する工程と、 NF3 と第1の不活性ガスを含む第1の混合物の流れ
    生成される第1のプラズマに、前記半導体基板を曝す
    程と、 NF3と、Cl2と、第2の不活性ガスとを含む第2の混
    合物の流れに生成される第2のプラズマに、前記半導体
    基板を曝す工程と、 NF3と、Cl2と、第3の不活性ガスとを含む第3の混
    合物の流れに生成される第3のプラズマに、前記半導体
    基板を曝す工程とを備えることを特徴とするエッチン
    グ方法。
  3. 【請求項3】 基板上に形成された誘電体に開けられて
    前記誘電体の下の領域を露出させる穴に対して、充填を
    行う方法であって前記 誘電体が形成されている前記基板を供給する工程
    と、 前記誘電体および露出させられた前記下の領域に、それ
    らを覆い且つ前記穴を満たすよう、加工しにくい金属層
    を付着させる工程と、 平行板反応器内において、50〜150SCCMの範囲
    のNF 3 と、300〜500SCCMの範囲の不活性ガ
    スとを含む混合物中で、325〜425ワット の範囲の
    電力で、350〜600mTorrの範囲の圧力におい
    て発生されるプラズマに、前記半導体基板を曝すことに
    よって、前記誘電体を覆う前記加工しにくい金属に対し
    てエッチングを行う工程とを備えることを特徴とする、
    充填を行う方法。
  4. 【請求項4】 基板上に形成された誘電体に開けられて
    前記誘電体の下の領域を露出させる穴に対して、充填を
    行う方法であって前記 誘電体が形成されている前記基板を供給する工程
    と、 前記誘電体および露出させられた前記下の領域に、それ
    らを覆うように付着層を付着させる工程と、 前記付着層覆い且つ前記穴を満たすよう、加工しにく
    い金属層を付着させる工程と、 平行板反応器内において、 NF3 と第1の不活性ガスを含む第1の混合物の流れ
    生成される第1のプラズマに、前記半導体基板を曝し、 NF3と、Cl2と、第2の不活性ガスとを含む第2の混
    合物の流れに生成される第2のプラズマに、前記半導体
    基板を曝し、 NF3と、Cl2と、第3の不活性ガスとを含む第3の混
    合物の流れに生成される第2のプラズマに、前記半導体
    基板を曝すことによって、前記加工しにくい金属および
    前記誘電体上の付着層をエッチングする工程とを備える
    ことを特徴とする、充填を行う方法。
  5. 【請求項5】 半導体基板上のデバイスの製造におい
    て、平行板反応器内で、加工しにくい金属層およびそれ
    の下側に配置されている付着金属層をエッチングする方
    法であって前記 加工しにくい金属層とこの金属層の下側に配置され
    ている前記付着金属層とを有する半導体基板を供給する
    工程と、平行板反応器内において 、 NF3 と第1の不活性ガスを含む第1の混合物の流れ
    生成される第1のプラズマに、前記半導体基板を曝し、 NF3と、Cl2と、第2の不活性ガスとを含む第2の混
    合物の流れに生成される第2のプラズマに、前記半導体
    基板を曝し、 NF3と、Cl2と、第3の不活性ガスとを含む第3の混
    合物の流れに生成される第2のプラズマに、前記半導体
    基板を曝すことによって、前記加工しにくい金属層およ
    び前記誘電体上の前記付着金属層をエッチングする工程
    とを備えることを特徴とする、エッチング方法。
JP12298392A 1991-04-17 1992-04-17 半導体基板上のデバイスの製造中に平行板反応器内で耐火性金属層をエッチングする方法 Expired - Lifetime JP3213820B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/686,683 US5164330A (en) 1991-04-17 1991-04-17 Etchback process for tungsten utilizing a NF3/AR chemistry
US686,683 1991-04-17

Publications (2)

Publication Number Publication Date
JPH0629253A JPH0629253A (ja) 1994-02-04
JP3213820B2 true JP3213820B2 (ja) 2001-10-02

Family

ID=24757304

Family Applications (1)

Application Number Title Priority Date Filing Date
JP12298392A Expired - Lifetime JP3213820B2 (ja) 1991-04-17 1992-04-17 半導体基板上のデバイスの製造中に平行板反応器内で耐火性金属層をエッチングする方法

Country Status (2)

Country Link
US (1) US5164330A (ja)
JP (1) JP3213820B2 (ja)

Families Citing this family (78)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5417934A (en) * 1988-06-04 1995-05-23 Boc Limited Dry exhaust gas conditioning
JPH04257227A (ja) * 1991-02-08 1992-09-11 Sony Corp 配線形成方法
US5387550A (en) * 1992-02-07 1995-02-07 Micron Technology, Inc. Method for making a fillet for integrated circuit metal plug
DE69213928T2 (de) * 1992-05-27 1997-03-13 Sgs Thomson Microelectronics Verdrahtung auf Wolfram-Plomben
US6355553B1 (en) * 1992-07-21 2002-03-12 Sony Corporation Method of forming a metal plug in a contact hole
US5663098A (en) * 1992-10-08 1997-09-02 Sandia Corporation Method for deposition of a conductor in integrated circuits
JP3179212B2 (ja) * 1992-10-27 2001-06-25 日本電気株式会社 半導体装置の製造方法
US5338702A (en) * 1993-01-27 1994-08-16 International Business Machines Corporation Method for fabricating tungsten local interconnections in high density CMOS
JP3326698B2 (ja) * 1993-03-19 2002-09-24 富士通株式会社 集積回路装置の製造方法
US5286675A (en) * 1993-04-14 1994-02-15 Industrial Technology Research Institute Blanket tungsten etchback process using disposable spin-on-glass
US5585308A (en) * 1993-12-23 1996-12-17 Sgs-Thomson Microelectronics, Inc. Method for improved pre-metal planarization
US5599739A (en) * 1994-12-30 1997-02-04 Lucent Technologies Inc. Barrier layer treatments for tungsten plug
US5489552A (en) * 1994-12-30 1996-02-06 At&T Corp. Multiple layer tungsten deposition process
US5554254A (en) * 1995-03-16 1996-09-10 Taiwan Semiconductor Manufacturing Company Post contact layer etch back process which prevents precipitate formation
US5521121A (en) * 1995-04-03 1996-05-28 Taiwan Semiconductor Manufacturing Company Oxygen plasma etch process post contact layer etch back
US5554563A (en) * 1995-04-04 1996-09-10 Taiwan Semiconductor Manufacturing Company In situ hot bake treatment that prevents precipitate formation after a contact layer etch back step
US5702567A (en) * 1995-06-01 1997-12-30 Kabushiki Kaisha Toshiba Plurality of photolithographic alignment marks with shape, size and spacing based on circuit pattern features
JPH09116015A (ja) * 1995-09-15 1997-05-02 Korea Electron Telecommun 接触ホール埋立方法
JPH0982687A (ja) * 1995-09-19 1997-03-28 Mitsubishi Electric Corp 半導体装置の製造方法
JP2996159B2 (ja) * 1995-10-26 1999-12-27 ヤマハ株式会社 ドライエッチング方法
GB2307341B (en) * 1995-11-15 2000-06-14 Hyundai Electronics Ind Method of forming a tungsten plug of a semiconductor device
US6066555A (en) * 1995-12-22 2000-05-23 Cypress Semiconductor Corporation Method for eliminating lateral spacer erosion on enclosed contact topographies during RF sputter cleaning
US7067442B1 (en) 1995-12-26 2006-06-27 Micron Technology, Inc. Method to avoid threshold voltage shift in thicker dielectric films
US6462394B1 (en) 1995-12-26 2002-10-08 Micron Technology, Inc. Device configured to avoid threshold voltage shift in a dielectric film
US6406998B1 (en) * 1996-02-05 2002-06-18 Micron Technology, Inc. Formation of silicided contact by ion implantation
JP3897372B2 (ja) * 1996-03-01 2007-03-22 芝浦メカトロニクス株式会社 金属膜のエッチング方法
US5709772A (en) 1996-03-29 1998-01-20 Applied Materials, Inc. Non-plasma halogenated gas flow to prevent metal residues
US5693561A (en) * 1996-05-14 1997-12-02 Lucent Technologies Inc. Method of integrated circuit fabrication including a step of depositing tungsten
US5866483A (en) * 1997-04-04 1999-02-02 Applied Materials, Inc. Method for anisotropically etching tungsten using SF6, CHF3, and N2
US5915202A (en) * 1997-05-15 1999-06-22 Taiwan Semiconductor Manufacturing Company, Ltd. Blanket etching process for formation of tungsten plugs
US6379575B1 (en) 1997-10-21 2002-04-30 Applied Materials, Inc. Treatment of etching chambers using activated cleaning gas
US6322714B1 (en) 1997-11-12 2001-11-27 Applied Materials Inc. Process for etching silicon-containing material on substrates
US6136211A (en) 1997-11-12 2000-10-24 Applied Materials, Inc. Self-cleaning etch process
US6797188B1 (en) 1997-11-12 2004-09-28 Meihua Shen Self-cleaning process for etching silicon-containing material
US6872322B1 (en) 1997-11-12 2005-03-29 Applied Materials, Inc. Multiple stage process for cleaning process chambers
US6025271A (en) * 1997-12-08 2000-02-15 Micron Technology, Inc. Method of removing surface defects or other recesses during the formation of a semiconductor device
KR100295639B1 (ko) * 1998-01-14 2001-08-07 김영환 플러그형성방법
US6067999A (en) * 1998-04-23 2000-05-30 International Business Machines Corporation Method for deposition tool cleaning
US6180484B1 (en) * 1998-08-26 2001-01-30 United Microelectronics Corp. Chemical plasma treatment for rounding tungsten surface spires
US6037263A (en) * 1998-11-05 2000-03-14 Vanguard International Semiconductor Corporation Plasma enhanced CVD deposition of tungsten and tungsten compounds
KR100881472B1 (ko) * 1999-02-04 2009-02-05 어플라이드 머티어리얼스, 인코포레이티드 소정 기판 상에 놓여져 있는 패턴화된 마스크 표면 위로 적층 구조물을 증착하기 위한 방법
JP2000252259A (ja) * 1999-02-25 2000-09-14 Sony Corp ドライエッチング方法及び半導体装置の製造方法
US6156642A (en) * 1999-03-23 2000-12-05 United Microelectronics Corp. Method of fabricating a dual damascene structure in an integrated circuit
TW519722B (en) * 1999-04-07 2003-02-01 Taiwan Semiconductor Mfg Method for producing metal plug
FR2796492B1 (fr) * 1999-07-13 2005-05-20 Ibm Methode amelioree pour graver les materiaux tin et sio2 a la meme vitesse
US6433429B1 (en) 1999-09-01 2002-08-13 International Business Machines Corporation Copper conductive line with redundant liner and method of making
US6218271B1 (en) * 1999-10-08 2001-04-17 United Microelectronics Corp. Method of forming a landing pad on the drain and source of a MOS transistor
US6527968B1 (en) * 2000-03-27 2003-03-04 Applied Materials Inc. Two-stage self-cleaning silicon etch process
US6391790B1 (en) 2000-05-22 2002-05-21 Applied Materials, Inc. Method and apparatus for etching photomasks
US7115523B2 (en) * 2000-05-22 2006-10-03 Applied Materials, Inc. Method and apparatus for etching photomasks
US6905800B1 (en) 2000-11-21 2005-06-14 Stephen Yuen Etching a substrate in a process zone
US6852242B2 (en) 2001-02-23 2005-02-08 Zhi-Wen Sun Cleaning of multicompositional etchant residues
CN1310293C (zh) * 2001-04-19 2007-04-11 东京毅力科创株式会社 干蚀刻方法
US7183201B2 (en) * 2001-07-23 2007-02-27 Applied Materials, Inc. Selective etching of organosilicate films over silicon oxide stop etch layers
US20030092280A1 (en) * 2001-11-09 2003-05-15 Applied Materials, Inc. Method for etching tungsten using NF3 and Cl2
KR20040012451A (ko) * 2002-05-14 2004-02-11 어플라이드 머티어리얼스, 인코포레이티드 포토리소그래픽 레티클을 에칭하는 방법
US7160813B1 (en) * 2002-11-12 2007-01-09 Novellus Systems, Inc. Etch back process approach in dual source plasma reactors
US8293430B2 (en) * 2005-01-27 2012-10-23 Applied Materials, Inc. Method for etching a molybdenum layer suitable for photomask fabrication
WO2006126520A1 (ja) * 2005-05-24 2006-11-30 Matsushita Electric Industrial Co., Ltd. ドライエッチング方法、微細構造形成方法、モールド及びその製造方法
US20070049017A1 (en) * 2005-08-29 2007-03-01 Chao-Ching Hsieh Plug fabricating method for dielectric layer
WO2007094087A1 (ja) * 2006-02-13 2007-08-23 Matsushita Electric Industrial Co., Ltd. ドライエッチング方法、微細構造形成方法、モールド及びその製造方法
US8118946B2 (en) 2007-11-30 2012-02-21 Wesley George Lau Cleaning process residues from substrate processing chamber components
US20100144140A1 (en) * 2008-12-10 2010-06-10 Novellus Systems, Inc. Methods for depositing tungsten films having low resistivity for gapfill applications
US8129270B1 (en) * 2008-12-10 2012-03-06 Novellus Systems, Inc. Method for depositing tungsten film having low resistivity, low roughness and high reflectivity
US8153520B1 (en) 2009-08-03 2012-04-10 Novellus Systems, Inc. Thinning tungsten layer after through silicon via filling
US8124531B2 (en) 2009-08-04 2012-02-28 Novellus Systems, Inc. Depositing tungsten into high aspect ratio features
US9034768B2 (en) 2010-07-09 2015-05-19 Novellus Systems, Inc. Depositing tungsten into high aspect ratio features
US10256142B2 (en) 2009-08-04 2019-04-09 Novellus Systems, Inc. Tungsten feature fill with nucleation inhibition
US8119527B1 (en) 2009-08-04 2012-02-21 Novellus Systems, Inc. Depositing tungsten into high aspect ratio features
US9548228B2 (en) 2009-08-04 2017-01-17 Lam Research Corporation Void free tungsten fill in different sized features
CN104272441A (zh) 2012-03-27 2015-01-07 诺发系统公司 钨特征填充
US9082826B2 (en) 2013-05-24 2015-07-14 Lam Research Corporation Methods and apparatuses for void-free tungsten fill in three-dimensional semiconductor features
US9484401B2 (en) * 2014-11-24 2016-11-01 International Business Machines Corporation Capacitance reduction for advanced technology nodes
US9972504B2 (en) 2015-08-07 2018-05-15 Lam Research Corporation Atomic layer etching of tungsten for enhanced tungsten deposition fill
US9978610B2 (en) 2015-08-21 2018-05-22 Lam Research Corporation Pulsing RF power in etch process to enhance tungsten gapfill performance
CN108028277B (zh) * 2015-09-25 2021-12-21 英特尔公司 具有增大的接触面积的半导体器件接触
WO2017106089A1 (en) * 2015-12-18 2017-06-22 Applied Materials, Inc. Cleaning method
US10566211B2 (en) 2016-08-30 2020-02-18 Lam Research Corporation Continuous and pulsed RF plasma for etching metals

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4713141A (en) * 1986-09-22 1987-12-15 Intel Corporation Anisotropic plasma etching of tungsten
US5063175A (en) * 1986-09-30 1991-11-05 North American Philips Corp., Signetics Division Method for manufacturing a planar electrical interconnection utilizing isotropic deposition of conductive material
US4966865A (en) * 1987-02-05 1990-10-30 Texas Instruments Incorporated Method for planarization of a semiconductor device prior to metallization
US4884123A (en) * 1987-02-19 1989-11-28 Advanced Micro Devices, Inc. Contact plug and interconnect employing a barrier lining and a backfilled conductor material
US4994410A (en) * 1988-04-04 1991-02-19 Motorola, Inc. Method for device metallization by forming a contact plug and interconnect using a silicide/nitride process
FR2630588A1 (fr) * 1988-04-22 1989-10-27 Philips Nv Procede pour realiser une configuration d'interconnexion sur un dispositif semiconducteur notamment un circuit a densite d'integration elevee
US4997789A (en) * 1988-10-31 1991-03-05 Texas Instruments Incorporated Aluminum contact etch mask and etchstop for tungsten etchback
US5035768A (en) * 1989-11-14 1991-07-30 Intel Corporation Novel etch back process for tungsten contact/via filling
US4980018A (en) * 1989-11-14 1990-12-25 Intel Corporation Plasma etching process for refractory metal vias

Also Published As

Publication number Publication date
JPH0629253A (ja) 1994-02-04
US5164330A (en) 1992-11-17

Similar Documents

Publication Publication Date Title
JP3213820B2 (ja) 半導体基板上のデバイスの製造中に平行板反応器内で耐火性金属層をエッチングする方法
US6583065B1 (en) Sidewall polymer forming gas additives for etching processes
US4980018A (en) Plasma etching process for refractory metal vias
US6089183A (en) Dry etching method, chemical vapor deposition method, and apparatus for processing semiconductor substrate
US5035768A (en) Novel etch back process for tungsten contact/via filling
US6579806B2 (en) Method of etching tungsten or tungsten nitride in semiconductor structures
US5958801A (en) Anisotropic etch method
JPH04350932A (ja) ドライエッチング方法
KR20030022361A (ko) 티타늄 질화물 에칭방법
KR100493486B1 (ko) 개선된 전도층 엣칭방법 및 장치
KR100460238B1 (ko) 질화 실리콘막의 제거 방법
JP2994374B2 (ja) トレンチ内のカラ―酸化物の形成方法
US5167760A (en) Etchback process for tungsten contact/via filling
US6472329B1 (en) Etching aluminum over refractory metal with successive plasmas
JP3371179B2 (ja) 配線形成方法
JP3696655B2 (ja) 配線形成方法
KR19990011466A (ko) 반도체소자의 제조를 위한 건식식각방법
JPH09321024A (ja) 半導体装置の製造方法
KR100777925B1 (ko) 금속 배선 형성 방법
JP3764858B2 (ja) Fsg膜のエッチング方法
KR100336837B1 (ko) 반도체 장치에 있어서 텅스텐 플러그를 형성하는 방법
KR100520140B1 (ko) 반도체소자의캐패시터제조방법
JPH0744173B2 (ja) シリサイド、多結晶シリコン及びポリサイドのエッチング方法
JP3028306B2 (ja) 半導体素子の多層膜の乾式エッチング方法
KR100223760B1 (ko) 반도체 장치의 콘택홀 형성 방법

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080727

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090727

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100727

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110727

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110727

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120727

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120727

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120727

Year of fee payment: 11

EXPY Cancellation because of completion of term
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120727

Year of fee payment: 11