JP3212939B2 - Ｍｐｅｇ２システムにおけるｐｌｌ回路の評価方法 - Google Patents
Ｍｐｅｇ２システムにおけるｐｌｌ回路の評価方法Info
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- JP3212939B2 JP3212939B2 JP8368698A JP8368698A JP3212939B2 JP 3212939 B2 JP3212939 B2 JP 3212939B2 JP 8368698 A JP8368698 A JP 8368698A JP 8368698 A JP8368698 A JP 8368698A JP 3212939 B2 JP3212939 B2 JP 3212939B2
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Description
【０００１】
【発明の属する技術分野】本発明はＭＰＥＧ２システム
におけるＰＬＬ回路の評価方法に関し、特にＡＴＭ回線
を経由して伝送されたＭＰＥＧ２信号の再生にあたり、
受信側で再生速度を補正する回路であるＰＬＬ回路にお
いて、再生速度の補正値を数値で求められるようにする
ことでＰＬＬ回路の評価精度を向上させるＭＰＥＧ２シ
ステムにおけるＰＬＬ回路の評価方法に関する。
におけるＰＬＬ回路の評価方法に関し、特にＡＴＭ回線
を経由して伝送されたＭＰＥＧ２信号の再生にあたり、
受信側で再生速度を補正する回路であるＰＬＬ回路にお
いて、再生速度の補正値を数値で求められるようにする
ことでＰＬＬ回路の評価精度を向上させるＭＰＥＧ２シ
ステムにおけるＰＬＬ回路の評価方法に関する。
【０００２】
【従来の技術】従来のＭＰＥＧ２システムにおけるＭＰ
ＥＧ２の送受信において、ＭＰＥＧ２信号がＡＴＭ回線
を経由した場合、ＡＴＭ回線の特性上、送信したＭＰＥ
Ｇ２信号が受信側に不規則にずれて到着するジッタを含
むため、受信側で再生した画像が乱れる。
ＥＧ２の送受信において、ＭＰＥＧ２信号がＡＴＭ回線
を経由した場合、ＡＴＭ回線の特性上、送信したＭＰＥ
Ｇ２信号が受信側に不規則にずれて到着するジッタを含
むため、受信側で再生した画像が乱れる。
【０００３】従って、一般的には再生画像が乱れるのを
防ぐために、ＭＰＥＧ２信号に付加される送信側の時計
の時刻（ＰＣＲ）と受信側でＭＰＥＧ２信号を受けた時
刻（ＳＴＣ）を比較してＰＣＲとＳＴＣを一致させるよ
うに受信側の時計の速度を補正する回路を受信側に設け
る。
防ぐために、ＭＰＥＧ２信号に付加される送信側の時計
の時刻（ＰＣＲ）と受信側でＭＰＥＧ２信号を受けた時
刻（ＳＴＣ）を比較してＰＣＲとＳＴＣを一致させるよ
うに受信側の時計の速度を補正する回路を受信側に設け
る。
【０００４】受信側の時計の速度を補正する回路として
は、ローパスフィルタや電圧制御発振器で構成するＰＬ
Ｌ回路があり、再生画像を乱れないようにするためには
ジッタを小さくするように受信側の時計の速度を補正
し、補正はゆるやかに変化し、ばらつきのない値にする
必要がある。
は、ローパスフィルタや電圧制御発振器で構成するＰＬ
Ｌ回路があり、再生画像を乱れないようにするためには
ジッタを小さくするように受信側の時計の速度を補正
し、補正はゆるやかに変化し、ばらつきのない値にする
必要がある。
【０００５】図２は従来のＭＰＥＧ２システムにおける
ＰＬＬ回路を示すブロック図である。
ＰＬＬ回路を示すブロック図である。
【０００６】図２を参照すると、ＰＬＬ回路はハードウ
ェアで構成されるハードウェア構成部４とソフトウェア
で構成されるソフトウェア構成部５からなる。ハードウ
ェア構成部４はＰＣＲ（送信時刻）読み込み装置４１
と、ＳＴＣ（受信時刻）読み込み装置４２と、デジタル
アナログ変換器（ＤＡＣ）４３と、電圧制御発振器（Ｖ
ＣＸＯ）４４とを含む。又、ソフトウェア構成部５はロ
ーパスフィルタ（低域通過フィルタ）３１を含む。
ェアで構成されるハードウェア構成部４とソフトウェア
で構成されるソフトウェア構成部５からなる。ハードウ
ェア構成部４はＰＣＲ（送信時刻）読み込み装置４１
と、ＳＴＣ（受信時刻）読み込み装置４２と、デジタル
アナログ変換器（ＤＡＣ）４３と、電圧制御発振器（Ｖ
ＣＸＯ）４４とを含む。又、ソフトウェア構成部５はロ
ーパスフィルタ（低域通過フィルタ）３１を含む。
【０００７】
【発明が解決しようとする課題】上述した従来のＭＰＥ
Ｇ２システムにおけるＰＬＬ回路の評価方法は、第１の
問題点は、ＰＬＬ回路では速度補正値を測定し、評価す
るのが困難で、評価する方法としては、受信側で再生し
た画像を見て確認するだけであった。
Ｇ２システムにおけるＰＬＬ回路の評価方法は、第１の
問題点は、ＰＬＬ回路では速度補正値を測定し、評価す
るのが困難で、評価する方法としては、受信側で再生し
た画像を見て確認するだけであった。
【０００８】その理由は、時計の速度を補正する回路と
して、ローパスフィルタや電圧制御発振器からなるＰＬ
Ｌ回路で構成されているからである。
して、ローパスフィルタや電圧制御発振器からなるＰＬ
Ｌ回路で構成されているからである。
【０００９】本発明の目的は、受信側で再生速度を補正
する回路であるＰＬＬ回路において、再生速度の補正値
を数値で求められるようにすることでＰＬＬ回路の評価
精度を向上させるＭＰＥＧ２システムにおけるＰＬＬ回
路の評価方法を提供することにある。
する回路であるＰＬＬ回路において、再生速度の補正値
を数値で求められるようにすることでＰＬＬ回路の評価
精度を向上させるＭＰＥＧ２システムにおけるＰＬＬ回
路の評価方法を提供することにある。
【００１０】
【課題を解決するための手段】本発明のＭＰＥＧ２シス
テムにおけるＰＬＬ回路の評価方法は、疑似評価ルーチ
ンのＰＣＲ生成処理ではＰＣＲを前回のＰＣＲに一定間
隔分の時間を加え生成し、ジッタ発生処理はジッタは正
規分布乱数を用いジッタを擬似的に発生させ、ＳＴＣ生
成処理ではＳＴＣを前回のＳＴＣに前回のＳＴＣの増加
分の時間と速度補正値生成処理の出力値である速度補正
値とジッタ発生処理の出力値を加算し生成し、ローパス
フィルタ処理へＰＣＲ生成処理の出力値であるＰＣＲと
ＳＴＣ生成処理の出力値であるＳＴＣが入力され、ＰＣ
ＲとＳＴＣとの差分値を以前求めた差分値とばらつきが
ないように補正し、本出力値が速度補正値生成処理で入
力され、値を累積し、本累積した値に電圧制御発振器の
特性値を乗じて速度補正値を生成し、本速度補正値は次
回のＳＴＣ生成処理の入力とすると共に評価用の数値と
してファイルへ出力するように構成されている。
テムにおけるＰＬＬ回路の評価方法は、疑似評価ルーチ
ンのＰＣＲ生成処理ではＰＣＲを前回のＰＣＲに一定間
隔分の時間を加え生成し、ジッタ発生処理はジッタは正
規分布乱数を用いジッタを擬似的に発生させ、ＳＴＣ生
成処理ではＳＴＣを前回のＳＴＣに前回のＳＴＣの増加
分の時間と速度補正値生成処理の出力値である速度補正
値とジッタ発生処理の出力値を加算し生成し、ローパス
フィルタ処理へＰＣＲ生成処理の出力値であるＰＣＲと
ＳＴＣ生成処理の出力値であるＳＴＣが入力され、ＰＣ
ＲとＳＴＣとの差分値を以前求めた差分値とばらつきが
ないように補正し、本出力値が速度補正値生成処理で入
力され、値を累積し、本累積した値に電圧制御発振器の
特性値を乗じて速度補正値を生成し、本速度補正値は次
回のＳＴＣ生成処理の入力とすると共に評価用の数値と
してファイルへ出力するように構成されている。
【００１１】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１２】図１は本発明のＭＰＥＧ２システムにおけ
るＰＬＬ回路の評価方法の一実施の形態を示すブロック
図である。
るＰＬＬ回路の評価方法の一実施の形態を示すブロック
図である。
【００１３】図１を参照すると、図１は図２に示す実際
のＰＬＬ回路をソフトウェアで疑似化したプログラムで
ある。ＭＰＥＧ２信号を再生する速度の補正値である速
度補正値は実際のＰＬＬ回路では計測できなかったが、
図２のデジタルアナログ変換器４３と電圧制御発振器４
４を図１のソフトウェアで速度補正値生成処理２４に疑
似化することにより速度補正値を数値で求めることを可
能にする。
のＰＬＬ回路をソフトウェアで疑似化したプログラムで
ある。ＭＰＥＧ２信号を再生する速度の補正値である速
度補正値は実際のＰＬＬ回路では計測できなかったが、
図２のデジタルアナログ変換器４３と電圧制御発振器４
４を図１のソフトウェアで速度補正値生成処理２４に疑
似化することにより速度補正値を数値で求めることを可
能にする。
【００１４】図２を参照すると、ＰＬＬ回路はハードウ
ェアで構成されるハードウェア構成部４とソフトウェア
で構成されるソフトウェア構成部５からなる。ハードウ
ェア構成部４はＰＣＲ（送信時刻）読み込み装置４１
と、ＳＴＣ（受信時刻）読み込み装置４２と、デジタル
アナログ変換器（ＤＡＣ）４３と、電圧制御発振器（Ｖ
ＣＸＯ）４４とを含む。又、ソフトウェア構成部５はロ
ーパスフィルタ（低域通過フィルタ）３１を含む。
ェアで構成されるハードウェア構成部４とソフトウェア
で構成されるソフトウェア構成部５からなる。ハードウ
ェア構成部４はＰＣＲ（送信時刻）読み込み装置４１
と、ＳＴＣ（受信時刻）読み込み装置４２と、デジタル
アナログ変換器（ＤＡＣ）４３と、電圧制御発振器（Ｖ
ＣＸＯ）４４とを含む。又、ソフトウェア構成部５はロ
ーパスフィルタ（低域通過フィルタ）３１を含む。
【００１５】図１を参照すると、本実施の形態は、図２
のＰＬＬ回路をソフトウェアで疑似化した疑似評価モジ
ュール１である。疑似評価モジュール１は図２のハード
ウェア構成部４を疑似化した疑似評価ルーチン２と、図
２のソフトウェア構成部５であるフィルタルーチン３と
を含む。
のＰＬＬ回路をソフトウェアで疑似化した疑似評価モジ
ュール１である。疑似評価モジュール１は図２のハード
ウェア構成部４を疑似化した疑似評価ルーチン２と、図
２のソフトウェア構成部５であるフィルタルーチン３と
を含む。
【００１６】疑似評価ルーチン２はＰＣＲ生成処理２
１、ジッタ発生処理２２、ＳＴＣ生成処理２３、速度補
正値生成処理２４を備えている。
１、ジッタ発生処理２２、ＳＴＣ生成処理２３、速度補
正値生成処理２４を備えている。
【００１７】ＰＣＲ生成処理２１は図２のＰＣＲ（送信
時刻）読み込み装置４１に相当し、送信側でＭＰＥＧ２
信号に一定時間間隔で付加される送信側の時計の時刻で
あるＰＣＲを生成する。
時刻）読み込み装置４１に相当し、送信側でＭＰＥＧ２
信号に一定時間間隔で付加される送信側の時計の時刻で
あるＰＣＲを生成する。
【００１８】ジッタ発生処理２２ではＡＴＭ回線を伝送
することによる送信時刻のずれであるジッタを擬似的に
発生させる。
することによる送信時刻のずれであるジッタを擬似的に
発生させる。
【００１９】ＳＴＣ生成処理２３は図２のＳＴＣ（受信
時刻）読み込み装置４２に相当し、受信側でＭＰＥＧ２
信号を受けた時刻であるＳＴＣを生成する。
時刻）読み込み装置４２に相当し、受信側でＭＰＥＧ２
信号を受けた時刻であるＳＴＣを生成する。
【００２０】速度補正値生成処理２４は図２のデジタル
アナログ変換器（ＤＡＣ）４３と、電圧制御発振器（Ｖ
ＣＸＯ）４４に相当し、ＳＴＣ生成処理２３でＳＴＣの
生成する速度の補正値、すなわち受信側で再生する速度
の補正値を求める。
アナログ変換器（ＤＡＣ）４３と、電圧制御発振器（Ｖ
ＣＸＯ）４４に相当し、ＳＴＣ生成処理２３でＳＴＣの
生成する速度の補正値、すなわち受信側で再生する速度
の補正値を求める。
【００２１】フィルタルーチン３はローパスフィルタ処
理３１を備える。
理３１を備える。
【００２２】ローパスフィルタ処理３１ではＰＣＲとＳ
ＴＣとの差分値を以前求めた差分値とばらつきがないよ
うに補正する。
ＴＣとの差分値を以前求めた差分値とばらつきがないよ
うに補正する。
【００２３】次に、本発明の実施の形態の動作につい
て、図１を参照して詳細に説明する。
て、図１を参照して詳細に説明する。
【００２４】図１においてまず疑似評価ルーチン２のＰ
ＣＲ生成処理２１が動作する。ＰＣＲ生成処理２１では
ＰＣＲを前回のＰＣＲに一定間隔分の時間を加え生成す
る。
ＣＲ生成処理２１が動作する。ＰＣＲ生成処理２１では
ＰＣＲを前回のＰＣＲに一定間隔分の時間を加え生成す
る。
【００２５】次にジッタ発生処理２２はジッタは正規分
布するものと考え、正規分布乱数を用いジッタを擬似的
に発生させる。
布するものと考え、正規分布乱数を用いジッタを擬似的
に発生させる。
【００２６】次にＳＴＣ生成処理２３ではＳＴＣを前回
のＳＴＣに前回のＳＴＣの増加分の時間と速度補正値生
成処理２４の出力値である速度補正値とジッタ発生処理
２２の出力値を加算し生成する。
のＳＴＣに前回のＳＴＣの増加分の時間と速度補正値生
成処理２４の出力値である速度補正値とジッタ発生処理
２２の出力値を加算し生成する。
【００２７】次にローパスフィルタ処理３１へＰＣＲ生
成処理２１の出力値であるＰＣＲとＳＴＣ生成処理２３
の出力値であるＳＴＣが入力され、ＰＣＲとＳＴＣとの
差分値を以前求めた差分値とばらつきがないように補正
する。この出力値が速度補正値生成処理２４で入力さ
れ、値を累積する。この累積した値に電圧制御発振器４
４の特性値を乗じて速度補正値を生成し、この速度補正
値は次回のＳＴＣ生成処理２３の入力とすると共に評価
用の数値としてファイルへ出力する。
成処理２１の出力値であるＰＣＲとＳＴＣ生成処理２３
の出力値であるＳＴＣが入力され、ＰＣＲとＳＴＣとの
差分値を以前求めた差分値とばらつきがないように補正
する。この出力値が速度補正値生成処理２４で入力さ
れ、値を累積する。この累積した値に電圧制御発振器４
４の特性値を乗じて速度補正値を生成し、この速度補正
値は次回のＳＴＣ生成処理２３の入力とすると共に評価
用の数値としてファイルへ出力する。
【００２８】以上の動作により、速度補正値が数値で求
められる。
められる。
【００２９】また本発明の実施の形態についてＡＴＭ回
線を経由したＭＰＥＧ２システムについて説明してきた
が、ＡＴＭ回線を経由するＭＰＥＧ２システムだけでな
く、ＣＡＴＶを経由するＭＰＥＧ２システムでも適用可
能である。
線を経由したＭＰＥＧ２システムについて説明してきた
が、ＡＴＭ回線を経由するＭＰＥＧ２システムだけでな
く、ＣＡＴＶを経由するＭＰＥＧ２システムでも適用可
能である。
【００３０】尚、ソフトウェアで疑似化したプログラム
を記録媒体に記録し、疑似評価モジュール１には記録媒
体Ｍ４１、疑似評価ルーチン２には記録媒体Ｓ４２、及
びフィルタルーチン３には記録媒体Ｆ４３に記録したプ
ログラムを各ルーチン及びモジュールに実行させる記録
媒体を備えている。
を記録媒体に記録し、疑似評価モジュール１には記録媒
体Ｍ４１、疑似評価ルーチン２には記録媒体Ｓ４２、及
びフィルタルーチン３には記録媒体Ｆ４３に記録したプ
ログラムを各ルーチン及びモジュールに実行させる記録
媒体を備えている。
【００３１】
【発明の効果】以上説明したように、本発明のＭＰＥＧ
２システムにおけるＰＬＬ回路の評価方法は、第１の効
果は、ＰＬＬ回路の評価を実際の再生画面を見ずに、数
値で評価するための手段を設けることで評価の精度が向
上することである。
２システムにおけるＰＬＬ回路の評価方法は、第１の効
果は、ＰＬＬ回路の評価を実際の再生画面を見ずに、数
値で評価するための手段を設けることで評価の精度が向
上することである。
【００３２】その理由は、速度補正値を数値化すること
により速度補正値を定量的に評価することができるから
である。例えば数値をグラフ化し、速度補正値がゆるや
かに変化し、ばらつきがないかどうかを判断することが
できる。
により速度補正値を定量的に評価することができるから
である。例えば数値をグラフ化し、速度補正値がゆるや
かに変化し、ばらつきがないかどうかを判断することが
できる。
【００３３】第２の効果は、ＰＬＬ回路のソフトウェア
で処理するローパスフィルタを実際のＰＬＬ回路に組み
込んで評価する前に単体評価を可能とすることである。
で処理するローパスフィルタを実際のＰＬＬ回路に組み
込んで評価する前に単体評価を可能とすることである。
【００３４】その理由は、ＰＬＬ回路のハードウェア構
成部をソフトウェアで疑似化し、ローパスフィルタとリ
ンクすることで実際のＰＬＬ回路に即した評価が可能と
なる
成部をソフトウェアで疑似化し、ローパスフィルタとリ
ンクすることで実際のＰＬＬ回路に即した評価が可能と
なる
【図面の簡単な説明】
【図１】本発明のＭＰＥＧ２システムにおけるＰＬＬ回
路の評価方法の一実施の形態を示すブロック図である。
路の評価方法の一実施の形態を示すブロック図である。
【図２】従来のＭＰＥＧ２システムにおけるＰＬＬ回路
を示すブロック図である。
を示すブロック図である。
１ 疑似評価モジュール ２ 疑似評価ルーチン ３ フィルタルーチン ２１ ＰＣＲ生成処理 ２２ ジッタ発生処理 ２３ ＳＴＣ生成処理 ２４ 速度補正値生成処理 ３１ ローパスフィルタ処理 ４１ 記録媒体Ｍ ４２ 記録媒体Ｓ ４３ 記録媒体Ｆ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平９−163363（ＪＰ，Ａ) 特開 平７−131337（ＪＰ，Ａ) 特開 平４−351120（ＪＰ，Ａ) 特開 平９−62303（ＪＰ，Ａ) 特開 平８−179998（ＪＰ，Ａ) 特開 平９−219857（ＪＰ，Ａ) 実開 平６−28753（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 7/033 H03L 7/08 H04N 7/24
Claims (4)
- 【請求項１】 ＰＣＲ生成処理はＰＣＲ（送信時刻）読
み込み機能として、送信側でＭＰＥＧ２信号に一定時間
間隔で付加される送信側の時計の時刻であるＰＣＲを生
成し、ジッタ発生処理ではＡＴＭ回線を伝送することに
よる送信時刻のずれであるジッタを擬似的に発生させ、
ＳＴＣ生成処理はＳＴＣ（受信時刻）読み込み機能とし
て、受信側でＭＰＥＧ２信号を受けた時刻であるＳＴＣ
を生成し、速度補正値生成処理はデジタルアナログ変換
と電圧制御発振機能を備えてＳＴＣ生成処理でのＳＴＣ
の生成する速度の補正値を求め、フィルタルーチンはロ
ーパスフィルタ処理を備えることを特徴とするＭＰＥＧ
２システムにおけるＰＬＬ回路の評価方法。 - 【請求項２】 ＰＣＲ生成処理はＰＣＲ（送信時刻）読
み込み機能として、送信側でＭＰＥＧ２信号に一定時間
間隔で付加される送信側の時計の時刻であるＰＣＲを生
成し、ジッタ発生処理ではＡＴＭ回線を伝送することに
よる送信時刻のずれであるジッタを擬似的に発生させ、
ＳＴＣ生成処理はＳＴＣ（受信時刻）読み込み機能とし
て、受信側でＭＰＥＧ２信号を受けた時刻であるＳＴＣ
を生成し、速度補正値生成処理はデジタルアナログ変換
と電圧制御発振機能を備えてＳＴＣ生成処理でのＳＴＣ
の生成する速度の補正値を求め、フィルタルーチンはロ
ーパスフィルタ処理を、コンピュータに実行させるため
のプログラムを記録したことを特徴とする記録媒体。 - 【請求項３】 疑似評価ルーチンのＰＣＲ生成処理では
ＰＣＲを前回のＰＣＲに一定間隔分の時間を加え生成
し、ジッタ発生処理はジッタは正規分布乱数を用いジッ
タを擬似的に発生させ、ＳＴＣ生成処理ではＳＴＣを前
回のＳＴＣに前回のＳＴＣの増加分の時間と速度補正値
生成処理の出力値である速度補正値とジッタ発生処理の
出力値を加算し生成し、ローパスフィルタ処理へＰＣＲ
生成処理の出力値であるＰＣＲとＳＴＣ生成処理の出力
値であるＳＴＣが入力され、ＰＣＲとＳＴＣとの差分値
を以前求めた差分値とばらつきがないように補正し、本
出力値が速度補正値生成処理で入力され、値を累積し、
本累積した値に電圧制御発振器の特性値を乗じて速度補
正値を生成し、本速度補正値は次回のＳＴＣ生成処理の
入力とすると共に評価用の数値としてファイルへ出力す
ることを特徴とするＭＰＥＧ２システムにおけるＰＬＬ
回路の評価方法。 - 【請求項４】 疑似評価ルーチンのＰＣＲ生成処理では
ＰＣＲを前回のＰＣＲに一定間隔分の時間を加え生成
し、ジッタ発生処理はジッタは正規分布乱数を用いジッ
タを擬似的に発生させ、ＳＴＣ生成処理ではＳＴＣを前
回のＳＴＣに前回のＳＴＣの増加分の時間と速度補正値
生成処理の出力値である速度補正値とジッタ発生処理の
出力値を加算し生成し、ローパスフィルタ処理へＰＣＲ
生成処理の出力値であるＰＣＲとＳＴＣ生成処理の出力
値であるＳＴＣが入力され、ＰＣＲとＳＴＣとの差分値
を以前求めた差分値とばらつきがないように補正し、本
出力値が速度補正値生成処理で入力され、値を累積し、
本累積した値に電圧制御発振器の特性値を乗じて速度補
正値を生成し、本速度補正値は次回のＳＴＣ生成処理の
入力とすると共に評価用の数値としてファイルへ出力す
ることを、コンピュータに実行させるためのプログラム
を記録したことを特徴とする記録媒体。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8368698A JP3212939B2 (ja) | 1998-03-30 | 1998-03-30 | Ｍｐｅｇ２システムにおけるｐｌｌ回路の評価方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8368698A JP3212939B2 (ja) | 1998-03-30 | 1998-03-30 | Ｍｐｅｇ２システムにおけるｐｌｌ回路の評価方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11284611A JPH11284611A (ja) | 1999-10-15 |
| JP3212939B2 true JP3212939B2 (ja) | 2001-09-25 |
Family
ID=13809386
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8368698A Expired - Fee Related JP3212939B2 (ja) | 1998-03-30 | 1998-03-30 | Ｍｐｅｇ２システムにおけるｐｌｌ回路の評価方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3212939B2 (ja) |
-
1998
- 1998-03-30 JP JP8368698A patent/JP3212939B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH11284611A (ja) | 1999-10-15 |
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Legal Events
| Date | Code | Title | Description |
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