JP3212929B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に低誘電率膜を用いた層間膜形成方法に
関する。
方法に関し、特に低誘電率膜を用いた層間膜形成方法に
関する。
【０００２】
【従来の技術】近年の半導体集積回路においては、メタ
ル配線の幅および間隔はますます微細になり、配線間の
寄生容量が回路動作上無視できなくなっている。この配
線間容量の増大により、配線遅延がゲート遅延に比べて
多くなり、また配線間にクロストーク（配線信号が隣の
配線にのる現象）が発生する。
ル配線の幅および間隔はますます微細になり、配線間の
寄生容量が回路動作上無視できなくなっている。この配
線間容量の増大により、配線遅延がゲート遅延に比べて
多くなり、また配線間にクロストーク（配線信号が隣の
配線にのる現象）が発生する。
【０００３】このような問題を解決するために、従来よ
り、配線間の層間絶縁膜に低誘電率膜を採用することが
検討されている。しかし、有機膜やフッ素含有膜は、一
般に、酸化シリコン膜との密着性が悪く、また酸化シリ
コン膜よりも熱伝導性が悪い。そこで全面に低誘電率膜
を成膜するのではなく、特に低配線容量が求められる配
線領域に局所的に用いる方法が提案されている。
り、配線間の層間絶縁膜に低誘電率膜を採用することが
検討されている。しかし、有機膜やフッ素含有膜は、一
般に、酸化シリコン膜との密着性が悪く、また酸化シリ
コン膜よりも熱伝導性が悪い。そこで全面に低誘電率膜
を成膜するのではなく、特に低配線容量が求められる配
線領域に局所的に用いる方法が提案されている。
【０００４】低誘電率膜を用いた半導体装置の製造方法
としては、例えば文献（１９９４Ｓｙｍｐｏｓｉｕｍ
ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ
ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ、７３〜７４
ページ）に記載されている技術が知られている。この従
来の方法においては、まず図５（ａ）に示すように、メ
タル配線１５をエッチング加工し、その上に酸化シリコ
ン膜１６を形成してＣＭＰ（化学的機械的研磨）により
平坦化する。
としては、例えば文献（１９９４Ｓｙｍｐｏｓｉｕｍ
ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ
ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ、７３〜７４
ページ）に記載されている技術が知られている。この従
来の方法においては、まず図５（ａ）に示すように、メ
タル配線１５をエッチング加工し、その上に酸化シリコ
ン膜１６を形成してＣＭＰ（化学的機械的研磨）により
平坦化する。
【０００５】次に、図５（ｂ）に示すように、細いメタ
ル配線間をエッチングして酸化シリコン膜１６に溝部を
形成し、その後に、低誘電率のポリマー膜１７を酸化シ
リコン膜１６上およびその溝部に堆積する。
ル配線間をエッチングして酸化シリコン膜１６に溝部を
形成し、その後に、低誘電率のポリマー膜１７を酸化シ
リコン膜１６上およびその溝部に堆積する。
【０００６】次に、図５（ｃ）に示すように、ポリマー
膜１７をエッチングし、酸化シリコン膜１６の溝部にの
み低誘電率のポリマーを残し、その上に上層酸化シリコ
ン膜１８を形成する。
膜１７をエッチングし、酸化シリコン膜１６の溝部にの
み低誘電率のポリマーを残し、その上に上層酸化シリコ
ン膜１８を形成する。
【０００７】次に、図５（ｄ）に示すように、その上層
酸化シリコン膜１８にスルーホールの開口を行い、その
開口部に金属で埋設してメタルプラグ１９を形成する。
多層配線を形成する場合には、この工程を繰り返す。
酸化シリコン膜１８にスルーホールの開口を行い、その
開口部に金属で埋設してメタルプラグ１９を形成する。
多層配線を形成する場合には、この工程を繰り返す。
【０００８】
【発明が解決しようとする課題】しかしながら、上記し
た従来技術は下記記載の問題点を有している。
た従来技術は下記記載の問題点を有している。
【０００９】第１の問題点は、酸化シリコン膜に溝部を
形成するときのドライエッチング工程で発生する副生成
物が、その後にウェット処理を行っても、完全に除去す
ることができない、ということである。
形成するときのドライエッチング工程で発生する副生成
物が、その後にウェット処理を行っても、完全に除去す
ることができない、ということである。
【００１０】その理由は、溝部のアスペクト比が大きい
ためである。アスペクト比を小さくするためには、配線
形成後に成膜する酸化シリコン膜の膜厚を薄くしなけれ
ばならないが、ＣＭＰを過剰に行うと、配線が露出して
しまうため、精度良く酸化シリコン膜を薄く形成するこ
とは困難である。
ためである。アスペクト比を小さくするためには、配線
形成後に成膜する酸化シリコン膜の膜厚を薄くしなけれ
ばならないが、ＣＭＰを過剰に行うと、配線が露出して
しまうため、精度良く酸化シリコン膜を薄く形成するこ
とは困難である。
【００１１】第２の問題点は、一般に用いられているア
ルミニウム配線はエッチング副生成物を除去するための
アルカリ性溶液を用いたウェット処理によって腐食す
る、ということである。
ルミニウム配線はエッチング副生成物を除去するための
アルカリ性溶液を用いたウェット処理によって腐食す
る、ということである。
【００１２】その理由は、アルミニウム配線の上下に
は、Ｔｉなどの高融点金属膜を通常形成するが、配線側
面はアルミニウムが露出しているため、ウェット処理液
と反応してしまうからである。
は、Ｔｉなどの高融点金属膜を通常形成するが、配線側
面はアルミニウムが露出しているため、ウェット処理液
と反応してしまうからである。
【００１３】したがって本発明は、上記問題点に鑑みて
なされたものであって、その目的は、メタル配線を劣化
させることなく、局所的な配線間領域にのみ低誘電率層
間膜を形成し、微細かつ高速な半導体装置の製造方法を
提供することにある。
なされたものであって、その目的は、メタル配線を劣化
させることなく、局所的な配線間領域にのみ低誘電率層
間膜を形成し、微細かつ高速な半導体装置の製造方法を
提供することにある。
【００１４】
【課題を解決するための手段】前記目的を達成するため
本発明に係る半導体装置の製造方法は、半導体基板上に
第１の配線を形成する工程と、前記配線の所定の一部分
をレジストで覆う工程と、前記レジストで覆われた部分
以外の領域に第１の層間絶縁膜を形成する工程と、前記
レジストを除去し開口部を形成する工程と、前記開口部
に誘電率が３．５以下である第２の層間絶縁膜を形成す
る工程と、全面に第３の層間絶縁膜を成膜する工程と、
所望の位置に開口部を形成する工程と、前記開口部に金
属を埋設する工程と、当該基板上に第２の配線を形成す
る工程とを有する。本発明においては、前記第１の層間
絶縁膜として液相成長法によって形成される酸化シリコ
ン膜を用いることを特徴とする。
本発明に係る半導体装置の製造方法は、半導体基板上に
第１の配線を形成する工程と、前記配線の所定の一部分
をレジストで覆う工程と、前記レジストで覆われた部分
以外の領域に第１の層間絶縁膜を形成する工程と、前記
レジストを除去し開口部を形成する工程と、前記開口部
に誘電率が３．５以下である第２の層間絶縁膜を形成す
る工程と、全面に第３の層間絶縁膜を成膜する工程と、
所望の位置に開口部を形成する工程と、前記開口部に金
属を埋設する工程と、当該基板上に第２の配線を形成す
る工程とを有する。本発明においては、前記第１の層間
絶縁膜として液相成長法によって形成される酸化シリコ
ン膜を用いることを特徴とする。
【００１５】また、本発明においては、前記第２の層間
絶縁膜としてフッ素含有酸化シリコン膜やフッ素化アモ
ルファスカーボン膜等の気相成長膜、ポリイミド系樹脂
膜やフッ素系樹脂膜、ハイドロジェン・シルセスキオキ
サン（ＨＳＱ）膜等の回転塗布膜を用いることを特徴と
する。
絶縁膜としてフッ素含有酸化シリコン膜やフッ素化アモ
ルファスカーボン膜等の気相成長膜、ポリイミド系樹脂
膜やフッ素系樹脂膜、ハイドロジェン・シルセスキオキ
サン（ＨＳＱ）膜等の回転塗布膜を用いることを特徴と
する。
【００１６】
【発明の実施の形態】本発明の実施の形態について説明
する。本発明の半導体装置の製造方法は、その好ましい
実施の形態において、（ａ）半導体基板上に第１のメタ
ル配線を形成する工程（図１の（ａ））と、（ｂ）配線
容量を小さくしたい特定の配線領域をレジストでマスク
する工程（図１の（ｂ））と、（ｃ）液層成長法を用い
てレジストで覆われた領域以外に、第１の層間絶縁膜と
して酸化シリコン膜を成膜する工程（図１の（ｃ））
と、（ｄ）レジストを剥離除去することで酸化シリコン
膜に開口部を設ける工程（図１の（ｄ））と、（ｅ）全
面に第２の層間絶縁膜として誘電率が好ましくは１．８
から３．５の低誘電率膜を成膜する工程（図１の
（ｅ））と、（ｆ）エッチングまたはＣＭＰにより開口
部にのみ低誘電率膜を残す工程（図２の（ｆ））と、
（ｇ）全面に酸化シリコン膜あるいは窒化シリコン膜等
の第３の層間絶縁膜を形成する工程（図２の（ｇ））
と、（ｈ）所望の位置にスルーホールとなる開口部を形
成する工程（図２の（ｈ））と、（ｉ）前記スルーホー
ル開口部をアルミニウムやタングステン等の金属で埋設
する工程（図２の（ｉ））と、（ｊ）第２のメタル配線
を形成する工程（図２の（ｊ））と、を含むものであ
る。
する。本発明の半導体装置の製造方法は、その好ましい
実施の形態において、（ａ）半導体基板上に第１のメタ
ル配線を形成する工程（図１の（ａ））と、（ｂ）配線
容量を小さくしたい特定の配線領域をレジストでマスク
する工程（図１の（ｂ））と、（ｃ）液層成長法を用い
てレジストで覆われた領域以外に、第１の層間絶縁膜と
して酸化シリコン膜を成膜する工程（図１の（ｃ））
と、（ｄ）レジストを剥離除去することで酸化シリコン
膜に開口部を設ける工程（図１の（ｄ））と、（ｅ）全
面に第２の層間絶縁膜として誘電率が好ましくは１．８
から３．５の低誘電率膜を成膜する工程（図１の
（ｅ））と、（ｆ）エッチングまたはＣＭＰにより開口
部にのみ低誘電率膜を残す工程（図２の（ｆ））と、
（ｇ）全面に酸化シリコン膜あるいは窒化シリコン膜等
の第３の層間絶縁膜を形成する工程（図２の（ｇ））
と、（ｈ）所望の位置にスルーホールとなる開口部を形
成する工程（図２の（ｈ））と、（ｉ）前記スルーホー
ル開口部をアルミニウムやタングステン等の金属で埋設
する工程（図２の（ｉ））と、（ｊ）第２のメタル配線
を形成する工程（図２の（ｊ））と、を含むものであ
る。
【００１７】ここで第２の層間絶縁膜である低誘電率膜
としては、フッ素含有酸化シリコン膜やフッ素化アモル
ファスカーボン膜等の気相成長膜、ポリイミド系樹脂膜
やフッ素系樹脂膜、ハイドロジェン・シルセスキオキサ
ン（ＨＳＱ）膜等の回転塗布膜を用いる。
としては、フッ素含有酸化シリコン膜やフッ素化アモル
ファスカーボン膜等の気相成長膜、ポリイミド系樹脂膜
やフッ素系樹脂膜、ハイドロジェン・シルセスキオキサ
ン（ＨＳＱ）膜等の回転塗布膜を用いる。
【００１８】
【実施例】上記した本発明の実施の形態について更に説
明すべく、本発明の実施例について図面を参照して説明
する。
明すべく、本発明の実施例について図面を参照して説明
する。
【００１９】［実施例１］図１及び図２は、本発明に係
る半導体装置の製造方法の第１の実施例の主要工程を工
程順に模式的に示す工程断面図である。図１及び図２を
参照して、本発明の第１の実施例について説明する。
る半導体装置の製造方法の第１の実施例の主要工程を工
程順に模式的に示す工程断面図である。図１及び図２を
参照して、本発明の第１の実施例について説明する。
【００２０】まず図１（ａ）に示すように、下地工程を
作成した半導体基板１に厚さ０．６μｍのアルミニウム
配線２を形成する。
作成した半導体基板１に厚さ０．６μｍのアルミニウム
配線２を形成する。
【００２１】次に図１（ｂ）に示すように、配線容量を
低くしたい所定の配線領域に公知のリソグラフィー技術
を用いて厚さ１．７μｍのレジスト膜３を形成する。
低くしたい所定の配線領域に公知のリソグラフィー技術
を用いて厚さ１．７μｍのレジスト膜３を形成する。
【００２２】次に図１（ｃ）に示すように、液層成長法
によってレジスト膜３以外の領域に酸化シリコン膜４を
１μｍの厚さに成膜する。液層成長法としては、例えば
文献（１９９０ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ
Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃ
ｈｎｉｃａｌ Ｐａｐｅｒｓ）の第３頁の記載等が参照
され、Ｈ2ＳｉＦ6の飽和溶液に半導体基板を浸してＨ2
ＢＯ3を滴下することで酸化シリコン膜を成長させるも
のである。この方法ではレジスト上には酸化シリコン膜
は成長しない。
によってレジスト膜３以外の領域に酸化シリコン膜４を
１μｍの厚さに成膜する。液層成長法としては、例えば
文献（１９９０ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ
Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃ
ｈｎｉｃａｌ Ｐａｐｅｒｓ）の第３頁の記載等が参照
され、Ｈ2ＳｉＦ6の飽和溶液に半導体基板を浸してＨ2
ＢＯ3を滴下することで酸化シリコン膜を成長させるも
のである。この方法ではレジスト上には酸化シリコン膜
は成長しない。
【００２３】次に図１（ｄ）に示すように、レジスト膜
３を剥離除去し、低誘電率膜で埋設すべき開口部５を形
成する。レジスト剥離液は有機系溶液であるため、配線
の腐食は起こらない。
３を剥離除去し、低誘電率膜で埋設すべき開口部５を形
成する。レジスト剥離液は有機系溶液であるため、配線
の腐食は起こらない。
【００２４】次に図１（ｅ）に示すように、全面に回転
塗布法によってフッ素含有ポリイミド膜６を成膜する。
塗布法によってフッ素含有ポリイミド膜６を成膜する。
【００２５】次に図２（ｆ）に示すように、エッチバッ
ク法により開口部５のみにフッ素含有ポリイミド膜６を
残す。こうして配線容量を低くしたい特定の領域のみに
低誘電率膜が形成される。
ク法により開口部５のみにフッ素含有ポリイミド膜６を
残す。こうして配線容量を低くしたい特定の領域のみに
低誘電率膜が形成される。
【００２６】次に図２（ｇ）に示すように、全面に酸化
シリコン膜７を０．５μｍの厚さに成膜する。
シリコン膜７を０．５μｍの厚さに成膜する。
【００２７】次に図２（ｈ）に示すように、厚さ１μｍ
のレジスト膜８を用いたリソグラフィー工程とドライエ
ッチングにより所望の位置に径０．４μｍのスルーホー
ル開口部９を形成する。
のレジスト膜８を用いたリソグラフィー工程とドライエ
ッチングにより所望の位置に径０．４μｍのスルーホー
ル開口部９を形成する。
【００２８】次に図２（ｉ）に示すように、スルーホー
ル開口部９をアルミニウムで埋設しアルミニウムプラグ
１０を形成する。
ル開口部９をアルミニウムで埋設しアルミニウムプラグ
１０を形成する。
【００２９】次に図２（ｊ）に示すように、厚さ０．４
５μｍのアルミニウム配線１１を形成する。
５μｍのアルミニウム配線１１を形成する。
【００３０】配線構造をより多層にする場合には、上記
の工程を繰り返し行えば良い。なお、低誘電率膜として
は、フッ素含有ポリイミド膜に限定されるものではな
く、フッ素系樹脂膜、ハイドロジェン・シルセスキオキ
サン（ＨＳＱ）膜等であっても良い。また低誘電率膜の
形成方法も回転塗布法に限定されるものではない。
の工程を繰り返し行えば良い。なお、低誘電率膜として
は、フッ素含有ポリイミド膜に限定されるものではな
く、フッ素系樹脂膜、ハイドロジェン・シルセスキオキ
サン（ＨＳＱ）膜等であっても良い。また低誘電率膜の
形成方法も回転塗布法に限定されるものではない。
【００３１】［実施例２］図３及び図４は、本発明に係
る半導体装置の製造方法の第２の実施例の主要工程を工
程順に模式的に示す工程断面図である。図３及び図４を
参照して、本発明の第２の実施例について説明する。
る半導体装置の製造方法の第２の実施例の主要工程を工
程順に模式的に示す工程断面図である。図３及び図４を
参照して、本発明の第２の実施例について説明する。
【００３２】まず図３（ａ）に示すように、下地工程を
作成した半導体基板１に厚さ０．６μｍのアルミニウム
配線２を形成する。
作成した半導体基板１に厚さ０．６μｍのアルミニウム
配線２を形成する。
【００３３】次に図３（ｂ）に示すように、配線容量を
低くしたい所定の配線領域に公知のリソグラフィー技術
を用いて厚さ１．７μｍのレジスト膜３を形成する。
低くしたい所定の配線領域に公知のリソグラフィー技術
を用いて厚さ１．７μｍのレジスト膜３を形成する。
【００３４】次に図３（ｃ）に示すように、液層成長法
によってレジスト膜３以外の領域に酸化シリコン膜４を
１μｍの厚さに成膜する。液層成長法は選択性が高く、
レジスト上には酸化シリコン膜は成長しない。
によってレジスト膜３以外の領域に酸化シリコン膜４を
１μｍの厚さに成膜する。液層成長法は選択性が高く、
レジスト上には酸化シリコン膜は成長しない。
【００３５】次に図３（ｄ）に示すように、レジスト膜
３を剥離除去し、低誘電率膜で埋設すべき開口部５を形
成する。レジスト剥離液は有機系溶液であるため配線の
腐食は起こらない。
３を剥離除去し、低誘電率膜で埋設すべき開口部５を形
成する。レジスト剥離液は有機系溶液であるため配線の
腐食は起こらない。
【００３６】次に図３（ｅ）に示すように、全面に気相
成長法によって、フッ素化アモルファスカーボン膜１２
を成膜する。
成長法によって、フッ素化アモルファスカーボン膜１２
を成膜する。
【００３７】次に図３（ｆ）に示すように、ＣＭＰ法に
より、開口部５のみに、フッ化アモルファスカーボン膜
１２を残す。こうして配線容量を低くしたい特定の領域
のみに低誘電率膜が形成される。
より、開口部５のみに、フッ化アモルファスカーボン膜
１２を残す。こうして配線容量を低くしたい特定の領域
のみに低誘電率膜が形成される。
【００３８】次に図４（ｇ）に示すように、全面に窒化
シリコン膜１３を０．１μｍの厚さに成膜した後、酸化
シリコン膜１４を０．４μｍの厚さに成膜する。
シリコン膜１３を０．１μｍの厚さに成膜した後、酸化
シリコン膜１４を０．４μｍの厚さに成膜する。
【００３９】次に図４（ｈ）に示すように、厚さ１μｍ
のレジスト膜８を用いたリソグラフィー工程とドライエ
ッチングにより、所望の位置に径０．４μｍのスルーホ
ール開口部９を酸化シリコン膜１４に形成する。
のレジスト膜８を用いたリソグラフィー工程とドライエ
ッチングにより、所望の位置に径０．４μｍのスルーホ
ール開口部９を酸化シリコン膜１４に形成する。
【００４０】次に図４（ｉ）に示すように、レジスト膜
８を剥離除去した後、酸化シリコン膜１４をマスクとし
て、スルーホール開口部９の窒化シリコン膜１３をドラ
イエッチングにより開口する。アモルファスカーボン膜
はレジスト剥離液でエッチングされる性質を持つため、
スルーホール開口後にレジスト剥離除去処理を行うこと
はできない。従って、このように、レジスト以外の膜を
マスクにして、スルーホールの開口を行う。
８を剥離除去した後、酸化シリコン膜１４をマスクとし
て、スルーホール開口部９の窒化シリコン膜１３をドラ
イエッチングにより開口する。アモルファスカーボン膜
はレジスト剥離液でエッチングされる性質を持つため、
スルーホール開口後にレジスト剥離除去処理を行うこと
はできない。従って、このように、レジスト以外の膜を
マスクにして、スルーホールの開口を行う。
【００４１】次に図４（ｊ）に示すように、スルーホー
ル開口部９をアルミニウムで埋設しアルミニウムプラグ
１０を形成する。
ル開口部９をアルミニウムで埋設しアルミニウムプラグ
１０を形成する。
【００４２】次に図４（ｋ）に示すように、厚さ０．４
５μｍのアルミニウム配線１１を形成する。
５μｍのアルミニウム配線１１を形成する。
【００４３】配線構造をより多層にする場合には上記の
工程を繰り返し行えば良い。この実施例においても、低
誘電率膜はアモルファスカーボン膜に限定されるもので
はなく、成膜方法も気相成長法に限定されない。本実施
例は低誘電率膜がレジスト剥離液に対して耐性がない場
合であっても、スルーホールが開口できる、という利点
を有する。
工程を繰り返し行えば良い。この実施例においても、低
誘電率膜はアモルファスカーボン膜に限定されるもので
はなく、成膜方法も気相成長法に限定されない。本実施
例は低誘電率膜がレジスト剥離液に対して耐性がない場
合であっても、スルーホールが開口できる、という利点
を有する。
【００４４】
【発明の効果】以上説明したように、本発明によれば、
低誘電率膜で埋設すべき開口部に露出する配線を腐食さ
せることなく、開口部を形成することができるという効
果を奏する。
低誘電率膜で埋設すべき開口部に露出する配線を腐食さ
せることなく、開口部を形成することができるという効
果を奏する。
【００４５】その理由は、本発明においては、従来技術
のように開口部を層間絶縁膜のエッチングによって形成
するものではないため、エッチング副生成物のような不
要物が発生する工程がなく、従って、配線を腐食させる
ようなウェット処理工程が存在しないためである。
のように開口部を層間絶縁膜のエッチングによって形成
するものではないため、エッチング副生成物のような不
要物が発生する工程がなく、従って、配線を腐食させる
ようなウェット処理工程が存在しないためである。
【図１】（ａ）〜（ｅ）は本発明の半導体装置の製造方
法の第１の実施例の各工程における半導体装置の断面を
模式的に示した工程断面図である。
法の第１の実施例の各工程における半導体装置の断面を
模式的に示した工程断面図である。
【図２】（ｆ）〜（ｊ）は本発明の半導体装置の製造方
法の第１の実施例の各工程における半導体装置の断面を
模式的に示した工程断面図である。
法の第１の実施例の各工程における半導体装置の断面を
模式的に示した工程断面図である。
【図３】（ａ）〜（ｆ）は本発明の半導体装置の製造方
法の第２の実施例の各工程における半導体装置の断面を
模式的に示した工程断面図である。
法の第２の実施例の各工程における半導体装置の断面を
模式的に示した工程断面図である。
【図４】（ｇ）〜（ｋ）は本発明の半導体装置の製造方
法の第２の実施例の各工程における半導体装置の断面を
模式的に示した工程断面図である。
法の第２の実施例の各工程における半導体装置の断面を
模式的に示した工程断面図である。
【図５】（ａ）〜（ｄ）は従来の半導体装置の製造方法
の各工程における半導体装置の断面を模式的に示した工
程断面図である。
の各工程における半導体装置の断面を模式的に示した工
程断面図である。
１ 半導体基板 ２，１１ アルミニウム配線 ３，８ レジスト膜 ４ 液層成長酸化シリコン膜 ５ 低誘電率膜で埋設すべき開口部 ６ フッ素含有ポリイミド膜 ７，１４，１８ 上層酸化シリコン膜 ９ スルーホール開口部 １０ アルミニウムプラグ １２ フッ素化アモルファスカーボン膜 １３ 窒化シリコン膜 １５ メタル配線 １６ 酸化シリコン膜 １７ ポリマー膜 １９ メタルプラグ
Claims (7)
- 【請求項１】（ａ）半導体基板上に第１の配線を形成す
る工程と、 （ｂ）前記第１の配線の所定の一部分をレジストで覆う
工程と、 （ｃ）前記レジストで覆われた部分以外の領域に第１の
層間絶縁膜を形成する工程と、 （ｄ）前記レジストを除去し開口部を形成する工程と、 （ｅ）前記開口部に誘電率が所定値以下である第２の層
間絶縁膜を形成する工程と、 （ｆ）全面に第３の層間絶縁膜を成膜する工程と、 （ｇ）前記第３の層間絶縁膜の所定の位置に前記第１の
配線に至るビアホールを形成する工程と、 （ｈ）前記ビアホールに金属を埋設する工程と、 （ｉ）前記第３の層間絶縁膜上に第２の配線を形成する
工程と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項２】前記第１の層間絶縁膜が、液相成長法によ
り形成される酸化シリコン膜であることを特徴とする請
求項１記載の半導体装置の製造方法。 - 【請求項３】前記第２の層間絶縁膜が、気相成長法によ
り形成されるフッ素含有酸化シリコン膜やフッ素化アモ
ルファスカーボン膜、もしくは回転塗布法により形成さ
れるポリイミド系樹脂膜やフッ素系樹脂膜、ハイドロジ
ェン・シルセスキオキサン（ＨＳＱ）膜である、ことを
特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項４】前記開口部に形成される前記第２の層間絶
縁膜を誘電率が３．５以下であることを特徴とする請求
項１記載の半導体装置の製造方法。 - 【請求項５】（ａ）第１の配線の配線容量を低くしたい
所望の配線領域にレジスト膜を選択的に形成した後に該
レジスト膜以外の領域に第１の層間絶縁膜を成膜し、 （ｂ）前記レジスト膜を剥離除去して開口部を形成し、 （ｃ）全面に誘電率（比誘電率）が所定範囲の値の第２
の層間絶縁膜を成膜し、エッチバック法により前記開口
部のみに前記第２の層間絶縁膜を残すことにより、配線
容量を低くしたい特定の領域のみに第２の層間絶縁膜を
形成し、 （ｄ）つづいて全面に第３の層間絶縁膜を成膜し所望の
位置に前記第１の配線に達するスルーホールを形成し、
該スルーホールを金属で埋設してプラグを形成し、前記
第３の層間絶縁膜の上に第２の配線を形成する、 上記工程を含むことを特徴とする半導体装置の製造方
法。 - 【請求項６】前記開口部に形成される前記第２の層間絶
縁膜を誘電率が１．８から３．５の範囲であることを特
徴とする請求項５記載の半導体装置の製造方法。 - 【請求項７】 基板上の配線において、配線容量を低く
したい所望の配線領域をレジスト膜で覆い、該レジスト
膜で覆われた領域以外の領域に絶縁膜を成膜し、その
後、前記レジスト膜を剥離除去して開口部を形成し、 前記開口部に低誘電率の絶縁膜を埋設する、 上記工程を含むことを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30988297A JP3212929B2 (ja) | 1997-10-24 | 1997-10-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30988297A JP3212929B2 (ja) | 1997-10-24 | 1997-10-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11135620A JPH11135620A (ja) | 1999-05-21 |
| JP3212929B2 true JP3212929B2 (ja) | 2001-09-25 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30988297A Expired - Fee Related JP3212929B2 (ja) | 1997-10-24 | 1997-10-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3212929B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3448025B2 (ja) * | 2000-10-31 | 2003-09-16 | 松下電器産業株式会社 | 半導体装置の製造方法 |
| US6835645B2 (en) | 2000-11-29 | 2004-12-28 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating semiconductor device |
| JP2002185097A (ja) * | 2000-12-12 | 2002-06-28 | Hitachi Chem Co Ltd | 接続方法とその方法を用いた回路板とその製造方法並びに半導体パッケージとその製造方法 |
| KR100430680B1 (ko) * | 2001-06-30 | 2004-05-10 | 주식회사 하이닉스반도체 | 반도체소자의 금속배선 및 그 형성방법 |
| JP2007305739A (ja) * | 2006-05-10 | 2007-11-22 | Nec Electronics Corp | 半導体装置 |
-
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- 1997-10-24 JP JP30988297A patent/JP3212929B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH11135620A (ja) | 1999-05-21 |
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