JP3209168B2 - マイクロ波増幅器用バイアス回路 - Google Patents
マイクロ波増幅器用バイアス回路Info
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Description
用バイアス回路に係り、特に高出力で線形性に優れたマ
イクロ波電力増幅器用バイアス回路に関する。
または基地局用のマイクロ波電力増幅器には、増幅素子
としてGaAs電界効果トランジスタ(以後FETと称
する)が一般的に用いられる。このような電力増幅器に
は、装置の小型化、低消費電力化のために高出力、かつ
高効率な特性が要求される。さらに、情報の大容量化に
伴ない、多数の信号を同時に増幅する機能が必要とな
る。
えないよう、相互変調歪みの少ない、線形性に優れたマ
イクロ波電力増幅器が求められる。多数の信号が同時に
電力増幅器に入力されると、増幅器の非線形性により、
相互変調歪み成分以外に、入力信号の周波数差の周波数
に2次歪み電力成分が現れる。
は、波列に多フィンガー構成され、または、FETチッ
プを多数並列に合成して、ゲート幅を増大させることに
より、高出力化が図られる。このような高出力化した電
力増幅器では、バイアス回路の低周波数インピーダンス
が、ある程度高いと、入力信号の周波数差の周波数に現
れる2次歪み電圧成分が増大し、再度、FETのドレン
端で出力信号とミキシングを起こし、増幅器自身が持っ
ている歪み特性以上に、相互変調歪みを悪化させる。こ
れでは、FETの線形性が有効に利用されていないこと
になる。
電力増幅器に用いられるバイアス回路について説明す
る。図3は、従来のマイクロ波電力増幅器に用いられる
バイアス回路の第1従来例を示す図である。図3に示す
ように、通常、マイクロ波電力増幅器に用いられるバイ
アス回路は、例えば、一端を主線路に接続した基本周波
数の1/4波長線路7の他端が、第1のキャパシタ8で
終端され、1/4波長線路7と第1のキャパシタ8との
接続点aからチョークインダクタ9を介して、第2のキ
ャパシタ10で終端されたバイアス供給端子11を設け
た構成をとる。
0の容量値は、基本波周波数に対して、十分、リアクタ
ンスが小さく(ほぼ短絡に)なるように設定され、基本
波周波数の1/4波長の線路により、主線路とバイアス
回路との接続点2においては、基本波周波数に対するバ
イアス回路のインピーダンスは高く(開放に)なり、主
線路への、バイアス回路の影響が無いようにされる。
いられるバイアス回路の第2従来例を示す図である。図
4に示すように、基本波周波数の1/4波長の線路は用
いずに、インダクタンス素子12例えばボンディングワ
イヤーの一端をFET30のドレイン端子2の直近に接
続し、他端をRFカット用コンデンサ8で終端し、該接
続点aからドレインバイアスが供給される。このとき、
インダクタンス素子12は、増幅されるマイクロ波帯に
影響しないように十分な長さを持ち、また、相互変調歪
みが劣化しない程度のインダクタンスを持つように決め
られる。該バイアス回路においては、FET30のドレ
イン端子2と電荷を蓄積しているRFカット用のコンデ
ンサ8(バイアス用電源)との距離をできるだけ短くす
ることにより、多数の信号が入力され、信号間の周波数
差が大きい場合でも、周波数差に追従する電荷の供給を
可能とし、相互変調歪みが劣化しないとしている。図4
に示された第2の従来例についての詳細については、公
報番号特開平6−164266公報に開示されている。
1従来例の問題点は、FETのゲート幅を増大させて高
出力化した電力増幅器に、該バイアス回路を適用した場
合、ゲート幅の増大に伴って増幅器の歪み特性が劣化す
る傾向が見られるという点である。この原因は、次のよ
うに考えられる。バイアス回路はそのままで、FETの
ゲート幅を増幅させて増幅器の高出力化を図った場合、
多数の信号を入力した時に生じる入力信号の周波数差の
増大周波数に見られる2次歪み成分の電力も、ゲート幅
に伴って増幅する。
ピーダンスが高いと、その差周波数電圧成分が増幅する
ため、再度、FETのドレイン端子で出力信号とミキシ
ングを起こし、増幅器自身が本来持っている歪み特性以
上に、歪み特性を劣化させてしまうのである。つまり、
高出力化した増幅器に用いるバイアス回路においては、
FETのゲート幅の増幅に伴って、低周波数におけるイ
ンピーダンスを低下させることが望ましい。
の容量値を単調に大きくしても、バイアス回路に用いた
1/4波長回路のインダクタンス分、及びFETのドレ
イン端子とバイアス回路接点までのインダクタンス分に
より、バイアス回路のインピーダンスは下がらない。従
って、第1の従来例のバイアス回路では、高出力化した
電力増幅器ほど歪み特性の劣化が大きくなるのである。
以上の理由により、前述した問題点が生じる。
中のFET30と整合回路3をパッケージ(外周器)に
内蔵した整合回路内蔵型電力増幅器31においては、本
来、端子は入出力の2端子のみで、非常に汎用性が高か
ったわけだが、RF信号の入力端子と出力端子とは別
に、バイアス供給用の電極端子33が必要となり、その
汎用性を著しく低下させるという問題があった。
クタやキャパシタには、限度があり、大きなインダクタ
ンスが得られないことと、相互変調歪みの劣化を避ける
ため、インダクタンスを、できるだけ小さくなるように
設定するため、基本波周波数において、バイアス回路の
影響(損失)が大きくなるという問題があった。
であり、高出力化電力増幅器において、バイアス回路に
よる歪み特性をなくすことを主たる目的とし、更に整合
回路内蔵型電力増幅器において、その汎用性を損なわず
に、バイアス回路の低周波におけるインピーダンスを低
下させ、かつ、基本波周波数帯域での損失を小さくする
ことを目的とする。
に、本発明は、多数信号を増幅するマイクロ波電力増幅
器用バイアス回路において、一端をFETのドレイン端
子あるいは増幅器の出力端に接続した基本波周波数の1
/4波長線路の他端が、該線路のインダクタンスと信号
間の最大の差周波数で直列共振となるキャパシタで終端
されたことを特徴としている。 ここで、前記1/4波長
線路の幅は、基本波周波数帯で影響が出ない程度にイン
ダクタンス分が低減されるよう設定されることが好まし
い。
施形態について詳細に説明する。 〔第1実施形態〕図1,図2は、本発明の第1実施形態
によるマイクロ波電力増幅用バイアス回路の回路構成を
示す図である。ただし、入力側については、省略してあ
る。
態によるマイクロ波電力増幅用バイアス回路が、図3に
示された第1従来例のマイクロ波電力増幅用バイアス回
路と異なる点は、一端を主線路に接続した基本波周波数
の1/4波長線路7の他端に接続されたRF終端用の第
1のキャパシタンスが短絡となるような、十分、大きな
値ではなく、信号間の最大の差周波数において、1/4
波長線路7のインダクタンスと直列共振条件を満たす値
に設定されている点である。
実施形態によるマイクロ波電力増幅用バイアス回路が、
図4に示された第2従来例と異なる点は、第2の従来例
のFET30のドレイン端子2に接続されるマイクロス
トリップ線路7が、基本波周波数の1/4波長線路で構
成される点と、該線路を終端する第1のキャパシタ8の
キャパシタンスが、該線路のインダクタンスと信号間の
最大の差周波周波数において直列共振条件を満たす値に
設定される点である。
分は、マイクロストリップ線路7、バイアス供給用チョ
ークインダクタ9、バイアス供給端子11、第1のキャ
パシタ8、第2のキャパシタ10である。本発明のバイ
アス回路は、図1のように、FET30のドレイン端子
2に接続されるか、あるいは、図2のように整合回路内
蔵型増幅器31の出力端32に接続される。
路7の長さL1は、基本波周波数の1/4波長程度であ
り、その幅WW1は、基本波周波数帯で影響が出ない程
度に、拡大して、できるだけインダクタンス分を低減す
るように設定する。第1のキャパシタ8のキャパシタン
スC1と第2のキャパシタ10のキャパシタンスC2
は、C1<C2の関係を満足し、第1のキャパシタ8の
キャパシタンスC1は、マイクロストリップ線路7のイ
ンダクタンスLL1と、信号間の最大の差周波周波数
(△fmax)と、下記(1)式の直列共振条件を満足
するように設定する。 L1*C1=1/(2π*△fmax)2 ・・・・・(1)
周波数以下のバイアス回路インピーダンスを、1Ω以下
の十分低い値にし、かつ、基本波周波数帯におけるバイ
アス回路インピーダンスを、ほぼ開放することができ
る。これにより、FETのドレイン端子あるいは増幅器
の出力端において、信号間の差周波数に発生する2次歪
み電圧成分を抑圧でき、相互変調歪みの劣化を防止でき
る。さらに、主線路に接続する基本波周波数1/4波長
線路は、基本波周波数帯への影響を及ぼさず、バイアス
回路による基本波周波数帯域での損失を小さくする。
アス回路を、多数信号を増幅するマイクロ波電力増幅器
用バイアス回路において、一端をFETのドレイン端子
あるいは増幅器の出力端に接続した基本波周波数の1/
4波長線路の他端が、該線路のインダクタンスと信号間
の最大の差周波数で直列共振となるキャパシタで終端さ
れた構造としたので、FETのドレイン端子あるいは増
幅器の出力端において、信号間の差周波数に発生する2
次歪み電圧成分を抑圧でき、相互変調歪みの劣化を防止
できる。さらに、主線路に接続する基本波周波数の1/
4波長線路は、基本波周波数帯へ影響を及ぼさずに、バ
イアス回路による基本波周波数帯域での損失を小さくで
きる効果がある。
増幅用バイアス回路の回路構成を示す図である。
増幅用バイアス回路の回路構成を示す図である。
イアス回路の第1従来例を示す図である。
イアス回路の第2従来例を示す図である。
ス成分 C1 第1のキャパシタのキャパシタンス C2 第2のキャパシタのキャパシタンス a 接続点
Claims (2)
- 【請求項1】 多数信号を増幅するマイクロ波電力増幅
器用バイアス回路において、 一端をFETのドレイン端子あるいは増幅器の出力端に
接続した基本波周波数の1/4波長線路の他端が、該線
路のインダクタンスと信号間の最大の差周波数で直列共
振となるキャパシタで終端されたことを特徴とするマイ
クロ波電力増幅器用バイアス回路。 - 【請求項2】 前記1/4波長線路の幅は、基本波周波
数帯で影響が出ない程度にインダクタンス分が低減され
るよう設定されることを特徴とする請求項1記載のマイ
クロ波電力増幅器用バイアス回路。
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JP31545797A JP3209168B2 (ja) | 1997-11-17 | 1997-11-17 | マイクロ波増幅器用バイアス回路 |
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JP31545797A JP3209168B2 (ja) | 1997-11-17 | 1997-11-17 | マイクロ波増幅器用バイアス回路 |
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Family Applications (1)
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JP31545797A Expired - Fee Related JP3209168B2 (ja) | 1997-11-17 | 1997-11-17 | マイクロ波増幅器用バイアス回路 |
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