JP3201893B2 - 半導体レーザ装置 - Google Patents
半導体レーザ装置Info
- Publication number
- JP3201893B2 JP3201893B2 JP24001793A JP24001793A JP3201893B2 JP 3201893 B2 JP3201893 B2 JP 3201893B2 JP 24001793 A JP24001793 A JP 24001793A JP 24001793 A JP24001793 A JP 24001793A JP 3201893 B2 JP3201893 B2 JP 3201893B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor laser
- electrode
- package
- laser device
- ceramic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3025—Electromagnetic shielding
Landscapes
- Details Of Measuring And Other Instruments (AREA)
- Die Bonding (AREA)
- Semiconductor Lasers (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、光情報処理、光計測及
び光通信に適用される半導体レーザ装置に関するもので
ある。
び光通信に適用される半導体レーザ装置に関するもので
ある。
【０００２】
【従来の技術】従来の半導体レーザ装置の構造を図15に
示している。この図15において、１は半導体レーザチッ
プであって、半導体レーザチップ１が収納された半導体
レーザパッケージを構成し、２はパッケージベース基
板、３はモニタ用受光素子、４は電極端子、５は端子絶
縁部である。
示している。この図15において、１は半導体レーザチッ
プであって、半導体レーザチップ１が収納された半導体
レーザパッケージを構成し、２はパッケージベース基
板、３はモニタ用受光素子、４は電極端子、５は端子絶
縁部である。
【０００３】また、このような従来の技術を利用し、更
に多くの電極端子（10ピン）４，４，…を構成した半導
体レーザ装置の構造を図16に示している。この図16にお
いて、６は信号検出用受光素子である。
に多くの電極端子（10ピン）４，４，…を構成した半導
体レーザ装置の構造を図16に示している。この図16にお
いて、６は信号検出用受光素子である。
【０００４】また、図15及び図16に示す従来の技術の問
題点を解決するために、新たに提案された従来の技術を
図17乃至図19に示している。この図17乃至図19におい
て、７はセラミック外縁部、８は金属ベース基板、９は
マイクロプリズム、10はカバーガラス、11は電極端子に
相当する電極配線パターンである。
題点を解決するために、新たに提案された従来の技術を
図17乃至図19に示している。この図17乃至図19におい
て、７はセラミック外縁部、８は金属ベース基板、９は
マイクロプリズム、10はカバーガラス、11は電極端子に
相当する電極配線パターンである。
【０００５】
【発明が解決しようとする課題】上述した半導体レーザ
装置において、図15に示す従来の技術では、パッケージ
ベース基板２に対して電極端子４を絶縁するために端子
絶縁部５が必要であり、この端子絶縁部５の材料として
はガラスや樹脂が用いられている。
装置において、図15に示す従来の技術では、パッケージ
ベース基板２に対して電極端子４を絶縁するために端子
絶縁部５が必要であり、この端子絶縁部５の材料として
はガラスや樹脂が用いられている。
【０００６】このような半導体レーザパッケージの作製
工程において、電極端子４をパッケージベース基板２に
接触しないようにするためには、通常、端子絶縁部５に
約１ｍｍ以上の穴径が必要であった。
工程において、電極端子４をパッケージベース基板２に
接触しないようにするためには、通常、端子絶縁部５に
約１ｍｍ以上の穴径が必要であった。
【０００７】従って、このような方法により半導体レー
ザパッケージの電極端子４の数を増やすためには、端子
絶縁部５の穴の間隔を考慮して設計する必要があり、半
導体レーザパッケージが大きくなってしまうという問題
があった。実際、このような技術を利用して10端子の半
導体レーザパッケージを構成した場合、図16に示すよう
に、外形が９ｍｍ径と非常に大きくなっていた。
ザパッケージの電極端子４の数を増やすためには、端子
絶縁部５の穴の間隔を考慮して設計する必要があり、半
導体レーザパッケージが大きくなってしまうという問題
があった。実際、このような技術を利用して10端子の半
導体レーザパッケージを構成した場合、図16に示すよう
に、外形が９ｍｍ径と非常に大きくなっていた。
【０００８】このような問題を解決するために、上記端
子絶縁部５の穴径を小さくする例も示されているが、穴
径が0.8mm以下になると、作製コストが非常に大きくな
るという問題があった。
子絶縁部５の穴径を小さくする例も示されているが、穴
径が0.8mm以下になると、作製コストが非常に大きくな
るという問題があった。
【０００９】そこで、このような問題を解決する構造と
して、図17乃至図19に示すように、パッケージベース基
板２を貫通するような電極端子４を設けずに、電極配線
パターン11でもって電極端子を構成する構造が提案され
ている。
して、図17乃至図19に示すように、パッケージベース基
板２を貫通するような電極端子４を設けずに、電極配線
パターン11でもって電極端子を構成する構造が提案され
ている。
【００１０】このような半導体レーザパッケージにおい
ては、半導体レーザ装置として高出力の半導体レーザチ
ップ１を実装する必要があり、光磁気ディスクや相変化
型光ディスクに対応した光ピックアップに応用すること
を考えた場合、半導体レーザ装置のノイズ特性を向上さ
せるために、半導体レーザチップ１に数百ＭHzの高周波
を印加する必要がある。
ては、半導体レーザ装置として高出力の半導体レーザチ
ップ１を実装する必要があり、光磁気ディスクや相変化
型光ディスクに対応した光ピックアップに応用すること
を考えた場合、半導体レーザ装置のノイズ特性を向上さ
せるために、半導体レーザチップ１に数百ＭHzの高周波
を印加する必要がある。
【００１１】この半導体レーザチップ１に高周波を印加
する場合、上記図15に示す半導体レーザ装置において
は、例えば、実開昭６３−１６４８１３号公報に示す構
造に構成され、図20に示すように構成される。この図20
において、12は高周波回路基板、13は高周波回路パッケ
ージである。
する場合、上記図15に示す半導体レーザ装置において
は、例えば、実開昭６３−１６４８１３号公報に示す構
造に構成され、図20に示すように構成される。この図20
において、12は高周波回路基板、13は高周波回路パッケ
ージである。
【００１２】このように高周波回路基板12及びその高周
波が印加される半導体レーザパッケージの電極端子４
は、高周波回路パッケージ13及びパッケージベース基板
２によりシールドされており、高周波の外部への輻射が
最小限に抑えられることになる。このシールド特性は、
光ピックアップ及び光ディスク機器への不要輻射による
影響を抑えるためにも、非常に重要な特性である。
波が印加される半導体レーザパッケージの電極端子４
は、高周波回路パッケージ13及びパッケージベース基板
２によりシールドされており、高周波の外部への輻射が
最小限に抑えられることになる。このシールド特性は、
光ピックアップ及び光ディスク機器への不要輻射による
影響を抑えるためにも、非常に重要な特性である。
【００１３】しかし、図17乃至図19に示す半導体レーザ
パッケージの場合、半導体レーザチップ１への高周波の
印加は、半導体レーザパッケージの内部から周辺にまた
がるように蒸着された電極配線パターン11を通して印加
する以外になく、特に、この電極配線パターン11におい
て、半導体レーザパッケージの周辺の表面に露出された
部分から不要輻射30が発生するという問題があった。
パッケージの場合、半導体レーザチップ１への高周波の
印加は、半導体レーザパッケージの内部から周辺にまた
がるように蒸着された電極配線パターン11を通して印加
する以外になく、特に、この電極配線パターン11におい
て、半導体レーザパッケージの周辺の表面に露出された
部分から不要輻射30が発生するという問題があった。
【００１４】本発明は、斯かる点に鑑みてなされたもの
で、半導体レーザパッケージの小型化を図ると共に、不
要輻射の発生を抑制することができるようにすることを
目的とするものである。
で、半導体レーザパッケージの小型化を図ると共に、不
要輻射の発生を抑制することができるようにすることを
目的とするものである。
【００１５】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明が講じた手段は、半導体レーザチップが表
面側に搭載されたパッケージベース部と、上記パッケー
ジベース部の裏面側から少なくとも表面側に達するよう
に配置された電極部とを備え、上記電極部は、複数の電
極端子と、上記複数の電極端子を少なくとも間にはさむ
絶縁層とを有するものである。
めに、本発明が講じた手段は、半導体レーザチップが表
面側に搭載されたパッケージベース部と、上記パッケー
ジベース部の裏面側から少なくとも表面側に達するよう
に配置された電極部とを備え、上記電極部は、複数の電
極端子と、上記複数の電極端子を少なくとも間にはさむ
絶縁層とを有するものである。
【００１６】また、本発明の半導体レーザ装置は、上記
電極部を複数個有し、そのうち２つの電極部が上記半導
体レーザチップを搭載した部分を間にはさむものであ
る。
電極部を複数個有し、そのうち２つの電極部が上記半導
体レーザチップを搭載した部分を間にはさむものであ
る。
【００１７】また、本発明の半導体レーザ装置は、上記
電極端子が上記絶縁層に対して帯状に蒸着された金属膜
よりなるものである。
電極端子が上記絶縁層に対して帯状に蒸着された金属膜
よりなるものである。
【００１８】また、本発明の半導体レーザ装置は、上記
電極端子が棒状金属よりなるものである。
電極端子が棒状金属よりなるものである。
【００１９】また、本発明の半導体レーザ装置は、上記
電極部を複数個有し、それぞれの電極部には、上記複数
の電極端子が並列に配置されたものである。
電極部を複数個有し、それぞれの電極部には、上記複数
の電極端子が並列に配置されたものである。
【００２０】また、本発明が講じた他の手段は、半導体
レーザチップが搭載されたパッケージベース部と、上記
パッケージベース部の裏面側から表面側へ向かうように
配置された第１の絶縁部と、上記第１の絶縁部に接する
第２の絶縁部と、上記パッケージベース部の裏面側から
表面側へ貫通するように上記第１の絶縁部と上記第２の
絶縁部との間にはさまれた電極端子と、上記電極端子と
接続されて上記半導体レーザチップと導通する回路とを
備えたものである。
レーザチップが搭載されたパッケージベース部と、上記
パッケージベース部の裏面側から表面側へ向かうように
配置された第１の絶縁部と、上記第１の絶縁部に接する
第２の絶縁部と、上記パッケージベース部の裏面側から
表面側へ貫通するように上記第１の絶縁部と上記第２の
絶縁部との間にはさまれた電極端子と、上記電極端子と
接続されて上記半導体レーザチップと導通する回路とを
備えたものである。
【００２１】
【作用】上記の構成により、本発明では、電極端子が、
少なくとも絶縁層の間に挟み込まれているので、半導体
レーザチップ及び／又はその他の素子チップ（受光素子
チップ、演算回路素子チップ等）を収納し、且つ多くの
電極端子を必要とする半導体レーザパッケージを非常に
小型化することができる。
少なくとも絶縁層の間に挟み込まれているので、半導体
レーザチップ及び／又はその他の素子チップ（受光素子
チップ、演算回路素子チップ等）を収納し、且つ多くの
電極端子を必要とする半導体レーザパッケージを非常に
小型化することができる。
【００２２】しかも、上記電極端子がパッケージベース
基板を垂直方向に貫通していることから、半導体レーザ
チップに印加する高周波の外部への不要輻射を抑えるこ
とができる。
基板を垂直方向に貫通していることから、半導体レーザ
チップに印加する高周波の外部への不要輻射を抑えるこ
とができる。
【００２３】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。
に説明する。
【００２４】図１乃至図４は、本発明の第１実施例を示
している。この図１において、１は半導体レーザチッ
プ、２はパッケージベース基板、６は信号検出用受光素
子、14は５端子が一体化されたセラミック２層電極、15
はセラミック２層電極14に形成されて電極端子となる金
属蒸着パターンであって、上記半導体レーザチップ１は
パッケージベース基板２に直接あるいはヒートシンク材
を介してボンディングされている。また、図３におい
て、16は第１のセラミック層、17は第２のセラミック
層、18は各セラミック層16，17の張り合わせ面、19及び
20は各セラミック層16，17における上面及び18の反対面
の外側面である。また、図４において、21はセラミック
２層電極14が挿入される貫通孔である。
している。この図１において、１は半導体レーザチッ
プ、２はパッケージベース基板、６は信号検出用受光素
子、14は５端子が一体化されたセラミック２層電極、15
はセラミック２層電極14に形成されて電極端子となる金
属蒸着パターンであって、上記半導体レーザチップ１は
パッケージベース基板２に直接あるいはヒートシンク材
を介してボンディングされている。また、図３におい
て、16は第１のセラミック層、17は第２のセラミック
層、18は各セラミック層16，17の張り合わせ面、19及び
20は各セラミック層16，17における上面及び18の反対面
の外側面である。また、図４において、21はセラミック
２層電極14が挿入される貫通孔である。
【００２５】上記図１におけるセラミック２層電極は、
図３に示すように、第１のセラミック層16と第２のセラ
ミック層17とを張り合わせ面18にて張り合わせすること
により形成されている。つまり、第１のセラミック層16
と第２のセラミック層17とは、それぞれ張り合わせ面18
と上面19及び外側面20とに、複数本（図３の場合５本）
の金属蒸着パターン15が形成されている。これらの２つ
のセラミック層を張り合わせ面18において、お互いの５
本の電極端子である金属蒸着パターン15が重なるように
張り合わせる。このようにして作製したセラミック２層
電極14を、図４に示すように、パッケージベース基板２
に形成された貫通孔21に差し込むことにより、半導体レ
ーザパッケージ32が完成する。
図３に示すように、第１のセラミック層16と第２のセラ
ミック層17とを張り合わせ面18にて張り合わせすること
により形成されている。つまり、第１のセラミック層16
と第２のセラミック層17とは、それぞれ張り合わせ面18
と上面19及び外側面20とに、複数本（図３の場合５本）
の金属蒸着パターン15が形成されている。これらの２つ
のセラミック層を張り合わせ面18において、お互いの５
本の電極端子である金属蒸着パターン15が重なるように
張り合わせる。このようにして作製したセラミック２層
電極14を、図４に示すように、パッケージベース基板２
に形成された貫通孔21に差し込むことにより、半導体レ
ーザパッケージ32が完成する。
【００２６】上記半導体レーザパッケージ32において
は、金属蒸着パターン15である複数の電極端子（図３の
場合５本）を一度に差し込むことができるので、従来の
ようにピン数分だけ電極端子を差し込む必要がない。
は、金属蒸着パターン15である複数の電極端子（図３の
場合５本）を一度に差し込むことができるので、従来の
ようにピン数分だけ電極端子を差し込む必要がない。
【００２７】また、電極端子である金属蒸着パターン15
とパッケージベース基板２との絶縁も、セラミック２層
電極14自体の表面が絶縁性をもっているため、特に留意
することなく差し込むだけで絶縁が確保できるので、従
来の図15及び図16に示す半導体レーザパッケージのよう
に端子絶縁部５内におけるピン位置を考慮する必要がな
くなり、作製が容易に行える。
とパッケージベース基板２との絶縁も、セラミック２層
電極14自体の表面が絶縁性をもっているため、特に留意
することなく差し込むだけで絶縁が確保できるので、従
来の図15及び図16に示す半導体レーザパッケージのよう
に端子絶縁部５内におけるピン位置を考慮する必要がな
くなり、作製が容易に行える。
【００２８】また、セラミック２層電極14自体は、100
μｍ程度までなら容易に薄くでき、しかも、その表面の
金属蒸着パターン15は、蒸着マスクにより100μｍ幅の
電極パターン形成が容易に可能であることから、セラミ
ック２層電極14自体を非常に小さくするすることがで
き、ひいては半導体レーザパッケージ32の小型化を図る
ことができる。
μｍ程度までなら容易に薄くでき、しかも、その表面の
金属蒸着パターン15は、蒸着マスクにより100μｍ幅の
電極パターン形成が容易に可能であることから、セラミ
ック２層電極14自体を非常に小さくするすることがで
き、ひいては半導体レーザパッケージ32の小型化を図る
ことができる。
【００２９】実際に図１に示す半導体レーザパッケージ
32においては、セラミック２層電極14の厚みを0.4mmと
しても３mm角の10端子パッケージを実現することができ
ることからも、非常に小型化に寄与する構造となる。
32においては、セラミック２層電極14の厚みを0.4mmと
しても３mm角の10端子パッケージを実現することができ
ることからも、非常に小型化に寄与する構造となる。
【００３０】また、上記セラミック２層電極14の構造を
いかして、図５に示すように、平板状のパッケージベー
ス基板２にすることにより、パッケージベース基板２自
体も低コストで実現できるとともに、さらに小型化が実
現できる。
いかして、図５に示すように、平板状のパッケージベー
ス基板２にすることにより、パッケージベース基板２自
体も低コストで実現できるとともに、さらに小型化が実
現できる。
【００３１】そして、この図５に示す平板のパッケージ
ベース基板２においては、例えば、本願発明者が提案し
た特開平４−１９６１８９号公報に示すような素子、す
なはち、図６に示すように、45゜のマイクロミラー23を
形成したシリコン基板22上に半導体レーザチップ１を配
置し、半導体レーザチップ１からの出射光を上方に向け
るようにした素子を採用することにより、半導体レーザ
装置を構成することが可能になる。尚、図６における24
は受光素子領域である。
ベース基板２においては、例えば、本願発明者が提案し
た特開平４−１９６１８９号公報に示すような素子、す
なはち、図６に示すように、45゜のマイクロミラー23を
形成したシリコン基板22上に半導体レーザチップ１を配
置し、半導体レーザチップ１からの出射光を上方に向け
るようにした素子を採用することにより、半導体レーザ
装置を構成することが可能になる。尚、図６における24
は受光素子領域である。
【００３２】また、図７に示すように、パッケージベー
ス基板２の外周部を高くして断面を凹状にすることによ
り、図15及び図16に示すような従来の半導体レーザパッ
ケージに必要であった複雑な構造の金属キャップ（図８
参照）が不要になり、ガラス板（又は樹脂等の透明部
材）25のみで封止できるようになり、さらに低コスト化
が可能である。尚、図８に示す従来の金属キャップにお
いて、26は金属キャップ外周部、27は窓ガラスである。
ス基板２の外周部を高くして断面を凹状にすることによ
り、図15及び図16に示すような従来の半導体レーザパッ
ケージに必要であった複雑な構造の金属キャップ（図８
参照）が不要になり、ガラス板（又は樹脂等の透明部
材）25のみで封止できるようになり、さらに低コスト化
が可能である。尚、図８に示す従来の金属キャップにお
いて、26は金属キャップ外周部、27は窓ガラスである。
【００３３】また、この図７においては、ガラス基板25
のかわりにホログラム光学素子や偏光フィルタ、更に、
プリズム等の光学部材を用いることにより、更に機能を
付加した素子を得ることができるようになる。
のかわりにホログラム光学素子や偏光フィルタ、更に、
プリズム等の光学部材を用いることにより、更に機能を
付加した素子を得ることができるようになる。
【００３４】図９は、上述した第１の実施例で示した半
導体レーザパッケージ32を適用し、半導体レーザチップ
１に高周波を印加する高周波回路基板12を接続した半導
体レーザ装置を示している。この図９において、28はホ
ログラム光学素子、29はハンダ付部、12aは高周波回路
基板12に形成され半導体レーザチップ１に接続される電
気回路である。
導体レーザパッケージ32を適用し、半導体レーザチップ
１に高周波を印加する高周波回路基板12を接続した半導
体レーザ装置を示している。この図９において、28はホ
ログラム光学素子、29はハンダ付部、12aは高周波回路
基板12に形成され半導体レーザチップ１に接続される電
気回路である。
【００３５】この図９に示す半導体レーザ装置において
は、半導体レーザチップ１に高周波を印加するセラミッ
ク２層電極14が、高周波回路パッケージ13とパッケージ
ベース基盤２とにシールドされており、電極配線パター
ンが表面に露出することがないため、高周波の不要輻射
を抑えることができる。
は、半導体レーザチップ１に高周波を印加するセラミッ
ク２層電極14が、高周波回路パッケージ13とパッケージ
ベース基盤２とにシールドされており、電極配線パター
ンが表面に露出することがないため、高周波の不要輻射
を抑えることができる。
【００３６】しかも、高周波を印加する高周波回路基板
12には、高周波電気回路12aが実装されると共に、２つ
のスルーホール12b，12bが形成され、各スルーホール12
b，12bにセラミック２層電極14が挿入されており、電極
端子を10端子構成することができるため、回路基板コス
トを低減できると共に、セラミック２層電極14を高周波
回路基板12の各スルーホール12b，12bに差し込む際に
も、セラミック２層電極14が少なく且つセラミック２層
電極14自体が硬いことにより、セラミック２層電極14の
曲がり等による差込み不良を防止することができる。
12には、高周波電気回路12aが実装されると共に、２つ
のスルーホール12b，12bが形成され、各スルーホール12
b，12bにセラミック２層電極14が挿入されており、電極
端子を10端子構成することができるため、回路基板コス
トを低減できると共に、セラミック２層電極14を高周波
回路基板12の各スルーホール12b，12bに差し込む際に
も、セラミック２層電極14が少なく且つセラミック２層
電極14自体が硬いことにより、セラミック２層電極14の
曲がり等による差込み不良を防止することができる。
【００３７】図10は、本発明による半導体レーザパッケ
ージ32をリードフレーム化した構造を示し、半導体レー
ザパッケージ32がリードフレーム31に複数個連結して形
成されている。
ージ32をリードフレーム化した構造を示し、半導体レー
ザパッケージ32がリードフレーム31に複数個連結して形
成されている。
【００３８】この図10に示す半導体レーザ装置において
は、従来、図15及び図16に示すような電極端子４がパッ
ケージベース基盤２に対して垂直方向に設けられている
半導体レーザパッケージ32は、個別に取り扱われていた
が、図10に示すように、半導体レーザパッケージ32をリ
ードフレーム31に配置することにより、多連構造にする
ことができ、製造時の位置決め精度の向上及び取り扱い
速度の向上を図ることができ、コスト低減を図ることが
できる。
は、従来、図15及び図16に示すような電極端子４がパッ
ケージベース基盤２に対して垂直方向に設けられている
半導体レーザパッケージ32は、個別に取り扱われていた
が、図10に示すように、半導体レーザパッケージ32をリ
ードフレーム31に配置することにより、多連構造にする
ことができ、製造時の位置決め精度の向上及び取り扱い
速度の向上を図ることができ、コスト低減を図ることが
できる。
【００３９】図11は、セラミック２層電極14の他の実施
例を示し、前実施例が金属蒸着パターン15で電極端子を
構成したのに代えて、金属端子30で電極端子を構成した
もので、金属端子30を２つのセラミック層16，17で挟み
込んだもので、前実施例と同様の効果を発揮する。
例を示し、前実施例が金属蒸着パターン15で電極端子を
構成したのに代えて、金属端子30で電極端子を構成した
もので、金属端子30を２つのセラミック層16，17で挟み
込んだもので、前実施例と同様の効果を発揮する。
【００４０】また、上記セラミック２層電極14は、２つ
のセラミック層16，17に限られず、更に多層に刷るよう
にしてもよく、また、スルーホールを用いてセラミック
層間の電極端子を連結することにより複雑な電極構造を
実現するようにしてもよく、これによってより顕著な効
果を発揮する。また、絶縁材料としてセラミックを用い
ているが、樹脂等他の絶縁材料でも同様の効果を発揮す
る。
のセラミック層16，17に限られず、更に多層に刷るよう
にしてもよく、また、スルーホールを用いてセラミック
層間の電極端子を連結することにより複雑な電極構造を
実現するようにしてもよく、これによってより顕著な効
果を発揮する。また、絶縁材料としてセラミックを用い
ているが、樹脂等他の絶縁材料でも同様の効果を発揮す
る。
【００４１】図12は、請求項２に係る発明の実施例を示
し、セラミック２層電極14自体に高周波回路、演算回路
等の通常の電気回路33を構成したもので、電気回路素子
34がセラミック２層電極14に実装されている。この結
果、より機能の優れた半導体レーザ装置を得ることもで
きる。
し、セラミック２層電極14自体に高周波回路、演算回路
等の通常の電気回路33を構成したもので、電気回路素子
34がセラミック２層電極14に実装されている。この結
果、より機能の優れた半導体レーザ装置を得ることもで
きる。
【００４２】尚、図12における半導体レーザ装置におい
て、図７に示すように、パッケージベース基板２の外周
部を高く設計することにより、図７の半導体レーザパッ
ケージ32と同等の効果が得ることができる。
て、図７に示すように、パッケージベース基板２の外周
部を高く設計することにより、図７の半導体レーザパッ
ケージ32と同等の効果が得ることができる。
【００４３】図13及び図14は、請求項３に係る発明の実
施例における前提構造を示し、半導体レーザチップ１に
高周波を印加する高周波印加用電極端子35がパッケージ
ベース基板２に対して垂直方向に端子絶縁部34介して貫
挿されている。この高周波印加用電極端子35及び端子絶
縁部34を図１又は図11に示すセラミック２層電極14で構
成する。尚、図13及び図14において、７はセラミック外
縁部、11は電極端子に相当する電極配線パターンであ
る。
施例における前提構造を示し、半導体レーザチップ１に
高周波を印加する高周波印加用電極端子35がパッケージ
ベース基板２に対して垂直方向に端子絶縁部34介して貫
挿されている。この高周波印加用電極端子35及び端子絶
縁部34を図１又は図11に示すセラミック２層電極14で構
成する。尚、図13及び図14において、７はセラミック外
縁部、11は電極端子に相当する電極配線パターンであ
る。
【００４４】このような構造にすることにより、半導体
レーザに高周波を印加する電極端子35だけはパッケージ
ベース基板２に対して垂直であるため、高周波回路基板
及び高周波回路パッケージとの接続を考えた場合、図９
に示す実施例と同様、高周波回路パッケージ13とパッケ
ージベース基板２とにより、高周波印加用電極端子35で
あるセラミック２層電極14をシールドでき、表面に露出
することがなくなるため、高周波の不要輻射を抑えるこ
とができる。
レーザに高周波を印加する電極端子35だけはパッケージ
ベース基板２に対して垂直であるため、高周波回路基板
及び高周波回路パッケージとの接続を考えた場合、図９
に示す実施例と同様、高周波回路パッケージ13とパッケ
ージベース基板２とにより、高周波印加用電極端子35で
あるセラミック２層電極14をシールドでき、表面に露出
することがなくなるため、高周波の不要輻射を抑えるこ
とができる。
【００４５】また、垂直方向の電極端子は製作コストが
高いため、本実施例に示すように垂直方向の電極端子35
をセラミック２層電極14として半導体レーザチップ１の
端子のみに限定し、その他の受光素子等の電極端子は、
従来と同様の電極配線パターン11を採用することによ
り、高周波の不要輻射の抑制と製作コスト低減とを図る
ことができる。
高いため、本実施例に示すように垂直方向の電極端子35
をセラミック２層電極14として半導体レーザチップ１の
端子のみに限定し、その他の受光素子等の電極端子は、
従来と同様の電極配線パターン11を採用することによ
り、高周波の不要輻射の抑制と製作コスト低減とを図る
ことができる。
【００４６】
【発明の効果】以上のように、本発明によれば、電極端
子が、２層以上の絶縁材料の間に挟み込まれた導電性材
料で形成されているので、半導体レーザチップ及び／又
はその他の素子チップ（受光素子チップ、演算回路素子
チップ等）を収納し、且つ多くの電極端子を必要とする
半導体レーザパッケージを非常に小型化することができ
る。
子が、２層以上の絶縁材料の間に挟み込まれた導電性材
料で形成されているので、半導体レーザチップ及び／又
はその他の素子チップ（受光素子チップ、演算回路素子
チップ等）を収納し、且つ多くの電極端子を必要とする
半導体レーザパッケージを非常に小型化することができ
る。
【００４７】また、上記電極をパッケージベース基板に
差し込むことのみでもって絶縁を確保することができる
ので、作成の容易化を図ることができる。
差し込むことのみでもって絶縁を確保することができる
ので、作成の容易化を図ることができる。
【００４８】また、上記電極に電気回路を実装すること
により、機能に優れたものとすることができる。
により、機能に優れたものとすることができる。
【００４９】また、上記電極端子がパッケージベース基
板を垂直方向に貫通していることから、半導体レーザチ
ップに印加する高周波の外部への不要輻射を抑えること
ができる。
板を垂直方向に貫通していることから、半導体レーザチ
ップに印加する高周波の外部への不要輻射を抑えること
ができる。
【００５０】また、上記パッケージベース基板を平板上
に形成することにより、より低コストで半導体レーザパ
ッケージを実現することができる。また、パッケージベ
ース基板として周辺部を高くした構造を採用することに
より、金属キャップが不要の半導体レーザパッケージを
実現することができる。
に形成することにより、より低コストで半導体レーザパ
ッケージを実現することができる。また、パッケージベ
ース基板として周辺部を高くした構造を採用することに
より、金属キャップが不要の半導体レーザパッケージを
実現することができる。
【００５１】更に、絶縁材料による多層電極に構成する
ことにより、複雑な配線構造や電気回路の一体化を実現
することができる。
ことにより、複雑な配線構造や電気回路の一体化を実現
することができる。
【図１】半導体レーザ装置の概略正面図である。
【図２】半導体レーザ装置の概略平面図である。
【図３】半導体レーザ装置の電極を示す斜視図である。
【図４】半導体レーザ装置のパッケージベース基板の斜
視図である。
視図である。
【図５】パッケージベース基板を示す正面図である。
【図６】半導体レーザ素子の構造図である。
【図７】半導体レーザ装置のパッケージベース基板の変
形例を示す正面図である。
形例を示す正面図である。
【図８】従来の半導体レーザ装置のキャップを示す断面
正面図である。
正面図である。
【図９】高周波回路基板を接続した半導体レーザ装置の
断面正面図である。
断面正面図である。
【図１０】リードフレーム化した半導体レーザ装置の平
面図である。
面図である。
【図１１】電極の他の実施例を示す斜視図である。
【図１２】電気回路を備えた半導体レーザ装置の断面正
面図である。
面図である。
【図１３】半導体レーザ装置の他の実施例を示す平面図
である。
である。
【図１４】半導体レーザ装置の他の実施例を示す断面正
面図である。
面図である。
【図１５】従来の半導体レーザ装置を示す斜視図であ
る。
る。
【図１６】従来の他の半導体レーザ装置を示す斜視図で
ある。
ある。
【図１７】従来の他の半導体レーザ装置を示す断面正面
図である。
図である。
【図１８】従来の他の半導体レーザ装置を示す平面図で
ある。
ある。
【図１９】従来の他の半導体レーザ装置を示す断面側面
図である。
図である。
【図２０】高周波回路基板を接続した従来の半導体レー
ザ装置の断面正面図である。
ザ装置の断面正面図である。
1 半導体レーザチップ 2 パッケージベース基板 12 高周波回路基板 12a 高周波電気回路 12b スルーホール 13 高周波回路パッケージ 14 セラミック２層電極 15 金属蒸着パターン 16 第１のセラミック層 17 第２のセラミック層 18 張り合わせ面 21 貫通孔 30 棒状金属端子 31 リードフレーム 32 半導体レーザパッケージ 33 電気回路
フロントページの続き (72)発明者 吉川 昭男 大阪府高槻市幸町１番１号 松下電子工 業株式会社内 (56)参考文献 特開 昭52−26191（ＪＰ，Ａ) 特開 平２−222185（ＪＰ，Ａ) 特開 昭58−2079（ＪＰ，Ａ) 特開 昭63−193579（ＪＰ，Ａ) 実開 昭49−106290（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01S 5/00 - 5/50 G12B 17/02 H01L 21/52
Claims (6)
- 【請求項１】 半導体レーザチップが表面側に搭載され
たパッケージベース部と、 上記パッケージベース部の裏面側から少なくとも表面側
に達するように配置された電極部とを備え、 上記電極部は、複数の電極端子と、上記複数の電極端子
を少なくとも間にはさむ絶縁層とを有する半導体レーザ
装置。 - 【請求項２】 請求項１記載の半導体レーザ装置におい
て、 上記電極部を複数個有し、そのうち２つの電極部が上記
半導体レーザチップを搭載した部分を間にはさむ半導体
レーザ装置。 - 【請求項３】 請求項１記載の半導体レーザ装置におい
て、 上記電極端子が上記絶縁層に対して帯状に蒸着された金
属膜よりなる半導体レーザ装置。 - 【請求項４】 請求項１記載の半導体レーザ装置におい
て、 上記電極端子が棒状金属よりなる半導体レーザ装置。 - 【請求項５】 請求項１記載の半導体レーザ装置におい
て、 上記電極部を複数個有し、それぞれの電極部には、上記
複数の電極端子が並列に配置されている半導体レーザ装
置。 - 【請求項６】 半導体レーザチップが搭載されたパッケ
ージベース部と、 上記パッケージベース部の裏面側から表面側へ向かうよ
うに配置された第１の絶縁部と、 上記第１の絶縁部に接する第２の絶縁部と、 上記パッケージベース部の裏面側から表面側へ貫通する
ように上記第１の絶縁部と上記第２の絶縁部との間には
さまれた電極端子と、 上記電極端子と接続されて上記半導体レーザチップと導
通する回路とを備え ている半導体レーザ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24001793A JP3201893B2 (ja) | 1993-09-27 | 1993-09-27 | 半導体レーザ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24001793A JP3201893B2 (ja) | 1993-09-27 | 1993-09-27 | 半導体レーザ装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000243799A Division JP3509070B2 (ja) | 2000-08-11 | 2000-08-11 | パッケージを用いた電子装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0799367A JPH0799367A (ja) | 1995-04-11 |
| JP3201893B2 true JP3201893B2 (ja) | 2001-08-27 |
Family
ID=17053228
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24001793A Expired - Fee Related JP3201893B2 (ja) | 1993-09-27 | 1993-09-27 | 半導体レーザ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3201893B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4295526B2 (ja) * | 2003-02-26 | 2009-07-15 | 京セラ株式会社 | 光半導体素子収納用パッケージおよび光半導体装置 |
| JP5385116B2 (ja) * | 2009-12-17 | 2014-01-08 | 日本電信電話株式会社 | 光モジュール |
-
1993
- 1993-09-27 JP JP24001793A patent/JP3201893B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0799367A (ja) | 1995-04-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100932824B1 (ko) | 고체 촬상 장치 및 그의 제조 방법 | |
| KR100375809B1 (ko) | 액정 표시 장치에 반도체 장치를 실장하기 위한 구조 및그 반도체 장치 | |
| JP3138539B2 (ja) | 半導体装置及びｃｏｂ基板 | |
| JPH0529537A (ja) | 半導体モジユール構造 | |
| JP3201893B2 (ja) | 半導体レーザ装置 | |
| JPH07142283A (ja) | コンデンサ及びこれを用いた実装構造 | |
| JP3509070B2 (ja) | パッケージを用いた電子装置 | |
| JP2901356B2 (ja) | 混成集積回路 | |
| JP2973646B2 (ja) | ベアチップｌｓｉの実装構造 | |
| JP3799348B2 (ja) | パッケージ及びそれを用いた電子装置 | |
| JP2524482B2 (ja) | Ｑｆｐ構造半導体装置 | |
| JPH05211256A (ja) | 半導体装置 | |
| JP3232723B2 (ja) | 電子回路装置およびその製造方法 | |
| JPS58159361A (ja) | 多層混成集積回路装置 | |
| JPH03109760A (ja) | 半導体装置 | |
| JP2956199B2 (ja) | 半導体装置の構造 | |
| JPH0982826A (ja) | 半導体素子封止用パッケージおよびそれを用いた回路装置の実装構造 | |
| JPH05335695A (ja) | シングルインラインモジュール | |
| JPS61166148A (ja) | 多層混成集積回路装置 | |
| JPH09139441A (ja) | 半導体装置およびその製造方法 | |
| JPH0645763A (ja) | 印刷配線板 | |
| JPH0631723Y2 (ja) | 半導体装置 | |
| JPH06132445A (ja) | 電子部品のパッケージ | |
| CN116995039A (zh) | 电子封装模块及其制造方法 | |
| JPH01318259A (ja) | 混成集積回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010605 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080622 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090622 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100622 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |