JP3198579B2 - 半導体デバイスにおける抵抗調整方法 - Google Patents
半導体デバイスにおける抵抗調整方法Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体デバイスにおける
抵抗調整方法に関するものであり，特に，たとえば，バ
イポーラトランジスタ差動増幅回路などの負荷抵抗とし
て使用される１対の抵抗であって半導体デバイスに形成
される抵抗相互間の抵抗比率（抵抗ペア比）を改善する
半導体デバイスにおける抵抗調整方法に関する。
抵抗調整方法に関するものであり，特に，たとえば，バ
イポーラトランジスタ差動増幅回路などの負荷抵抗とし
て使用される１対の抵抗であって半導体デバイスに形成
される抵抗相互間の抵抗比率（抵抗ペア比）を改善する
半導体デバイスにおける抵抗調整方法に関する。
【０００２】
【従来の技術】抵抗素子をペアとして使用し，その抵抗
ペア比を正確に設定すべき回路例として図６に示すバイ
ポーラトランジスタを用いた差動増幅回路がある。図６
の差動増幅回路は，第１の負荷抵抗器（素子）７Ａ，第
１のバイポーラトランジスタ１８，第２の負荷抵抗器１
０７Ａ，第２のバイポーラトランジスタ１９および電流
源２０が図示のごとく接続されている。この差動増幅回
路は，第１のバイポーラトランジスタ１８と第２のバイ
ポーラトランジスタ１９とのベース間に印加された入力
電圧ｖinを増幅して第１のバイポーラトランジスタ１８
および第２のバイポーラトランジスタ１９のコレクタに
増幅した出力電圧ｖout を出力する。
ペア比を正確に設定すべき回路例として図６に示すバイ
ポーラトランジスタを用いた差動増幅回路がある。図６
の差動増幅回路は，第１の負荷抵抗器（素子）７Ａ，第
１のバイポーラトランジスタ１８，第２の負荷抵抗器１
０７Ａ，第２のバイポーラトランジスタ１９および電流
源２０が図示のごとく接続されている。この差動増幅回
路は，第１のバイポーラトランジスタ１８と第２のバイ
ポーラトランジスタ１９とのベース間に印加された入力
電圧ｖinを増幅して第１のバイポーラトランジスタ１８
および第２のバイポーラトランジスタ１９のコレクタに
増幅した出力電圧ｖout を出力する。
【０００３】図６に示した差動増幅回路は半導体デバイ
スとして形成することが多い。つまり，図６に示す差動
増幅回路を，同一の半導体基板に第１のバイポーラトラ
ンジスタ１８と第２のバイポーラトランジスタ１９，ト
ランジスタを有する電流源２０を形成するとき，これら
の製造プロセス過程において，第１の負荷抵抗器７Ａお
よび第２の負荷抵抗器１０７Ａも形成してワンチップＩ
Ｃとして製造する。
スとして形成することが多い。つまり，図６に示す差動
増幅回路を，同一の半導体基板に第１のバイポーラトラ
ンジスタ１８と第２のバイポーラトランジスタ１９，ト
ランジスタを有する電流源２０を形成するとき，これら
の製造プロセス過程において，第１の負荷抵抗器７Ａお
よび第２の負荷抵抗器１０７Ａも形成してワンチップＩ
Ｃとして製造する。
【０００４】半導体基板に第１の負荷抵抗器７Ａおよび
第２の負荷抵抗器１０７Ａを形成する方法としては，半
導体層に不純物を拡散して拡散抵抗として形成する方
法，ポリシリコンを用いて形成する方法，アモルファス
シリコンを用いて形成する方法などがあるが，これらの
抵抗はもともと正確な抵抗値で製造することが難しいだ
けでなく，図６に示した差動増幅回路などにおいては第
１の負荷抵抗器７Ａと第２の負荷抵抗器１０７Ａの抵抗
ペア比が問題となる。
第２の負荷抵抗器１０７Ａを形成する方法としては，半
導体層に不純物を拡散して拡散抵抗として形成する方
法，ポリシリコンを用いて形成する方法，アモルファス
シリコンを用いて形成する方法などがあるが，これらの
抵抗はもともと正確な抵抗値で製造することが難しいだ
けでなく，図６に示した差動増幅回路などにおいては第
１の負荷抵抗器７Ａと第２の負荷抵抗器１０７Ａの抵抗
ペア比が問題となる。
【０００５】出力電圧ｖout は第１の負荷抵抗器７Ａの
抵抗値をＲ1 ，第２の負荷抵抗器１０７Ａの抵抗値をＲ
2 とし，第１の負荷抵抗器７Ａを流れる電流をｉ2 ，第
２の負荷抵抗器１０７Ａに流れる電流をｉ2 とした場
合，下記式で表される。 ｖout ＝（Ｒ1 ・ｉ1 ）−（Ｒ2 ・ｉ2 ） ・・・（１） したがって，抵抗値Ｒ1 と抵抗値Ｒ1 との抵抗ペア比が
差動増幅回路の精度に大きく影響する。
抵抗値をＲ1 ，第２の負荷抵抗器１０７Ａの抵抗値をＲ
2 とし，第１の負荷抵抗器７Ａを流れる電流をｉ2 ，第
２の負荷抵抗器１０７Ａに流れる電流をｉ2 とした場
合，下記式で表される。 ｖout ＝（Ｒ1 ・ｉ1 ）−（Ｒ2 ・ｉ2 ） ・・・（１） したがって，抵抗値Ｒ1 と抵抗値Ｒ1 との抵抗ペア比が
差動増幅回路の精度に大きく影響する。
【０００６】
【発明が解決しようとする課題】半導体デバイスとして
上記第１の負荷抵抗器７Ａおよび第２の負荷抵抗器１０
７Ａをバイポーラトランジスタ１８および１９などと同
じデバイスに同じ条件で形成した場合，本来，同じ抵抗
値として形成されるはずである。しかしながら，もとも
とかかる抵抗の値を正確に設定することの難しさに加え
て，同じ抵抗ペア比で形成されるべきが，実際には抵抗
形成時のエッチングの形状寸法の微小なバラツキ，コン
タクト抵抗の差異などにより，両者の抵抗ペア比すらも
狂う場合がある。通常，数％程度の狂いがでる。かかる
抵抗ペア比の狂いは上記式１から明らかなように，差動
増幅回路の精度を低下させる。
上記第１の負荷抵抗器７Ａおよび第２の負荷抵抗器１０
７Ａをバイポーラトランジスタ１８および１９などと同
じデバイスに同じ条件で形成した場合，本来，同じ抵抗
値として形成されるはずである。しかしながら，もとも
とかかる抵抗の値を正確に設定することの難しさに加え
て，同じ抵抗ペア比で形成されるべきが，実際には抵抗
形成時のエッチングの形状寸法の微小なバラツキ，コン
タクト抵抗の差異などにより，両者の抵抗ペア比すらも
狂う場合がある。通常，数％程度の狂いがでる。かかる
抵抗ペア比の狂いは上記式１から明らかなように，差動
増幅回路の精度を低下させる。
【０００７】ＩＣチップなどに形成した後では，もはや
外づけ抵抗で抵抗ペア比を調整することもできず，結
局，ＩＣデバイスの歩留りを低下させることになる。デ
バイス製造段階において，抵抗形成の精度を改善する対
策は種々考えられるが，抵抗形成後にさらに抵抗ペア比
を低下させる要因も存在し得る。したがって，たとえ
ば，上述したように差動増幅回路の一部のＩＣとして形
成した後，ＩＣデバイスの完成段階の製品検査後に抵抗
ペア比を改善したい場合があり，このような事態には従
来の方法では対応できないという問題がある。
外づけ抵抗で抵抗ペア比を調整することもできず，結
局，ＩＣデバイスの歩留りを低下させることになる。デ
バイス製造段階において，抵抗形成の精度を改善する対
策は種々考えられるが，抵抗形成後にさらに抵抗ペア比
を低下させる要因も存在し得る。したがって，たとえ
ば，上述したように差動増幅回路の一部のＩＣとして形
成した後，ＩＣデバイスの完成段階の製品検査後に抵抗
ペア比を改善したい場合があり，このような事態には従
来の方法では対応できないという問題がある。
【０００８】上述した問題は１対の抵抗を使用する場合
に限らず，複数の抵抗素子を半導体デバイスに形成した
場合であって，それらの抵抗値の正確さが要求される場
合あるいは抵抗素子相互間の正確な抵抗比率が要求され
る場合も上記同様の問題に遭遇する。したがって，本発
明はかかる問題を解決し，抵抗比率または抵抗値を改善
する半導体デバイスにおける抵抗調整方法を提供するこ
とを目的とする。
に限らず，複数の抵抗素子を半導体デバイスに形成した
場合であって，それらの抵抗値の正確さが要求される場
合あるいは抵抗素子相互間の正確な抵抗比率が要求され
る場合も上記同様の問題に遭遇する。したがって，本発
明はかかる問題を解決し，抵抗比率または抵抗値を改善
する半導体デバイスにおける抵抗調整方法を提供するこ
とを目的とする。
【０００９】
【課題を解決するための手段】上記問題を解決し，上述
した目的を達成するため，本発明の半導体デバイスにお
ける抵抗調整方法によれば，半導体回路にペアとして使
用するため半導体基板に１対の抵抗層の抵抗値を均一ま
たは所定の比率にする抵抗調整方法であって，抵抗値を
小さくすべき一方の抵抗層について，所定の抵抗値にな
るまで当該抵抗層を加熱する。特定的には，上記抵抗層
は半導体デバイスに形成された不純物拡散抵抗層，ポリ
シリコンなどの導電材料からなる抵抗層，アモルファス
シリコン抵抗層などであり，上記半導体基板にこれらの
抵抗層が形成された後，半導体デバイスとしての完成段
階において，これらの抵抗層の上部に形成された層の上
から選択的アニールにより上記抵抗の値を調整する。
した目的を達成するため，本発明の半導体デバイスにお
ける抵抗調整方法によれば，半導体回路にペアとして使
用するため半導体基板に１対の抵抗層の抵抗値を均一ま
たは所定の比率にする抵抗調整方法であって，抵抗値を
小さくすべき一方の抵抗層について，所定の抵抗値にな
るまで当該抵抗層を加熱する。特定的には，上記抵抗層
は半導体デバイスに形成された不純物拡散抵抗層，ポリ
シリコンなどの導電材料からなる抵抗層，アモルファス
シリコン抵抗層などであり，上記半導体基板にこれらの
抵抗層が形成された後，半導体デバイスとしての完成段
階において，これらの抵抗層の上部に形成された層の上
から選択的アニールにより上記抵抗の値を調整する。
【００１０】
【作用】加熱することにより，拡散抵抗の体積が広がり
抵抗が下がる。あるいは，ポリシリコンなどにおいては
移動度，活性化率が変化して抵抗値が変化する。加熱方
法としては，選択的アニール法，特にレーザーアニール
法などが好適である。
抵抗が下がる。あるいは，ポリシリコンなどにおいては
移動度，活性化率が変化して抵抗値が変化する。加熱方
法としては，選択的アニール法，特にレーザーアニール
法などが好適である。
【００１１】
【実施例】本発明の半導体デバイスにおける抵抗調整方
法の第１実施例として，図６に図解したバイポーラトラ
ンジスタを用いた差動増幅回路に組み込まれる１対の抵
抗を半導体デバイスに形成される不純物拡散抵抗（モノ
リシックＩＣ抵抗）として形成する場合に関連づけてそ
の抵抗ペア比を改善方法を例示する。図１は図６に示し
た第１の負荷抵抗器７Ａおよび第２の負荷抵抗器１０７
Ａとして示した抵抗を，それぞれ第１の抵抗層７および
第２の抵抗層１０７として半導体デバイスに形成したと
きの平面図である。図２は図１における線Ｘ−Ｘにおけ
る断面図を示す。図１は図２の線Ｈ−Ｈにおける平面図
でもある。なお，バイポーラトランジスタ差動増幅回路
を構成するバイポーラトランジスタ１８，１９，電流源
２０などの部分は図示していない。
法の第１実施例として，図６に図解したバイポーラトラ
ンジスタを用いた差動増幅回路に組み込まれる１対の抵
抗を半導体デバイスに形成される不純物拡散抵抗（モノ
リシックＩＣ抵抗）として形成する場合に関連づけてそ
の抵抗ペア比を改善方法を例示する。図１は図６に示し
た第１の負荷抵抗器７Ａおよび第２の負荷抵抗器１０７
Ａとして示した抵抗を，それぞれ第１の抵抗層７および
第２の抵抗層１０７として半導体デバイスに形成したと
きの平面図である。図２は図１における線Ｘ−Ｘにおけ
る断面図を示す。図１は図２の線Ｈ−Ｈにおける平面図
でもある。なお，バイポーラトランジスタ差動増幅回路
を構成するバイポーラトランジスタ１８，１９，電流源
２０などの部分は図示していない。
【００１２】モノリシックＩＣ抵抗（拡散抵抗）として
形成される第１の抵抗層７および第２の抵抗層１０７
は，シリコン（Ｓｉ）そのものを抵抗としｐｎ接合によ
って絶縁分離されたｎ- 形アイソレーション層５の中に
ｐ形の不純物を選択拡散して形成する。図２に図解する
ように，Ｐ形シリコン基板１の上にｎ+ 形シリコン層３
が形成されｐｎ接合を構成し，ｎ+ 形層３の上にｎ- 形
シリコン・アイソレーション層５を形成し，このｎ- 形
シリコン・アイソレーション層５の上部にｐ形の不純
物，たとえば，ボロンＢを選択拡散して不純物拡散層の
モノリシックＩＣ抵抗である第１の抵抗層７を形成す
る。第１の抵抗層７の両端にはｐ+ 形抵抗接続部８１お
よび８２が形成され，第１の抵抗層７およびｐ+ 形抵抗
接続部８１，８２を覆って二酸化シリコン（ＳｉＯ2 ）
の薄いシリコン酸化膜１１が形成される。ｐ+ 形抵抗接
続部８１，８２の上部のシリコン酸化膜１１にコンタク
トホール１０Ａ，１０Ｂが形成され，これらコンタクト
ホール１０Ａ，１０Ｂを介して接続層１５，１６がｐ+
形抵抗接続部８１，８２に接続され，第１の抵抗層７が
図６に示した第１のバイポーラトランジスタ１８（図示
せず）および電源ラインＶccに接続される。第２の抵抗
層１０７は第１の抵抗層７と同じプロセス条件で製造さ
れる。第１の抵抗層７と第２の抵抗層１０７とは間隔Ｄ
だけ隔てられている。
形成される第１の抵抗層７および第２の抵抗層１０７
は，シリコン（Ｓｉ）そのものを抵抗としｐｎ接合によ
って絶縁分離されたｎ- 形アイソレーション層５の中に
ｐ形の不純物を選択拡散して形成する。図２に図解する
ように，Ｐ形シリコン基板１の上にｎ+ 形シリコン層３
が形成されｐｎ接合を構成し，ｎ+ 形層３の上にｎ- 形
シリコン・アイソレーション層５を形成し，このｎ- 形
シリコン・アイソレーション層５の上部にｐ形の不純
物，たとえば，ボロンＢを選択拡散して不純物拡散層の
モノリシックＩＣ抵抗である第１の抵抗層７を形成す
る。第１の抵抗層７の両端にはｐ+ 形抵抗接続部８１お
よび８２が形成され，第１の抵抗層７およびｐ+ 形抵抗
接続部８１，８２を覆って二酸化シリコン（ＳｉＯ2 ）
の薄いシリコン酸化膜１１が形成される。ｐ+ 形抵抗接
続部８１，８２の上部のシリコン酸化膜１１にコンタク
トホール１０Ａ，１０Ｂが形成され，これらコンタクト
ホール１０Ａ，１０Ｂを介して接続層１５，１６がｐ+
形抵抗接続部８１，８２に接続され，第１の抵抗層７が
図６に示した第１のバイポーラトランジスタ１８（図示
せず）および電源ラインＶccに接続される。第２の抵抗
層１０７は第１の抵抗層７と同じプロセス条件で製造さ
れる。第１の抵抗層７と第２の抵抗層１０７とは間隔Ｄ
だけ隔てられている。
【００１３】シリコン半導体の抵抗率はドーピングされ
ている不純物の量が多いほど小さい。図３に示したよう
に，不純物濃度Ｎは深さｘ方向に漸次変化するので，そ
の平均抵抗率（体積抵抗率）をρm とすると, 抵抗値Ｒ
は下記式で表される。 Ｒ＝ρm （Ｌ／ｄ1 ｘｗ） ・・・（２） あるいは，面積抵抗率ρs ＝ρm ／ｄ1 を用いれば，抵
抗値Ｒは下記式で表される。 Ｒ＝ρs （Ｌ／ｗ） ・・・（３） たとえば，この実施例では，隣接する間隔Ｄは２０μ
ｍ，第１の抵抗層７の幅ｗは５μｍ，長さＬは１５μ
ｍ，深さｄ1 は０．３μｍであり，ｎ- 形アイソレーシ
ョン層５の深さｄ２は２μｍである。
ている不純物の量が多いほど小さい。図３に示したよう
に，不純物濃度Ｎは深さｘ方向に漸次変化するので，そ
の平均抵抗率（体積抵抗率）をρm とすると, 抵抗値Ｒ
は下記式で表される。 Ｒ＝ρm （Ｌ／ｄ1 ｘｗ） ・・・（２） あるいは，面積抵抗率ρs ＝ρm ／ｄ1 を用いれば，抵
抗値Ｒは下記式で表される。 Ｒ＝ρs （Ｌ／ｗ） ・・・（３） たとえば，この実施例では，隣接する間隔Ｄは２０μ
ｍ，第１の抵抗層７の幅ｗは５μｍ，長さＬは１５μ
ｍ，深さｄ1 は０．３μｍであり，ｎ- 形アイソレーシ
ョン層５の深さｄ２は２μｍである。
【００１４】上述したように同じプロセス条件で形成し
ても，第１の抵抗層７の抵抗値Ｒ1と第２の抵抗層１０
７の第２の抵抗値Ｒ2 との間には通常，数％程度のバラ
ツキが発生する。このバラツキが図６に示した差動増幅
回路において問題になることは上述したとおりである。
ても，第１の抵抗層７の抵抗値Ｒ1と第２の抵抗層１０
７の第２の抵抗値Ｒ2 との間には通常，数％程度のバラ
ツキが発生する。このバラツキが図６に示した差動増幅
回路において問題になることは上述したとおりである。
【００１５】かかる抵抗ペア比を改善するため，本実施
例においては，図４に示すように，一方の抵抗，たとえ
ば，第１の抵抗層７の抵抗値を選択的レーザーアニール
法によって変化させる。選択的レーザーアニール法によ
る加熱処理は好適には，第１の抵抗層７および第２の抵
抗層１０７が形成され，その上部に上部絶縁層１７など
の層間絶縁膜，保護膜などの被覆が形成され，ＩＣチッ
プに組み込まれる前に，差動増幅回路としての特性検査
を行ったとき，精度が充分でないと判断され抵抗ペア比
の改善が必要とされたときに，行われる。
例においては，図４に示すように，一方の抵抗，たとえ
ば，第１の抵抗層７の抵抗値を選択的レーザーアニール
法によって変化させる。選択的レーザーアニール法によ
る加熱処理は好適には，第１の抵抗層７および第２の抵
抗層１０７が形成され，その上部に上部絶縁層１７など
の層間絶縁膜，保護膜などの被覆が形成され，ＩＣチッ
プに組み込まれる前に，差動増幅回路としての特性検査
を行ったとき，精度が充分でないと判断され抵抗ペア比
の改善が必要とされたときに，行われる。
【００１６】レーザーアニールを適用して選択的に抵抗
を加熱すると，その熱によって拡散層が広がり，上記し
た式から明らかなように，その抵抗値が小さくなる。し
たがって，レーザーアニールを適用する抵抗としては抵
抗の値を小さくすべきほうの抵抗，この例では第１の抵
抗層７について行う。本実施例ではアルゴン（Ａr)レー
ザーを用い，そのレーザー光のビームをレンズで絞っ
て，図４に示したレーザービーム径ＢＳのレーザービー
ム２１を上部絶縁層１７の上部から第１の抵抗層７に焦
点が合うようにスキャンさせた。第１の抵抗層７と第２
の抵抗層１０７との間隔Ｄが上述したように２０μｍ，
幅ｗが５μｍ，長さＬが１５μｍであるとき，レーザー
ビーム径ＢＳは５μｍ〜１０μｍとした。アルゴンレー
ザーはパルスレーザーであるから，図４に示したように
レーザービーム２１を長さＬ方向に沿って繰り返しスキ
ャンして第１の抵抗層７を選択的にレーザーアニール処
理した。
を加熱すると，その熱によって拡散層が広がり，上記し
た式から明らかなように，その抵抗値が小さくなる。し
たがって，レーザーアニールを適用する抵抗としては抵
抗の値を小さくすべきほうの抵抗，この例では第１の抵
抗層７について行う。本実施例ではアルゴン（Ａr)レー
ザーを用い，そのレーザー光のビームをレンズで絞っ
て，図４に示したレーザービーム径ＢＳのレーザービー
ム２１を上部絶縁層１７の上部から第１の抵抗層７に焦
点が合うようにスキャンさせた。第１の抵抗層７と第２
の抵抗層１０７との間隔Ｄが上述したように２０μｍ，
幅ｗが５μｍ，長さＬが１５μｍであるとき，レーザー
ビーム径ＢＳは５μｍ〜１０μｍとした。アルゴンレー
ザーはパルスレーザーであるから，図４に示したように
レーザービーム２１を長さＬ方向に沿って繰り返しスキ
ャンして第１の抵抗層７を選択的にレーザーアニール処
理した。
【００１７】図５に上記レーザーアニール法を適用した
結果を示す。横軸は深さｘを示し，縦軸は抵抗値Ｒを示
す。曲線ＣＶ１がレーザーアニール法を適用する前の抵
抗特性値Ｒを示し，曲線ＣＶ２がレーザーアニール法を
適用した後の抵抗特性値Ｒを示す。このように，レーザ
ーアニールを適用することにより，第１の抵抗層７の抵
抗値のプロファイルを変化させることができる。いかに
抵抗のプロファイルを変化させるかについては，スキャ
ンの回数などを適切に調整して行う。
結果を示す。横軸は深さｘを示し，縦軸は抵抗値Ｒを示
す。曲線ＣＶ１がレーザーアニール法を適用する前の抵
抗特性値Ｒを示し，曲線ＣＶ２がレーザーアニール法を
適用した後の抵抗特性値Ｒを示す。このように，レーザ
ーアニールを適用することにより，第１の抵抗層７の抵
抗値のプロファイルを変化させることができる。いかに
抵抗のプロファイルを変化させるかについては，スキャ
ンの回数などを適切に調整して行う。
【００１８】上述した数字は例示である。本実施例を遂
行するに際しては，抵抗形成条件などの諸条件に適合す
るように適切に調整条件を設定できる。たとえば，長さ
Ｌ，幅ｗなどが上述した例示よりも小さい微細な寸法の
抵抗については，アルゴンレーザーに代えて，エキシマ
レーザーをマスクまたはレティクルなどを用いて選択的
に照射する。同様に，深さｘ方向の調整も行うことがで
きる。
行するに際しては，抵抗形成条件などの諸条件に適合す
るように適切に調整条件を設定できる。たとえば，長さ
Ｌ，幅ｗなどが上述した例示よりも小さい微細な寸法の
抵抗については，アルゴンレーザーに代えて，エキシマ
レーザーをマスクまたはレティクルなどを用いて選択的
に照射する。同様に，深さｘ方向の調整も行うことがで
きる。
【００１９】上述したように，本実施例によれば，半導
体デバイスとして製造後，第１の抵抗層７および第２の
抵抗層１０７の抵抗ペア比を改善することができる。ま
た本実施例を適用すれば，第１の抵抗層７と第２の抵抗
層１０７との抵抗ペア比ばかりでなく，半導体デバイス
の最終製造段階で抵抗値そのももの調整を行うことがで
き，精度の高い抵抗を形成することが可能になる。また
本実施例は１対の抵抗の抵抗比率を調整するだけでな
く，複数の抵抗の抵抗比率を調整することができる。同
様に，複数の抵抗素子のそれぞれの抵抗値自体を調整す
ることができる。
体デバイスとして製造後，第１の抵抗層７および第２の
抵抗層１０７の抵抗ペア比を改善することができる。ま
た本実施例を適用すれば，第１の抵抗層７と第２の抵抗
層１０７との抵抗ペア比ばかりでなく，半導体デバイス
の最終製造段階で抵抗値そのももの調整を行うことがで
き，精度の高い抵抗を形成することが可能になる。また
本実施例は１対の抵抗の抵抗比率を調整するだけでな
く，複数の抵抗の抵抗比率を調整することができる。同
様に，複数の抵抗素子のそれぞれの抵抗値自体を調整す
ることができる。
【００２０】本発明の半導体デバイスにおける抵抗調整
方法は，上述したシリコン基板に不純物を拡散して形成
される拡散抵抗への適用に限定されない。半導体デバイ
スに形成する抵抗としては，半導体としてシリコンに限
定されないばかりでなく，拡散抵抗の他にポリシリコン
を用いた抵抗，アモルファスシリコンを用いた抵抗など
が知られており，これらの抵抗に対して選択的に加熱し
て，好適にはレーザーを用いて選択的に加熱して，これ
ら抵抗の抵抗ペア比などを調整することができる。これ
らの抵抗についてアニールを適用すると，活性化率が上
がる，移動度（易動度：ｍｏｂｉｌｉｔｙ）が上がり，
抵抗値を小さくできる。これらの抵抗についての抵抗ペ
ア比調整，抵抗値の調整も，半導体デバイスの最終段階
で外部から行うことができる。
方法は，上述したシリコン基板に不純物を拡散して形成
される拡散抵抗への適用に限定されない。半導体デバイ
スに形成する抵抗としては，半導体としてシリコンに限
定されないばかりでなく，拡散抵抗の他にポリシリコン
を用いた抵抗，アモルファスシリコンを用いた抵抗など
が知られており，これらの抵抗に対して選択的に加熱し
て，好適にはレーザーを用いて選択的に加熱して，これ
ら抵抗の抵抗ペア比などを調整することができる。これ
らの抵抗についてアニールを適用すると，活性化率が上
がる，移動度（易動度：ｍｏｂｉｌｉｔｙ）が上がり，
抵抗値を小さくできる。これらの抵抗についての抵抗ペ
ア比調整，抵抗値の調整も，半導体デバイスの最終段階
で外部から行うことができる。
【００２１】
【発明の効果】上述したように，本発明の半導体デバイ
スにおける抵抗調整方法によれば，半導体デバイスに形
成された抵抗を簡単な方法で選択的に加熱してその抵抗
値を変化させることができる。また本発明の半導体デバ
イスにおける抵抗調整方法は，半導体デバイスの最終段
階で抵抗を関連する回路に接続し，抵抗形成後の種々の
製造プロセスの影響を受けた最終段階で，適用すること
ができ，抵抗比率または抵抗値の精度を向上させるだけ
でなく，関連する回路の全体的な調整も行うことがで
き，最終ＩＣ製品としての性能および歩留りを向上させ
ることができる。
スにおける抵抗調整方法によれば，半導体デバイスに形
成された抵抗を簡単な方法で選択的に加熱してその抵抗
値を変化させることができる。また本発明の半導体デバ
イスにおける抵抗調整方法は，半導体デバイスの最終段
階で抵抗を関連する回路に接続し，抵抗形成後の種々の
製造プロセスの影響を受けた最終段階で，適用すること
ができ，抵抗比率または抵抗値の精度を向上させるだけ
でなく，関連する回路の全体的な調整も行うことがで
き，最終ＩＣ製品としての性能および歩留りを向上させ
ることができる。
【図１】本発明の半導体デバイスにおける抵抗調整方法
の第１実施例として１対の拡散抵抗の平面図を示す図で
ある。
の第１実施例として１対の拡散抵抗の平面図を示す図で
ある。
【図２】図１の線Ｘ−Ｘから見た半導体デバイスの断面
図である。
図である。
【図３】図２に示した抵抗の不純物濃度を示す特性図で
ある。
ある。
【図４】図１および図２に示した抵抗の値を調整する方
法を示す平面図である。
法を示す平面図である。
【図５】図４に示す調整方法によって変化する抵抗の特
性を示す図である。
性を示す図である。
【図６】本発明の半導体デバイスにおける抵抗調整方法
が適用される１例としてのバイポーラトランジスタを用
いた差動増幅回路図である。
が適用される１例としてのバイポーラトランジスタを用
いた差動増幅回路図である。
１・・Ｐ形シリコン基板， ３・・ｎ+ 形シリコン層， ５・・ｎ- 形アイソレーション層， ７・・第１の拡散抵抗層， １０Ａ，１０Ｂ・・コンタクトホール， １１・・シリコン酸化膜， １５，１６・・接続層， １７・・上部絶縁層， ２１・・レーザービーム， ８１，８２・・ｐ+ 形抵抗接続部， １０７・・第２の拡散抵抗層， ＢＳ・・レーザービーム径， ｄ１・・不純物拡散抵抗層の深さ， ｄ２・・ｎ- 形アイソレーションの深さ， ｗ・・不純物拡散抵抗層の幅， Ｄ・・隣接する不純物拡散抵抗層の間隔。
フロントページの続き (56)参考文献 特開 昭53−139988（ＪＰ，Ａ) 特開 昭56−87354（ＪＰ，Ａ) 特開 昭56−91460（ＪＰ，Ａ) 特開 昭56−93357（ＪＰ，Ａ) 特開 昭64−64250（ＪＰ，Ａ) 特開 平１−135059（ＪＰ，Ａ) 特開 平３−225950（ＪＰ，Ａ) 特開 平２−69972（ＪＰ，Ａ) 特開 昭64−4057（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/04 H01L 21/822 H01S 3/00
Claims (2)
- 【請求項１】半導体回路にペアとして使用するため半導
体基板に１対の抵抗層の抵抗値を均一または所定の比率
にする抵抗調整方法であって， 抵抗値を小さくすべき一方の抵抗層について，所定の抵
抗値になるまで当該抵抗層を加熱する 半導体デバイスに
おける抵抗調整方法。 - 【請求項２】上記抵抗層は半導体デバイスに形成された
不純物拡散抵抗層，ポリシリコンなどの導電材料からな
る抵抗層，アモルファスシリコン抵抗層などであり，上
記半導体基板にこれらの抵抗層が形成された後，半導体
デバイスとしての完成段階において，これらの抵抗層の
上部に形成された層の上から選択的アニールにより上記
抵抗の値を調整する請求項１記載の半導体デバイスにお
ける抵抗調整方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04190292A JP3198579B2 (ja) | 1992-01-31 | 1992-01-31 | 半導体デバイスにおける抵抗調整方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04190292A JP3198579B2 (ja) | 1992-01-31 | 1992-01-31 | 半導体デバイスにおける抵抗調整方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05218307A JPH05218307A (ja) | 1993-08-27 |
| JP3198579B2 true JP3198579B2 (ja) | 2001-08-13 |
Family
ID=12621219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04190292A Expired - Fee Related JP3198579B2 (ja) | 1992-01-31 | 1992-01-31 | 半導体デバイスにおける抵抗調整方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3198579B2 (ja) |
-
1992
- 1992-01-31 JP JP04190292A patent/JP3198579B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05218307A (ja) | 1993-08-27 |
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