JP3181387B2 - 容量性負荷用高耐圧駆動回路 - Google Patents
容量性負荷用高耐圧駆動回路Info
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Description
【０００１】
【産業上の利用分野】本発明は電界効果トランジスタ
（ＦＥＴ）を用いた相補型駆動回路に係わり、特に高速
動作が可能なイオンプリンタ等の容量性負荷用の高耐圧
駆動回路に関するものである。
（ＦＥＴ）を用いた相補型駆動回路に係わり、特に高速
動作が可能なイオンプリンタ等の容量性負荷用の高耐圧
駆動回路に関するものである。
【０００２】
【従来の技術】従来、ＦＥＴを用いた負荷駆動回路が使
用されている。図８は相補型ＦＥＴを用いた駆動回路を
示す図で、ＮチャンネルＦＥＴ１とＰチャンネルＦＥＴ
２を直列に接続し、ゲート入力として、例えば０Ｖまた
は１５Ｖが加えられる。ＰチャンネルＦＥＴ２のゲート
にはレベルシフタ３が接続され、０Ｖ、１５ＶをＰチャ
ンネルＦＥＴ２のＯＮ／ＯＦＦ制御信号レベルに変換す
るようにしている。そして、０Ｖと１５Ｖのゲート入力
により、ＮチャンネルＦＥＴ１とＰチャンネルＦＥＴ２
を交互にＯＮ／ＯＦＦさせてＬＯＷレベルとＨＩＧＨレ
ベルの出力を得るようにしている。
用されている。図８は相補型ＦＥＴを用いた駆動回路を
示す図で、ＮチャンネルＦＥＴ１とＰチャンネルＦＥＴ
２を直列に接続し、ゲート入力として、例えば０Ｖまた
は１５Ｖが加えられる。ＰチャンネルＦＥＴ２のゲート
にはレベルシフタ３が接続され、０Ｖ、１５ＶをＰチャ
ンネルＦＥＴ２のＯＮ／ＯＦＦ制御信号レベルに変換す
るようにしている。そして、０Ｖと１５Ｖのゲート入力
により、ＮチャンネルＦＥＴ１とＰチャンネルＦＥＴ２
を交互にＯＮ／ＯＦＦさせてＬＯＷレベルとＨＩＧＨレ
ベルの出力を得るようにしている。
【０００３】図９は抵抗負荷を用いた駆動回路を示す図
で、図９（ａ）に示すようにＮチャンネルＦＥＴ４のド
レイン側に抵抗Ｒを接続したものである。ゲート入力が
１５ＶのときＦＥＴ４がＯＮして出力は０、ゲート入力
が０ＶのときＦＥＴ４がＯＦＦとなりＬＯＷレベルとＨ
ＩＧＨレベルの出力を得るようにしている。
で、図９（ａ）に示すようにＮチャンネルＦＥＴ４のド
レイン側に抵抗Ｒを接続したものである。ゲート入力が
１５ＶのときＦＥＴ４がＯＮして出力は０、ゲート入力
が０ＶのときＦＥＴ４がＯＦＦとなりＬＯＷレベルとＨ
ＩＧＨレベルの出力を得るようにしている。
【０００４】図１０はＮチャンネルＦＥＴをトーテンポ
ール接続した例を示す図で、破線で示す図９（ａ）の抵
抗負荷型の回路にバッファを設けた形になっている。こ
の回路ではオフバッファ８により出力電流が大きくとれ
るととともに、立ち上がりを急峻にすることができる。
ール接続した例を示す図で、破線で示す図９（ａ）の抵
抗負荷型の回路にバッファを設けた形になっている。こ
の回路ではオフバッファ８により出力電流が大きくとれ
るととともに、立ち上がりを急峻にすることができる。
【０００５】図１１は耐圧の低いＰチャンネルＦＥＴ１
０、１１を直列に接続した高耐圧用の駆動回路を示す図
で、ＰチャンネルＦＥＴ１１がＯＦＦのとき、Ｐチャン
ネルＦＥＴ１１もＯＦＦであり、ＰチャンネルＦＥＴ１
１がＯＮしたとき、ＰチャンネルＦＥＴもＯＮするよう
に動作する。この回路ではＰチャンネルＦＥＴ１０、１
１が直列に接続されているため高耐圧化できる。
０、１１を直列に接続した高耐圧用の駆動回路を示す図
で、ＰチャンネルＦＥＴ１１がＯＦＦのとき、Ｐチャン
ネルＦＥＴ１１もＯＦＦであり、ＰチャンネルＦＥＴ１
１がＯＮしたとき、ＰチャンネルＦＥＴもＯＮするよう
に動作する。この回路ではＰチャンネルＦＥＴ１０、１
１が直列に接続されているため高耐圧化できる。
【０００６】
【発明が解決しようとする課題】図８に示すものは基本
的構成の駆動回路であるが、耐圧が３００Ｖ以上のＰチ
ャンネルＦＥＴの入手が現在では困難なため高電圧用駆
動回路としては不向きである。
的構成の駆動回路であるが、耐圧が３００Ｖ以上のＰチ
ャンネルＦＥＴの入手が現在では困難なため高電圧用駆
動回路としては不向きである。
【０００７】図９に示すものは、出力波形の立ち下がり
については高速動作が可能であるが、立ち上がりについ
ては、図９（ｂ）に示すように抵抗Ｒの値と出力負荷に
依存するため一般的には良くない。また、立ち上がり改
善のため、Ｒの値を小さくすると、ＮチャンネルＦＥＴ
４がＯＮしたときの電流が増大し、消費電力が増大して
しまう。
については高速動作が可能であるが、立ち上がりについ
ては、図９（ｂ）に示すように抵抗Ｒの値と出力負荷に
依存するため一般的には良くない。また、立ち上がり改
善のため、Ｒの値を小さくすると、ＮチャンネルＦＥＴ
４がＯＮしたときの電流が増大し、消費電力が増大して
しまう。
【０００８】図１０に示すものは、大容量負荷のときに
は有利であるが、ＦＥＴのゲート入力容量と同程度の容
量性負荷では図９の抵抗負荷型と同様の問題点が生ず
る。つまり、ＮチャンネルＦＥＴ８を高速に動作させる
には、抵抗Ｒの値を小さくする必要があり、そうすると
消費電力が増大してしまう。
は有利であるが、ＦＥＴのゲート入力容量と同程度の容
量性負荷では図９の抵抗負荷型と同様の問題点が生ず
る。つまり、ＮチャンネルＦＥＴ８を高速に動作させる
には、抵抗Ｒの値を小さくする必要があり、そうすると
消費電力が増大してしまう。
【０００９】図１１に示すものは、ＰチャンネルＦＥＴ
を直列に接続しているので、高耐圧化は可能であるが、
抵抗ＲとＦＥＴのゲート容量に起因する時定数により高
速動作させることができず、高速化するためにＲを小さ
くすると、図９の回路の場合と同様にＮチャンネルＦＥ
Ｔ９がＯＮしたときの電流が増大し、消費電力が増大し
てしまう。
を直列に接続しているので、高耐圧化は可能であるが、
抵抗ＲとＦＥＴのゲート容量に起因する時定数により高
速動作させることができず、高速化するためにＲを小さ
くすると、図９の回路の場合と同様にＮチャンネルＦＥ
Ｔ９がＯＮしたときの電流が増大し、消費電力が増大し
てしまう。
【００１０】本発明は上記課題を解決するためもので、
ＰチャンネルＦＥＴを使用し、高速動作可能であるとと
もに、駆動電圧を高めることができる容量性負荷用高耐
圧駆動回路を提供することを目的とする。
ＰチャンネルＦＥＴを使用し、高速動作可能であるとと
もに、駆動電圧を高めることができる容量性負荷用高耐
圧駆動回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明は、Ｐチャンネル
及びＮチャンネルＦＥＴ駆動素子を直列接続し、交互に
ＯＮ／ＯＦＦ制御して容量性負荷を駆動する相補型駆動
回路において、Ｐチャンネル及びＮチャンネルＦＥＴ駆
動素子の少なくとも一方のソース・ドレイン間に抵抗を
接続するとともに、ＰチャンネルＦＥＴ駆動素子とＮチ
ャンネルＦＥＴ駆動素子間に一定値以上の電流でＯＮし
て定電圧特性を示し、一定値以下の電流でＯＦＦして定
抵抗となる等価的２端子素子を１つ以上、前記ＦＥＴ駆
動素子の少なくとも一方と出力端子間に直列接続したこ
とを特徴とする。
及びＮチャンネルＦＥＴ駆動素子を直列接続し、交互に
ＯＮ／ＯＦＦ制御して容量性負荷を駆動する相補型駆動
回路において、Ｐチャンネル及びＮチャンネルＦＥＴ駆
動素子の少なくとも一方のソース・ドレイン間に抵抗を
接続するとともに、ＰチャンネルＦＥＴ駆動素子とＮチ
ャンネルＦＥＴ駆動素子間に一定値以上の電流でＯＮし
て定電圧特性を示し、一定値以下の電流でＯＦＦして定
抵抗となる等価的２端子素子を１つ以上、前記ＦＥＴ駆
動素子の少なくとも一方と出力端子間に直列接続したこ
とを特徴とする。
【００１２】また、本発明は、等価的２端子素子は、ド
レイン・ゲート間及びゲート・ソース間にそれぞれ抵抗
を接続したＦＥＴ、または抵抗を並列に接続したガス入
り放電管、または抵抗を並列に接続した定電圧ダイオー
ドからなることを特徴とする。
レイン・ゲート間及びゲート・ソース間にそれぞれ抵抗
を接続したＦＥＴ、または抵抗を並列に接続したガス入
り放電管、または抵抗を並列に接続した定電圧ダイオー
ドからなることを特徴とする。
【００１３】
【作用】本発明は相補型ＦＥＴ駆動回路の各駆動素子の
少なくとも一方と出力端子間に、一定値以上の電流でＯ
Ｎして定電圧特性を示し、一定値以下の電流でＯＦＦし
て定抵抗となる等価的２端子素子を１つ以上直列接続
し、立ち上がり時には等価的２端子素子が定電圧特性を
示すようにして高速化し、立ち下がり時には等価的２端
子素子が定抵抗となるようにして、駆動素子にかかる電
圧を分圧することにより、高速化を図るとともに高電圧
駆動することが可能となる。
少なくとも一方と出力端子間に、一定値以上の電流でＯ
Ｎして定電圧特性を示し、一定値以下の電流でＯＦＦし
て定抵抗となる等価的２端子素子を１つ以上直列接続
し、立ち上がり時には等価的２端子素子が定電圧特性を
示すようにして高速化し、立ち下がり時には等価的２端
子素子が定抵抗となるようにして、駆動素子にかかる電
圧を分圧することにより、高速化を図るとともに高電圧
駆動することが可能となる。
【００１４】
【実施例】図１は本発明の駆動回路の基本構成を示す
図、図２は出力電圧特性を示す図である。図中、２０は
ＮチャンネルＦＥＴ、２１、２２はＰチャンネルＦＥ
Ｔ、Ｓ１はスイッチ、Ｒ１、Ｒ２、Ｒ３は抵抗である。
図１（ａ）はＮチャンネルＦＥＴ２０とＰチャンネルＦ
ＥＴ２１を直列に接続した相補型の駆動回路で、Ｐチャ
ンネルＦＥＴ２１のソース・ドレイン間に抵抗Ｒ１を接
続するとともに、ＰチャンネルＦＥＴ２１のドレインに
抵抗Ｒ２を接続し、スイッチＳ１で抵抗Ｒ２を短絡可能
にしたものである。
図、図２は出力電圧特性を示す図である。図中、２０は
ＮチャンネルＦＥＴ、２１、２２はＰチャンネルＦＥ
Ｔ、Ｓ１はスイッチ、Ｒ１、Ｒ２、Ｒ３は抵抗である。
図１（ａ）はＮチャンネルＦＥＴ２０とＰチャンネルＦ
ＥＴ２１を直列に接続した相補型の駆動回路で、Ｐチャ
ンネルＦＥＴ２１のソース・ドレイン間に抵抗Ｒ１を接
続するとともに、ＰチャンネルＦＥＴ２１のドレインに
抵抗Ｒ２を接続し、スイッチＳ１で抵抗Ｒ２を短絡可能
にしたものである。
【００１５】先ず、図１（ａ）においてスイッチＳ１を
開放して駆動させた場合について説明すると、Ｐチャン
ネルＦＥＴ２１がＯＮ時にはＲ１は短絡されるので出力
抵抗はＲ２のみとなり、一方、ＮチャンネルＦＥＴ２０
ＯＮ（ＰチャンネルＦＥＴ２１ＯＦＦ）時には、Ｐチャ
ンネルＦＥＴ２１の電圧はＲ１／（Ｒ１＋Ｒ２）となる
ので低耐圧のＦＥＴでも対応可能となる。したがって、
Ｒ２を小さくすれば立ち上がりを速くすることができる
が、このときＰチャンネルＦＥＴ２１にかかる電圧が大
きくなってしまうため、それほどＲ２は小さくできな
い。そこで、ＰチャンネルＦＥＴ２１がＯＮ時にはスイ
ッチＳ１を閉じ、ＮチャンネルＦＥＴがＯＮ時にはスイ
ッチＳ１を開放するようにすれば、立ち上がりを速くす
るとともに、ＰチャンネルＦＥＴにかかる電圧も小さく
して耐圧を上げることが可能である。
開放して駆動させた場合について説明すると、Ｐチャン
ネルＦＥＴ２１がＯＮ時にはＲ１は短絡されるので出力
抵抗はＲ２のみとなり、一方、ＮチャンネルＦＥＴ２０
ＯＮ（ＰチャンネルＦＥＴ２１ＯＦＦ）時には、Ｐチャ
ンネルＦＥＴ２１の電圧はＲ１／（Ｒ１＋Ｒ２）となる
ので低耐圧のＦＥＴでも対応可能となる。したがって、
Ｒ２を小さくすれば立ち上がりを速くすることができる
が、このときＰチャンネルＦＥＴ２１にかかる電圧が大
きくなってしまうため、それほどＲ２は小さくできな
い。そこで、ＰチャンネルＦＥＴ２１がＯＮ時にはスイ
ッチＳ１を閉じ、ＮチャンネルＦＥＴがＯＮ時にはスイ
ッチＳ１を開放するようにすれば、立ち上がりを速くす
るとともに、ＰチャンネルＦＥＴにかかる電圧も小さく
して耐圧を上げることが可能である。
【００１６】図１（ａ）に示す回路を具体化したものを
図１（ｂ）に示す。図１（ｂ）はスイッチＳ１と抵抗Ｒ
２からなる回路を、ドレイン・ゲート間及びゲート・ソ
ース間にそれぞれ抵抗Ｒ２、Ｒ３を接続したＦＥＴで実
現したものである。すなわち、ＰチャンネルＦＥＴ２１
ＯＮ、ＮチャンネルＦＥＴ２０ＯＦＦの立ち上がり時に
は同時にＰチャンネルＦＥＴ２２がＯＮとなるので、出
力抵抗はＰチャンネルＦＥＴ２１、２２のＯＮ抵抗のみ
となり、図２に示すように、急峻な立ち上がり特性とな
る。そして容量負荷の場合、出力電流が減少してそれに
追随して出力電圧が大きくなるので、ＰチャンネルＦＥ
Ｔ２２のソース・ドレイン間にかかる電圧が小さくな
り、この電圧があるしきい値以下になるとＯＦＦし、以
後出力電圧は抵抗（Ｒ２＋Ｒ３）と負荷容量で決まる時
定数で上昇し、図２の特性Ａのようなカーブとなる。な
お、ＦＥＴ２２が無い場合には特性Ｂのようなカーブと
なる。
図１（ｂ）に示す。図１（ｂ）はスイッチＳ１と抵抗Ｒ
２からなる回路を、ドレイン・ゲート間及びゲート・ソ
ース間にそれぞれ抵抗Ｒ２、Ｒ３を接続したＦＥＴで実
現したものである。すなわち、ＰチャンネルＦＥＴ２１
ＯＮ、ＮチャンネルＦＥＴ２０ＯＦＦの立ち上がり時に
は同時にＰチャンネルＦＥＴ２２がＯＮとなるので、出
力抵抗はＰチャンネルＦＥＴ２１、２２のＯＮ抵抗のみ
となり、図２に示すように、急峻な立ち上がり特性とな
る。そして容量負荷の場合、出力電流が減少してそれに
追随して出力電圧が大きくなるので、ＰチャンネルＦＥ
Ｔ２２のソース・ドレイン間にかかる電圧が小さくな
り、この電圧があるしきい値以下になるとＯＦＦし、以
後出力電圧は抵抗（Ｒ２＋Ｒ３）と負荷容量で決まる時
定数で上昇し、図２の特性Ａのようなカーブとなる。な
お、ＦＥＴ２２が無い場合には特性Ｂのようなカーブと
なる。
【００１７】一方、ＰチャンネルＦＥＴ２１がＯＦＦ、
ＮチャンネルＦＥＴ２０がＯＮになると、Ｐチャンネル
ＦＥＴ２２もＯＦＦするので、ＰチャンネルＦＥＴ２
１、２２にかかる電圧は抵抗Ｒ１、Ｒ２、Ｒ３で分圧さ
れ、高電圧駆動に対応することができる。
ＮチャンネルＦＥＴ２０がＯＮになると、Ｐチャンネル
ＦＥＴ２２もＯＦＦするので、ＰチャンネルＦＥＴ２
１、２２にかかる電圧は抵抗Ｒ１、Ｒ２、Ｒ３で分圧さ
れ、高電圧駆動に対応することができる。
【００１８】図３（図１（ｂ）の回路）に示すように、
電源電圧を５００Ｖ、Ｒ１＝３００ｋΩ、Ｒ２＝１．６
ｋΩ、Ｒ３＝２００ｋΩとしたときの端子ＴＰ１の電圧
（抵抗Ｒ１の両端の電圧）、端子ＴＰ２における電圧
（出力端子とグラウンド間の電圧）を図４（ａ）、
（ｂ）（横軸１目盛り１ｍｓ、縦軸１目盛り１００Ｖ）
に、また、図４（ｂ）に示す端子ＴＰ２における電圧波
形の立ち上がりの拡大波形を図５（横軸１目盛り２５μ
ｓ、縦軸１目盛り１００Ｖ）に示す。ＰチャンネルＦＥ
Ｔ２１で３００Ｖ、ＰチャンネルＦＥＴ２２で２００Ｖ
分担し、立ち上がりの急峻な出力電圧特性が得らている
ことが分かる。
電源電圧を５００Ｖ、Ｒ１＝３００ｋΩ、Ｒ２＝１．６
ｋΩ、Ｒ３＝２００ｋΩとしたときの端子ＴＰ１の電圧
（抵抗Ｒ１の両端の電圧）、端子ＴＰ２における電圧
（出力端子とグラウンド間の電圧）を図４（ａ）、
（ｂ）（横軸１目盛り１ｍｓ、縦軸１目盛り１００Ｖ）
に、また、図４（ｂ）に示す端子ＴＰ２における電圧波
形の立ち上がりの拡大波形を図５（横軸１目盛り２５μ
ｓ、縦軸１目盛り１００Ｖ）に示す。ＰチャンネルＦＥ
Ｔ２１で３００Ｖ、ＰチャンネルＦＥＴ２２で２００Ｖ
分担し、立ち上がりの急峻な出力電圧特性が得らている
ことが分かる。
【００１９】図６は本発明の他の実施例を説明するため
の図である。本実施例は、低圧ＮチャンネルＦＥＴ２０
を使用して高耐圧化を図るもので、ＮチャンネルＦＥＴ
２０のソース・ドレイン間に抵抗Ｒ４を接続するととも
に、ＮチャンネルＦＥＴ２０のドレインにソース・ゲー
ト間およびゲート・ドレイン間に抵抗Ｒ２´、Ｒ３´を
接続したＮチャンネルＦＥＴ２３を接続する。
の図である。本実施例は、低圧ＮチャンネルＦＥＴ２０
を使用して高耐圧化を図るもので、ＮチャンネルＦＥＴ
２０のソース・ドレイン間に抵抗Ｒ４を接続するととも
に、ＮチャンネルＦＥＴ２０のドレインにソース・ゲー
ト間およびゲート・ドレイン間に抵抗Ｒ２´、Ｒ３´を
接続したＮチャンネルＦＥＴ２３を接続する。
【００２０】ＰチャンネルＦＥＴ２１ＯＮ、Ｎチャンネ
ルＦＥＴ２０ＯＦＦの立ち上がり時には出力抵抗はＰチ
ャンネルＦＥＴ２１のＯＮ抵抗のみとなり、急峻な立ち
上がり特性となる。このときＮチャンネルＦＥＴ２０、
ＮチャンネルＦＥＴ２３にかかる電圧は抵抗Ｒ２´、Ｒ
３´、Ｒ４で分圧される。
ルＦＥＴ２０ＯＦＦの立ち上がり時には出力抵抗はＰチ
ャンネルＦＥＴ２１のＯＮ抵抗のみとなり、急峻な立ち
上がり特性となる。このときＮチャンネルＦＥＴ２０、
ＮチャンネルＦＥＴ２３にかかる電圧は抵抗Ｒ２´、Ｒ
３´、Ｒ４で分圧される。
【００２１】一方、ＰチャンネルＦＥＴ２１がＯＦＦ、
ＮチャンネルＦＥＴ２０がＯＮになる立ち下がり時は、
ＮチャンネルＦＥＴ２３もＯＮするので急峻に立ち下が
り、容量負荷の場合、放電電流が減少してそれに追随し
て出力電圧が小さくなるので、ＮチャンネルＦＥＴ２３
のソース・ドレイン間にかかる電圧が小さくなり、この
電圧があるしきい値以下になるとＯＦＦし、以後出力電
圧は抵抗（Ｒ２´＋Ｒ３´）と負荷容量で決まる時定数
で減少することになる。このように、ＰチャンネルＦＥ
Ｔ２１ＯＮ時にＮチャンネルＦＥＴ２０、Ｎチャンネル
ＦＥＴ２３にかかる電圧は抵抗Ｒ２´、Ｒ３´、Ｒ４で
分圧されるので、高電圧駆動に対応することができる。
ＮチャンネルＦＥＴ２０がＯＮになる立ち下がり時は、
ＮチャンネルＦＥＴ２３もＯＮするので急峻に立ち下が
り、容量負荷の場合、放電電流が減少してそれに追随し
て出力電圧が小さくなるので、ＮチャンネルＦＥＴ２３
のソース・ドレイン間にかかる電圧が小さくなり、この
電圧があるしきい値以下になるとＯＦＦし、以後出力電
圧は抵抗（Ｒ２´＋Ｒ３´）と負荷容量で決まる時定数
で減少することになる。このように、ＰチャンネルＦＥ
Ｔ２１ＯＮ時にＮチャンネルＦＥＴ２０、Ｎチャンネル
ＦＥＴ２３にかかる電圧は抵抗Ｒ２´、Ｒ３´、Ｒ４で
分圧されるので、高電圧駆動に対応することができる。
【００２２】図７は本発明の他の実施例を示す図であ
る。本実施例は、ＮチャンネルＦＥＴ２０、Ｐチャンネ
ルＦＥＴ２１の両方にそのソース・ドレイン間に抵抗を
接続するとともに、ＮチャンネルＦＥＴ２０及びＰチャ
ンネルＦＥＴ２１のドレイン側にソース・ゲート間およ
びゲート・ドレイン間に抵抗を接続したＦＥＴを接続し
たものである。すなわち、ＰチャンネルＦＥＴ２１のド
レインには図１（ｂ）と同様に、ドレイン・ゲート間及
びゲート・ソース間にそれぞれ抵抗Ｒ２、Ｒ３を接続し
たＰチャンネルＦＥＴ２２を、ＮチャンネルＦＥＴ２０
のドレインには図６と同様に、ソース・ゲート間および
ゲート・ドレイン間に抵抗Ｒ２´、Ｒ３´を接続したＮ
チャンネルＦＥＴ２３を接続する。
る。本実施例は、ＮチャンネルＦＥＴ２０、Ｐチャンネ
ルＦＥＴ２１の両方にそのソース・ドレイン間に抵抗を
接続するとともに、ＮチャンネルＦＥＴ２０及びＰチャ
ンネルＦＥＴ２１のドレイン側にソース・ゲート間およ
びゲート・ドレイン間に抵抗を接続したＦＥＴを接続し
たものである。すなわち、ＰチャンネルＦＥＴ２１のド
レインには図１（ｂ）と同様に、ドレイン・ゲート間及
びゲート・ソース間にそれぞれ抵抗Ｒ２、Ｒ３を接続し
たＰチャンネルＦＥＴ２２を、ＮチャンネルＦＥＴ２０
のドレインには図６と同様に、ソース・ゲート間および
ゲート・ドレイン間に抵抗Ｒ２´、Ｒ３´を接続したＮ
チャンネルＦＥＴ２３を接続する。
【００２３】このような構成とすることにより、Ｎチャ
ンネルＦＥＴ２０、ＰチャンネルＦＥＴ２１のどちらが
ＯＮになったときでも他方にかかる電圧は直列に入った
抵抗により分圧されるので低圧のＮチャンネルＦＥＴ及
びＰチャンネルＦＥＴを使用して高電圧駆動することが
でき、同時に立ち上がり時、立ち下がり時の急峻性を維
持することが可能である。
ンネルＦＥＴ２０、ＰチャンネルＦＥＴ２１のどちらが
ＯＮになったときでも他方にかかる電圧は直列に入った
抵抗により分圧されるので低圧のＮチャンネルＦＥＴ及
びＰチャンネルＦＥＴを使用して高電圧駆動することが
でき、同時に立ち上がり時、立ち下がり時の急峻性を維
持することが可能である。
【００２４】なお、上記各実施例ではＰチャンネルＦＥ
Ｔ側、ＮチャンネルＦＥＴ側にソース・ゲート間および
ゲート・ドレイン間を抵抗接続したＦＥＴを１個設けて
いるが、これを複数個直列に接続し、それぞれＯＦＦす
る両端の電圧値（しきい値電圧）を変えるようちすれ
ば、立ち上がり時にはすべて一斉にＯＮし、出力電圧が
上昇するにつれてＦＥＴが１つずつＯＦＦして階段状に
電源電圧またはグランドレベルに接近する出力波形が得
られ、より高速化と高耐圧化を実現することが可能とな
る。
Ｔ側、ＮチャンネルＦＥＴ側にソース・ゲート間および
ゲート・ドレイン間を抵抗接続したＦＥＴを１個設けて
いるが、これを複数個直列に接続し、それぞれＯＦＦす
る両端の電圧値（しきい値電圧）を変えるようちすれ
ば、立ち上がり時にはすべて一斉にＯＮし、出力電圧が
上昇するにつれてＦＥＴが１つずつＯＦＦして階段状に
電源電圧またはグランドレベルに接近する出力波形が得
られ、より高速化と高耐圧化を実現することが可能とな
る。
【００２５】また、上記説明では図１（ｂ）のスイッチ
Ｓ１と抵抗Ｒ２とを、ドレイン・ゲート間及びゲート・
ソース間にそれぞれ抵抗Ｒ２、Ｒ３を接続したＦＥＴで
実現するようにしたが、この素子は一定値以上の電流で
ＯＮして定電圧特性を示し、一定値以下の電流でＯＦＦ
して定抵抗となる等価的２端子素子を構成しており、こ
の等価的２端子素子としては、抵抗を並列に接続した定
電圧放電管や表示用ネオンランプなどのガス入り放電
管、或いは抵抗を並列に接続した定電圧ダイオード等で
実現するようにしても同様な効果が得られる。
Ｓ１と抵抗Ｒ２とを、ドレイン・ゲート間及びゲート・
ソース間にそれぞれ抵抗Ｒ２、Ｒ３を接続したＦＥＴで
実現するようにしたが、この素子は一定値以上の電流で
ＯＮして定電圧特性を示し、一定値以下の電流でＯＦＦ
して定抵抗となる等価的２端子素子を構成しており、こ
の等価的２端子素子としては、抵抗を並列に接続した定
電圧放電管や表示用ネオンランプなどのガス入り放電
管、或いは抵抗を並列に接続した定電圧ダイオード等で
実現するようにしても同様な効果が得られる。
【００２６】
【発明の効果】以上のように本発明によれば、入手が容
易な低耐圧のＦＥＴを用いた相補型駆動回路を使用し
て、立ち上がり特性を急峻にすると共に、高電圧駆動を
行うことが可能な容量性負荷用高耐圧駆動回路を得るこ
とが可能となる。
易な低耐圧のＦＥＴを用いた相補型駆動回路を使用し
て、立ち上がり特性を急峻にすると共に、高電圧駆動を
行うことが可能な容量性負荷用高耐圧駆動回路を得るこ
とが可能となる。
【図１】 図１は本発明の駆動回路の基本構成を示す図
である。
である。
【図２】 出力電圧特性を示す図である。
【図３】 出力電圧波形を得るための具体的回路図であ
る。
る。
【図４】 電圧波形を示す図である。
【図５】 図４の波形の拡大図である。
【図６】 ＮチャンネルＦＥＴの耐圧を上げる具体的回
路図である。
路図である。
【図７】 Ｎチャンネル及びＰチャンネルＦＥＴの耐圧
を上げる具体的回路図である。
を上げる具体的回路図である。
【図８】 従来の相補型駆動回路図である。
【図９】 抵抗負荷型の駆動回路図である。
【図１０】 トーテンポール接続型の駆動回路図であ
る。
る。
【図１１】 従来の高耐圧駆動回路図である。
２０、２３…ＮチャンネルＦＥＴ、２１、２２…Ｐチャ
ンネルＦＥＴ、Ｓ１…スイッチ、Ｒ１、Ｒ２、Ｒ３、Ｒ
２´、Ｒ３´、Ｒ４…抵抗。
ンネルＦＥＴ、Ｓ１…スイッチ、Ｒ１、Ｒ２、Ｒ３、Ｒ
２´、Ｒ３´、Ｒ４…抵抗。
Claims (4)
- 【請求項１】 Ｐチャンネル及びＮチャンネルＦＥＴ駆
動素子を直列接続し、交互にＯＮ／ＯＦＦ制御して容量
性負荷を駆動する相補型駆動回路において、Ｐチャンネ
ル及びＮチャンネルＦＥＴ駆動素子の少なくとも一方の
ソース・ドレイン間に抵抗を接続するとともに、Ｐチャ
ンネルＦＥＴ駆動素子とＮチャンネルＦＥＴ駆動素子間
に一定値以上の電流でＯＮして定電圧特性を示し、一定
値以下の電流でＯＦＦして定抵抗となる等価的２端子素
子を１つ以上、前記ＦＥＴ駆動素子の少なくとも一方と
出力端子間に直列接続したことを特徴とする容量性負荷
用高耐圧駆動回路。 - 【請求項２】 請求項１記載の駆動回路において、等価
的２端子素子は、ドレイン・ゲート間及びゲート・ソー
ス間にそれぞれ抵抗を接続したＦＥＴからなることを特
徴とする容量性負荷用高耐圧駆動回路。 - 【請求項３】 請求項１記載の駆動回路において、等価
的２端子素子は、抵抗を並列に接続したガス入り放電管
からなることを特徴とする容量性負荷用高耐圧駆動回
路。 - 【請求項４】 請求項１記載の駆動回路において、等価
的２端子素子は、抵抗を並列に接続した定電圧ダイオー
ドからなることを特徴とする容量性負荷用高耐圧駆動回
路。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20897492A JP3181387B2 (ja) | 1992-08-05 | 1992-08-05 | 容量性負荷用高耐圧駆動回路 |
| US08/007,143 US5687001A (en) | 1992-01-22 | 1993-01-21 | Halftone image ion printer |
| EP93100998A EP0552803B1 (en) | 1992-01-22 | 1993-01-22 | Halftone image recording device |
| CA002417125A CA2417125C (en) | 1992-01-22 | 1993-01-22 | Halftone image device and its driving circuit |
| DE69329350T DE69329350T2 (de) | 1992-01-22 | 1993-01-22 | Halbtonbildaufnahmegerät |
| EP99120972A EP0982928A3 (en) | 1992-01-22 | 1993-01-22 | Halftone image device and its driving circuit |
| CA002087885A CA2087885C (en) | 1992-01-22 | 1993-01-22 | Halftone image device and its driving circuit |
| US08/420,308 US5541542A (en) | 1992-01-22 | 1995-04-11 | Halftone image device and its driving circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20897492A JP3181387B2 (ja) | 1992-08-05 | 1992-08-05 | 容量性負荷用高耐圧駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0661827A JPH0661827A (ja) | 1994-03-04 |
| JP3181387B2 true JP3181387B2 (ja) | 2001-07-03 |
Family
ID=16565247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20897492A Expired - Fee Related JP3181387B2 (ja) | 1992-01-22 | 1992-08-05 | 容量性負荷用高耐圧駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3181387B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003280574A (ja) * | 2002-03-26 | 2003-10-02 | Fujitsu Hitachi Plasma Display Ltd | 容量性負荷駆動回路及びプラズマディスプレイ装置 |
| DE602006014994D1 (de) * | 2005-12-08 | 2010-07-29 | Nxp Bv | Hochspannungsschalter mit niedrigspannungstransistoren |
| JP7189721B2 (ja) * | 2018-10-05 | 2022-12-14 | ローム株式会社 | ドライブ装置、絶縁型ｄｃ／ｄｃコンバータ、ａｃ／ｄｃコンバータ、電源アダプタ及び電気機器 |
-
1992
- 1992-08-05 JP JP20897492A patent/JP3181387B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0661827A (ja) | 1994-03-04 |
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