JP3171578B2 - スイッチング電源及び同期整流回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、スイッチング回
路に係り、特に、直列的に挿入されるスイッチング用の
電界効果トランジスタ（以下、「ＦＥＴ」と称する）又
はトランジスタと、並列的に設けられる整流用のＦＥＴ
又はトランジスタとを交互にオン／オフさせるスイッチ
ング電源及び同期整流回路に関する。

【０００２】

【従来の技術】いわゆるフォワード方式のＤＣ（直流）
−ＤＣコンバータ及び同期整流方式を用いた整流回路等
においては、スイッチング素子としてＦＥＴがしばしば
用いられる。このようなＦＥＴを用いたＤＣ−ＤＣコン
バータ又は同期整流回路においては、ＦＥＴが整流機能
も持つことを利用して、トランスの二次側の出力回路に
直列順方向にソース−ドレイン回路を挿入してスイッチ
ング用のＦＥＴを設け、その出力回路に並列逆方向とし
て整流用のＦＥＴを設ける。これらスイッチング用のＦ
ＥＴと整流用のＦＥＴは、一般に上述したトランスの一
次側に設けられる制御回路により交互にオン／オフ制御
する。

【０００３】

【発明が解決しようとする課題】ところで、このような
ＤＣ−ＤＣコンバータ又は同期整流回路におけるスイッ
チング用のＦＥＴと整流用のＦＥＴの制御回路は、適正
な制御を実現するために一次側及び二次側の状態を常に
把握しておかなければならない。

【０００４】また、この制御回路は、両素子間に貫通電
流（両素子が同時にオンとなることにより電源を短絡し
て流れる過大な電流）が流れるのを防止するために２０
ns〜８００ns程度のオフ期間（両ＦＥＴがオフとなる期
間）を設けてスイッチング用のＦＥＴと整流用のＦＥＴ
のオン／オフ制御を行わなければならない。

【０００５】さらに、一次側に設けられる制御回路によ
り二次側のＦＥＴを制御しているため、一次側と二次側
の電源系が同一でなければならない。

【０００６】上述した制御回路は、このような条件を全
て満足するように構成しなければならず、設計が非常に
難しいばかりでなく、構成も複雑であり、製造コストも
高額になりがちである。

【０００７】この発明は、上述した事情に鑑みてなされ
たもので、トランスの二次側のみで、ＦＥＴ等のスイッ
チング素子の適正なオン／オフ制御を行うことを可能と
し、簡単で且つ安価に構成することが可能なスイッチン
グ電源及び同期整流回路を提供することを目的とする。

【０００８】

【課題を解決するための手段】上記目的を達成するた
め、この発明の第１の観点によるスイッチング電源は、
スイッチングされた電流が一次側に供給されるトランス
と、前記トランスの二次側にソース−ドレイン回路を直
列に順方向として挿入されるスイッチング用の第１の電
界効果トランジスタ（ＦＥＴ）と、前記第１の電界効果
トランジスタの出力側と共通電位との間にソース−ドレ
イン回路を逆方向として挿入される整流用の第２の電界
効果トランジスタと、前記第１の電界効果トランジスタ
の出力側に挿入され、且つその誘起電圧により各ゲート
を制御して前記第１及び第２の電界効果トランジスタを
交互にオン／オフ駆動する出力平滑用のチョークコイル
と、前記出力平滑用のチョークコイルと前記第２の電界
効果トランジスタのゲートとの間に配置され、前記出力
平滑用のチョークコイルが発生した誘起電圧が外部の負
荷に印加すべき所定電圧に達した時に、前記第２の電界
効果トランジスタをオンし、前記誘起電圧が前記所定電
圧に達しない時に前記第２の電界効果トランジスタをオ
フする回路と、を具備する。この発明の第２の観点によ
るスイッチング電源は、スイッチングされた電流が一次
側に供給されるトランスと、前記トランスの二次側にソ
ース−ドレイン回路を直列に順方向として挿入されるス
イッチング用の第１の電界効果トランジスタ（ＦＥＴ）
と、前記第１の電界効果トランジスタの出力側と共通電
位との間にソース−ドレイン回路を逆方向として挿入さ
れる整流用の第２の電界効果トランジスタと、前記第１
の電界効果トランジスタの出力側に挿入され、且つその
誘起電圧により各ゲートを制御して前記第１及び第２の
電界効果トランジスタを交互にオン／オフ駆動する出力
平滑用のチョークコイルと、カソードが前記出力平滑用
のチョークコイルに接続され、アノードが前記第２の電
界効果トランジスタのゲートに接続され、前記出力平滑
用のチョークコイルが発生した誘起電圧が負荷電圧に達
したときに前記第２の電界効果トランジスタをオンさ
せ、前記誘起電圧が前記負荷電圧に達しないときに前記
第２の電界効果トランジスタをオフさせるツェナーダイ
オードと、を具備する。前記第２の電界効果トランジス
タのオフ時のソース−ドレイン間電圧の急峻な立ち上が
りに応動し、該第２の電界効果トランジスタのゲートを
共通電位に短し、該ゲート電位の上昇を阻止する回路を
さらに含んでいてもよい。

【０００９】この発明の第３の観点によるスイッチング
電源は、スイッチングされた電流が一次側に供給される
トランスと、 前記トランスの二次側にソース−ドレイン
回路を直列に順方向として挿入されるスイッチング用の
第１の電界効果トランジスタ（ＦＥＴ）と、 前記第１の
電界効果トランジスタの出力側と共通電位との間にソー
ス−ドレイン回路を逆方向として挿入される整流用の第
２の電界効果トランジスタと、 前記第１の電界効果トラ
ンジスタの出力側に挿入され、且つその誘起電圧により
各ゲートを制御して前記第１及び第２の電界効果トラン
ジスタを交互にオン／オフ駆動する出力平滑用のチョー
クコイルと、 前記出力平滑用のチョークコイルに誘導結
合された検出用巻線と、 エミッタ−コレクタ回路の一端
が前記検出用巻線の一端に接続され、ベースに前記共通
電位が供給されており、当該エミッタ−コレクタ回路の
一端とベースとの間に所定の極性の電圧が印加されたと
き、前記検出用巻線に発生している電圧によりエミッタ
−コレクタ回路の両端間に電流を流す第１のバイポーラ
トランジスタと、 前記第１のバイポーラトランジスタの
エミッタ−コレクタ回路の他端と前記検出用巻線の他端
との間に接続された第１の検出用負荷と、前記第１の検
出用負荷の両端間に発生した電圧降下の大きさを検知
し、検知した結果に従って、自己のエミッタ−コレクタ
回路を断続制御する第２のバイポーラトランジスタと、
前記第２のバイポーラトランジスタのエミッタ−コレク
タ回路に直列に、且つ、前記第２の電界効果トランジス
タのドレイン−ソース回路の一端及びゲートの間に接続
された第２の検出用負荷と、を備え、 前記第２のバイポ
ーラトランジスタは、前記第１の検出用負荷に電流が流
れたとき、前記第２の電界効果トランジスタのドレイン
−ソース回路を実質的に導通させ、前記第１の検出用負
荷に電流が流れていないとき、当該ドレイン−ソース回
路を実質的に遮断させるように、自己のエミッタ−コレ
クタ回路を断続制御する、 ことを特徴とする。

【００１０】前記出力平滑用のチョークコイルは、相互
に誘導結合される複数の巻線を有し、出力信号を導出す
る巻線と異なる巻線から前記オン／オフ駆動に用いる信
号の少なくとも一部を供給するようにしてもよい。

【００１１】この発明の第４の観点による同期整流回路
は、交流信号にソース−ドレイン回路を直列に順方向と
して挿入される同期スイッチング用の第１の電界効果ト
ランジスタ（ＦＥＴ）と、前記第１の電界効果トランジ
スタの出力側と共通電位との間にソース−ドレイン回路
を逆方向として挿入される整流用の第２の電界効果トラ
ンジスタと、前記第１の電界効果トランジスタの出力側
に挿入され、且つその誘起電圧により各ゲートを制御し
て前記第１及び第２の電界効果トランジスタを交互にオ
ン／オフ駆動する出力平滑用のチョークコイルと、前記
出力平滑用のチョークコイルと前記第２の電界効果トラ
ンジスタのゲートとの間に配置され、前記出力平滑用の
チョークコイルが発生した誘起電圧が外部の負荷に印加
すべき所定電圧に達した時に、前記第２の電界効果トラ
ンジスタをオンし、前記誘起電圧が前記所定電圧に達し
ない時に前記第２の電界効果トランジスタをオフする回
路と、を具備する。この発明の第５の観点による同期整
流回路は、交流信号にソース−ドレイン回路を直列に順
方向として挿入される同期スイッチング用の第１の電界
効果トランジスタ（ＦＥＴ）と、前記第１の電界効果ト
ランジスタの出力側と共通電位との間にソース−ドレイ
ン回路を逆方向として挿入される整流用の第２の電界効
果トランジスタと、前記第１の電界効果トランジスタの
出力側に挿入され、且つその誘起電圧により各ゲートを
制御して前記第１及び第２の電界効果トランジスタを交
互にオン／オフ駆動する出力平滑用のチョークコイル
と、カソードが前記出力平滑用のチョークコイルに接続
され、アノードが前記第２の電界効果トランジスタのゲ
ートに接続され、前記出力平滑用のチョークコイルが発
生した誘起電圧が負荷電圧に達したときに前記第２の電
界効果トランジスタをオンさせ、前記誘起電圧が前記負
荷電圧に達しないときに前記第２の電界効果トランジス
タをオフさせるツェナーダイオードと、を具備する。前
記第２の電界効果トランジスタのオフ時のソース−ドレ
イン間電圧の急峻な立ち上がりに応動し、該第２の電界
効果トランジスタのゲートを共通電位に短絡し、該ゲー
ト電位の上昇を阻止する回路をさらに含んでいてもよ
い。

【００１２】この発明の第６の観点による同期整流回路
は、交流信号にソース−ドレイン回路を直列に順方向と
して挿入される同期スイッチング用の第１の電界効果ト
ランジスタ（ＦＥＴ）と、 前記第１の電界効果トランジ
スタの出力側と共通電位との間にソース−ドレイン回路
を逆方向として挿入される整流用の第２の電界効果トラ
ンジスタと、 前記第１の電界効果トランジスタの出力側
に挿入され、且つその誘起電圧により各ゲートを制御し
て前記第１及び第２の電界効果トランジスタを交互にオ
ン／オフ駆動する出力平滑用のチョークコイルと、 前記
出力平滑用のチョークコイルに誘導結合された検出用巻
線と、 エミッタ−コレクタ回路の一端が前記検出用巻線
の一端に接続され、ベースに前記共通電位が供給されて
おり、当該エミッタ−コレクタ回路の一端とベースとの
間に所定の極性の電圧が印加されたとき、前記検出用巻
線に発生している電圧によりエミッタ−コレクタ回路の
両端間に電流を流す第１のバイポーラトランジスタと、
前記第１のバイポーラトランジスタのエミッタ−コレク
タ回路の他端と前記検出用巻線の他端との間に接続され
た第１の検出用負荷と、前記第１の検出用負荷の両端間
に発生した電圧降下の大きさを検知し、検知した結果に
従って、自己のエミッタ−コレクタ回路を断続制御する
第２のバイポーラトランジスタと、 前記第２のバイポー
ラトランジスタのエミッタ−コレクタ回路に直列に、且
つ、前記第２の電界効果トランジスタのドレイン−ソー
ス回路の一端及びゲートの間に接続された第２の検出用
負荷と、を備え、 前記第２のバイポーラトランジスタ
は、前記第１の検出用負荷に電流が流れたとき、前記第
２の電界効果トランジスタのドレイン−ソース回路を実
質的に導通させ、前記第１の検出用負荷に電流が流れて
いないとき、当該ドレイン−ソース回路を実質的に遮断
させるように、自己のエミッタ−コレクタ回路を断続制
御する、 ことを特徴とする。

【００１３】前記出力平滑用のチョークコイルは、相互
に誘導結合される複数の巻線を有し、出力信号を導出す
る巻線と異なる巻線から前記オン／オフ駆動に用いる信
号の少なくとも一部を供給するようにしてもよい。

【００１４】この発明に係るスイッチング電源及び同期
整流回路は、出力回路に直列順方向として挿入されるス
イッチング用の第１のＦＥＴ又はトランジスタ、及び前
記第１のＦＥＴ又はトランジスタの出力側と共通電位と
の間に並列逆方向として挿入される整流用の第２のＦＥ
Ｔ又はトランジスタを、前記第１のＦＥＴ又はトランジ
スタの出力側に挿入した出力平滑用のチョークコイルの
誘起電圧により制御して前記第１及び第２のＦＥＴ又は
トランジスタを交互にオン／オフ駆動する。このスイッ
チング電源及び同期整流回路では、出力波形に基づいて
平滑用チョークコイルにより誘起される電圧により、ス
イッチング用の第１のＦＥＴ又はトランジスタと、整流
用の第２のＦＥＴ又はトランジスタとを、オン／オフ制
御するので、トランスの二次側のみで、ＦＥＴ等のスイ
ッチング素子の適正なオン／オフ制御を行うことが可能
となり、簡単で且つ安価に構成することができる。

【００１５】

【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態に係るスイッチング電源及び同期整流回路
を説明する。

【００１６】図１は、この発明の第１の実施の形態に係
るフォワード式のスイッチング電源の構成を模式的に示
している。

【００１７】図１に示すスイッチング電源は、トランス
１、トランジスタ２、第１のＦＥＴ３、平滑用チョーク
コイル４、第２のＦＥＴ５、平滑用コンデンサ６、ツェ
ナーダイオード７、及び抵抗８を備えている。

【００１８】図示するように、トランス１は、一次巻線
１ａ及び二次巻線１ｂを有する。トランジスタ２は、ｎ
ｐｎトランジスタであり、コレクタをトランス１の一次
巻線の一端に接続している。トランジスタ２は、トラン
ス１の一次巻線１ａに供給する電流をスイッチングす
る。トランス１の二次巻線１ｂは、一端が第１のＦＥＴ
３のドレインに接続され、他端が共通電位（グラウン
ド）に接続されている。

【００１９】第１のＦＥＴ３は、絶縁ゲート型のＰチャ
ネルＦＥＴであり、そのソースは、平滑用チョークコイ
ル４に接続されている。平滑用チョークコイル４は、中
間タップ４ｔを有する一次巻線４ａ、及び二次巻線４ｂ
を備えており、第１のＦＥＴ３のソースは、平滑用チョ
ークコイル４の一次巻線４ａの一端に接続されている。
平滑用チョークコイル４の一次巻線４ａの他端は第１の
ＦＥＴ３のゲートに接続されている。

【００２０】第１のＦＥＴ３のソースと平滑用チョーク
コイル４の一次巻線４ａとの接続点は、第２のＦＥＴ５
のドレインに接続されている。第２のＦＥＴ５は、絶縁
ゲート型のＮチャネルＦＥＴであり、そのソースは共通
電位に接続されている。第２のＦＥＴ５のゲート−ソー
ス間には抵抗８が接続されている。平滑用チョークコイ
ル４の二次巻線４ｂは、一端が共通電位に接続され、他
端がツェナーダイオード７を介して第２のＦＥＴ５のゲ
ートに接続されている。ツェナーダイオード７は、出力
端における出力電圧に相当するツェナー電圧を有し、ア
ノードを第２のＦＥＴ５のゲートに、カソードを平滑用
チョークコイル４の二次巻線４ｂの他端にそれぞれ接続
している。平滑用チョークコイル４の各巻線４ａ及び４
ｂの巻方向は、図１において各巻線の巻始め端に「●」
印を付して示す通りである。

【００２１】平滑用チョークコイル４の一次巻線４ａの
タップ４ｔから出力端に出力を導出し、この出力端と共
通電位との間に平滑用コンデンサ６を接続する。すなわ
ち、第１のＦＥＴ３は、そのソース−ドレイン回路をト
ランス１の二次巻線１ｂに直列（つまり出力回路に直
列）に挿入している。また、第２のＦＥＴ５は、そのソ
ース−ドレイン回路を平滑用コンデンサ６に並列（つま
り出力回路に並列）に接続している。

【００２２】次に、図1のような構成を有するスイッチ
ング電源の動作を説明する。トランス１の一次巻線１ａ
には、トランジスタ２でスイッチングされた電流が供給
され、トランス１に磁気エネルギーが蓄積される。次に
トランジスタ２がオフするとトランス１の二次巻線１ｂ
に逆起電力が誘起され、この電圧が第１のＦＥＴ３の寄
生ダイオードを介して平滑用チョークコイル４の一次巻
線４ａに電流を流す。すると平滑用チョークコイル４の
一次巻線４ａの他端に誘起される電圧により、第１のＦ
ＥＴ３のゲートはソースに対して負極性になって、第１
のＦＥＴ３はオンする。その結果、トランス１の二次巻
線１ｂに誘起された逆起電力は第１のＦＥＴ３のドレイ
ン−ソース間を介して平滑用チョークコイル４の一次巻
線４ａに電流を流し、この電流は平滑用コンデンサ６に
より平滑化されて直流とされ、出力端より出力される。

【００２３】トランス１に蓄積された磁気エネルギーが
減少し、二次電流が減少すると、平滑用チョークコイル
４に流れる電流も減少し、平滑用チョークコイル４に誘
起される逆起電力によって第１のＦＥＴ３のゲートの電
圧はソースに対して正極性となり、第１のＦＥＴ３はオ
フする。また、平滑用チョークコイル４の二次巻線４ｂ
には誘起される電圧により、第２のＦＥＴ５のゲートの
電圧はソースに対して正極性となり、第２のＦＥＴ５は
オンする。第２のＦＥＴ５がオンするタイミングは平滑
用チョークコイル４の二次巻線４ｂに誘起する逆起電力
が負過電圧以上となったとき、すなわち、ツェナーダイ
オード７のツェナー電圧を超えたときである。第２のＦ
ＥＴ５がオンすると、第２のＦＥＴ５のソース−ドレイ
ン間を通じ、平滑用チョークコイル４を経由して、負荷
に電流が供給される。平滑用チョークコイル４の磁気エ
ネルギーが減少し、逆起電力が減少すると、第２のＦＥ
Ｔ５のゲートにかかる電圧も減少し、第２のＦＥＴ５は
オフして、当初の状態に戻る。

【００２４】以上の動作を繰り返して、第１及び第２の
ＦＥＴ３及び５により、トランス１の二次出力をスイッ
チングして、同期整流動作による整流出力を出力する。

【００２５】すなわち、平滑用チョークコイル４に誘起
される電圧を利用して、第１及び第２のＦＥＴ３及び５
のオン／オフを行わせる。平滑用チョークコイル４に
は、トランス１の一次側がオンのときは逆方向に、トラ
ンス１の一次側がオフのときには順方向に起電力が発生
するため、スイッチング用の第１のＦＥＴ３と整流用の
第２のＦＥＴ５のゲートにそれぞれこれらの起電力を与
えるように構成しておけば、第１及び第２のＦＥＴ３及
び５は、交互にオン／オフ動作し、トランス１の二次側
だけで、適正に制御できることになる。

【００２６】このようにして、第１及び第２のＦＥＴ３
及び５のオン／オフ制御をトランス１の二次側だけで行
うことができ、トランス１の二次側を一次側と電気的に
絶縁することができる。このため、制御回路を非常に簡
単に構成することができ、制御回路の製造コストも非常
に低額で済む。

【００２７】なお、平滑用チョークコイルとしては、図
１に示した構成の平滑用チョークコイル４の他に、例え
ば図２及び図３に示すように構成することができる。図
２に示す平滑用チョークコイル４１は、一次巻線４１ａ
及び二次巻線４１ｂを有し、一端が第１のＦＥＴ３のソ
ースに接続された平滑用チョークコイル４１の一次巻線
４１ａの他端を第１のＦＥＴ３のゲート及び出力端に接
続する。また、平滑用チョークコイル４１の二次巻線４
１ｂの両端をそれぞれ共通電位及びツェナーダイオード
７のカソードに接続する。

【００２８】そして、図３に示す平滑用チョークコイル
４２は、中間タップ４２ｔを有する一次巻線４２ａと二
次巻線４２ｂとを有し、一端が第１のＦＥＴ３のソース
に接続された平滑用チョークコイル４２の一次巻線４２
ａの他端を第１のＦＥＴ３のゲートに接続し、一次巻線
４２ａの中間タップ４２ｔから出力端へ出力を導出す
る。また、平滑用チョークコイル４１の二次巻線４２ｂ
の両端をそれぞれ平滑用チョークコイル４２の一次巻線
４２ａの中間タップ４２ｔ及びツェナーダイオード７の
カソードに接続する。

【００２９】図４は、この発明の第２の実施の形態に係
るフォワード式のスイッチング電源の構成を模式的に示
している。

【００３０】図４に示すスイッチング電源は、図１に示
したトランス１、トランジスタ２、第１のＦＥＴ３、平
滑用チョークコイル４、第２のＦＥＴ５、平滑用コンデ
ンサ６、ツェナーダイオード７、及び抵抗８にほぼ対応
するトランス１１、トランジスタ１２、第１のＦＥＴ１
３、平滑用チョークコイル１４、第２のＦＥＴ１５、平
滑用コンデンサ１６、ツェナーダイオード１７、及び抵
抗１８を備えている。

【００３１】図示するように、トランス１１は、一次巻
線１１ａ及び二次巻線１１ｂを有する。トランジスタ１
２は、ｎｐｎトランジスタであり、コレクタをトランス
１１の一次巻線１１ａの一端に接続している。トランジ
スタ１２は、トランス１１の一次巻線１１ａに供給する
電流をスイッチングする。トランス１１の二次巻線１１
ｂは、一端が第１のＦＥＴ１３のソースに接続され、他
端が共通電位に接続されている。

【００３２】第１のＦＥＴ１３は、絶縁ゲート型のＮチ
ャネルＦＥＴであり、そのソースは、平滑用チョークコ
イル１４に接続されている。平滑用チョークコイル１４
は、一次巻線１４ａ、二次巻線１４ｂ及び三次巻線１４
ｃを備えており、第１のＦＥＴ１３のドレインは、平滑
用チョークコイル１４の一次巻線１４ａの一端に接続さ
れている。平滑用チョークコイル１４の一次巻線１４ａ
の他端は、出力端へ出力を導出している。

【００３３】第１のＦＥＴ１３のドレインと平滑用チョ
ークコイル１４の一次巻線１４ａとの接続点は、第２の
ＦＥＴ１５のドレインに接続されている。第２のＦＥＴ
１５は、絶縁ゲート型のＮチャネルＦＥＴであり、その
ソースは共通電位に接続されている。第２のＦＥＴ１５
のゲート−ソース間には抵抗１８が接続されている。平
滑用チョークコイル１４の二次巻線１４ｂは、一端が第
１のＦＥＴ１３のゲートに、他端が第１のＦＥＴ１３の
ソース（トランス１１の二次巻線１１ｂの一端への接続
点）に接続されている。平滑用チョークコイル１４の三
次巻線１４ｃは、一端が共通電位に、他端がツェナーダ
イオード１７を介して第２のＦＥＴ１５のゲートに接続
されている。ツェナーダイオード１７は、出力電圧に相
当するツェナー電圧を有し、アノードを第２のＦＥＴ１
５のゲートに、カソードを平滑用チョークコイル１４の
三次巻線４ｃの他端にそれぞれ接続している。平滑用チ
ョークコイル１４の各巻線１４ａ〜１４ｃの巻方向は、
図４において各巻線の巻始め端に「●」印を付して示す
通りである。

【００３４】平滑用チョークコイル１４の一次巻線１４
ａの他端から出力を導出する出力端と共通電位との間に
平滑用コンデンサ１６を接続する。すなわち、第１のＦ
ＥＴ１３は、そのソース−ドレイン回路をトランス１１
の二次巻線１１ｂに直列（つまり出力回路に直列）に挿
入している。また、第２のＦＥＴ１５は、そのソース−
ドレイン回路を平滑用コンデンサ１６に並列（つまり出
力回路に並列）に接続している。

【００３５】このような構成としても、平滑用チョーク
コイル１４に誘起される電圧を利用して、第１及び第２
のＦＥＴ１３及び１５のオン／オフを行わせることがで
きる。平滑用チョークコイル１４には、トランス１１の
一次側がオンのときは逆方向に、トランス１１の一次側
がオフのときには順方向に起電力が発生するため、スイ
ッチング用の第１のＦＥＴ１３と整流用の第２のＦＥＴ
１５のゲートにそれぞれこれらの起電力を与えるように
構成しておけば、第１及び第２のＦＥＴ１３及び１５
は、交互にオン／オフ動作し、トランス１１の二次側だ
けで、適正に制御できることになる。

【００３６】なお、上述においては、整流機能を有する
スイッチング素子としてＦＥＴを用いた場合について説
明したが、トランジスタを用いた場合にも上述とほぼ同
様に構成することができる。

【００３７】図５は、この発明の第３の実施の形態に係
るフォワード式のスイッチング電源の構成を模式的に示
している。図５の構成は、図１の構成にほぼ相当する構
成を、ＦＥＴに代えてトランジスタを用いて構成し、平
滑用チョークコイルとして図２に示した構成を適用した
ものである。

【００３８】図５に示すスイッチング電源は、図１に示
したトランス１、トランジスタ２、第１のＦＥＴ３、平
滑用チョークコイル４、第２のＦＥＴ５、平滑用コンデ
ンサ６、ツェナーダイオード７、及び抵抗８にほぼ対応
するトランス２１、一次側トランジスタ２２、第１のト
ランジスタ２３、平滑用チョークコイル２４、第２のト
ランジスタ２５、平滑用コンデンサ２６、ツェナーダイ
オード２８、及び抵抗２９を備え、さらに抵抗２７を有
している。

【００３９】図示するように、トランス２１は、一次巻
線２１ａ及び二次巻線２１ｂを有する。一次側トランジ
スタ２２は、ｎｐｎトランジスタであり、コレクタをト
ランス２１の一次巻線２１ａの一端に接続している。ト
ランス２１の二次巻線２１ｂは、一端が第１のトランジ
スタ２３のコレクタに接続され、他端が共通電位に接続
されている。

【００４０】第１のトランジスタ２３は、ｐｎｐトラン
ジスタであり、そのエミッタは、平滑用チョークコイル
２４に接続されている。平滑用チョークコイル２４は、
一次巻線２４ａ、及び二次巻線２４ｂを備えており、第
１のトランジスタ２３のエミッタは、平滑用チョークコ
イル２４の一次巻線２４ａの一端に接続されている。平
滑用チョークコイル２４の一次巻線２４ａの他端は抵抗
２７を介して第１のトランジスタ２３のベースに接続さ
れている。

【００４１】第１のトランジスタ２３のエミッタと平滑
用チョークコイル２４の一次巻線２４ａとの接続点は、
第２のトランジスタ２５のコレクタに接続されている。
第２のトランジスタ２５は、ｎｐｎトランジスタであ
り、そのエミッタは共通電位に接続されている。第２の
トランジスタ２５のベース−エミッタ間には抵抗２９が
接続されている。平滑用チョークコイル２４の二次巻線
２４ｂは、一端が共通電位に接続され、他端がツェナー
ダイオード２８を介して第２のトランジスタ２５のベー
スに接続されている。ツェナーダイオード２８は、出力
端における出力電圧に相当するツェナー電圧を有し、ア
ノードを第２のトランジスタ２５のベースに、カソード
を平滑用チョークコイル２４の二次巻線２４ｂの他端に
それぞれ接続している。平滑用チョークコイル２４の各
巻線２４ａ及び２４ｂの巻方向は、図４において各巻線
の巻始め端に「●」印を付して示す通りである。

【００４２】平滑用チョークコイル２４の一次巻線２４
ａの他端から出力端に出力を導出し、この出力端と共通
電位との間に平滑用コンデンサ２６を接続する。すなわ
ち、第１のトランジスタ２３は、そのエミッタ−コレク
タ回路をトランス２１の二次巻線２１ｂに直列（つまり
出力回路に直列）に挿入している。また、第２のトラン
ジスタ２５は、そのエミッタ−コレクタ回路を平滑用コ
ンデンサ２６に並列（つまり出力回路に並列）に接続し
ている。

【００４３】このような構成としても、平滑用チョーク
コイル２４に誘起される電圧を利用して、第１及び第２
のトランジスタ２３及び２５のオン／オフを行わせるこ
とができる。平滑用チョークコイル２４には、トランス
２１の一次側がオンのときは逆方向に、トランス２１の
一次側がオフのときには順方向に起電力が発生するた
め、スイッチング用の第１のトランジスタ２３と整流用
の第２のトランジスタ２５のベースにそれぞれこれらの
起電力を与えるように構成しておけば、第１及び第２の
トランジスタ２３及び２５は、交互にオン／オフ動作
し、トランス２１の二次側だけで、適正に制御できるこ
とになる。

【００４４】なお、上述した構成に示すスイッチング用
のｐｎｐトランジスタからなる第１のトランジスタ２３
に代えてｎｐｎトランジスタを用いて、図４の場合とほ
ぼ同様に結線するようにしても上述とほぼ同様にして実
施することができる。

【００４５】なお、図１に示す構成では、第２のＦＥＴ
５がオフとなる瞬間のソース−ドレイン間電圧の急峻な
立ち上がりにより、ミラー効果等によって第２のＦＥＴ
５のゲートにわずかに電圧が誘起され、ドレイン−ソー
ス間がわずかな時間オンとなるおそれがある。これを防
止する構成を付加したのがこの発明の第４の実施の形態
である。

【００４６】図６は、この発明の第４の実施の形態に係
るフォワード式のスイッチング電源の構成を模式的に示
している。図６のスイッチング電源は、図１に示したト
ランス１、トランジスタ２、第１のＦＥＴ３、平滑用チ
ョークコイル４、第２のＦＥＴ５及び平滑用コンデンサ
６に加えて、さらにツェナーダイオード３１、ゲート制
御用トランジスタ３２、抵抗３３，３４及びコンデンサ
３５を備えている。

【００４７】ツェナーダイオード３１、ゲート制御用ト
ランジスタ３２、抵抗３３，３４及びコンデンサ３５に
より構成される回路は、第２のＦＥＴ５がオフとなる瞬
間のソース−ドレイン間電圧の急峻な立ち上がりによ
り、ミラー効果等によって第２のＦＥＴ５のゲートにわ
ずかに電圧が誘起されるときに、ゲートと共通電位との
間を短絡して、ゲート電位の上昇を抑える。

【００４８】ツェナーダイオード３１は、第２のＦＥＴ
５のゲートと平滑用チョークコイル４の二次巻線４ｂの
他端との間に図示極性で挿入する。ツェナーダイオード
３１は、出力端における出力電圧に相当するツェナー電
圧を有し、アノードを第２のＦＥＴ５のゲートに、カソ
ードを平滑用チョークコイル４の二次巻線４ｂの他端に
それぞれ接続している。ツェナーダイオード３１は、所
定値以下の電圧における平滑用チョークコイル４の二次
巻線４ｂからの電流の逆流を抑え、第２のＦＥＴ５のド
レイン電圧が０Ｖ以下になったときに、第２のＦＥＴ５
をオンとするために設けられている。ゲート制御用トラ
ンジスタ３２は、この場合ｎｐｎトランジスタからな
り、コレクタを第２のＦＥＴ５のゲートに、エミッタを
共通電位に、そしてベースをコンデンサ３５の一端にそ
れぞれ結合している。ゲート制御用トランジスタ３２
は、オン動作時に、第２のＦＥＴ５のゲートと共通電位
との間を短絡する。

【００４９】抵抗３３は、第２のＦＥＴ５のゲートとソ
ース、つまり共通電位、との間に挿入され、ゲート制御
用トランジスタ３２がオフとなったときのゲートバイア
スを調整する。抵抗３４は、ゲート制御用トランジスタ
３２のベース−エミッタ間に挿入され、ゲート制御用ト
ランジスタ３２のベースバイアスを調整する。コンデン
サ３５は、既に述べたように一端をゲート制御用トラン
ジスタ３２のベースに接続し、他端を第２のＦＥＴ５の
ドレインに接続する。コンデンサ３５は、第２のＦＥＴ
５がオフする際の電圧上昇を検出してゲート制御用トラ
ンジスタ３２をオン動作させる。

【００５０】次に、図６の構成における動作を説明す
る。第２のＦＥＴ５がオフとなるときには、ドレイン−
ソース間電圧が急激に上昇する。上述したように、この
ドレイン−ソース間電圧の急峻な立ち上がりによるミラ
ー効果等によって、第２のＦＥＴ５のゲートにわずかな
電圧が誘起され、その間、ドレイン−ソース間をオンと
するおそれがある。このドレイン−ソース間電圧の急峻
な立ち上がりのときに、コンデンサ３５に電流が流れ、
ゲート制御用トランジスタ３２をオンとする。このた
め、ゲート制御用トランジスタ３２によって第２のＦＥ
Ｔ５のゲートは共通電位に短絡されて、ゲート電圧の上
昇が阻止される。

【００５１】このゲート制御用トランジスタ３２のオン
動作は、ドレイン−ソース間電圧の急峻な立ち上がりに
より、コンデンサ３５を介して電流が流れる期間だけの
短時間であり、それ以外の期間はゲート制御用トランジ
スタ３２はオフとなっている。ゲート制御用トランジス
タ３２のオフ期間は、第２のＦＥＴ５のゲートバイアス
は、抵抗３３及びツェナーダイオード３１を介して平滑
用チョークコイル４の二次巻線４ｂによって決定される
から、図１の場合と同様の動作となる。

【００５２】このようにして、第２のＦＥＴ５がオフと
なる瞬間のソース−ドレイン間電圧の急峻な立ち上がり
により、ミラー効果等によって第２のＦＥＴ５のゲート
にわずかに電圧が誘起されても、ツェナーダイオード３
１、ゲート制御用トランジスタ３２、抵抗３３，３４及
びコンデンサ３５により構成される回路によって、ゲー
トと共通電位との間が短絡され、ゲート電位の上昇が抑
えられる。

【００５３】図６等に示した構成では、出力端における
出力電圧にほぼ相当するツェナー電圧を有するツェナー
ダイオード３１により、第２のＦＥＴ５のドレイン電圧
が０Ｖ以下になったときに、第２のＦＥＴ５をオンとす
るようにしているが、このような構成では、出力電圧に
よって第２のＦＥＴ５の制御動作が左右され易い。そこ
で、出力電圧における自由度を持たせるために、トラン
ジスタを用いて次のように構成する。

【００５４】図７は、この発明の第５の実施の形態に係
るフォワード式のスイッチング電源の構成を模式的に示
している。図７のスイッチング電源は、図６に示したト
ランス１、トランジスタ２、第１のＦＥＴ３、平滑用チ
ョークコイル４、第２のＦＥＴ５及び平滑用コンデンサ
６に加えて、さらに第１の制御用トランジスタ５１、第
２の制御用トランジスタ５２、抵抗５３，５４及び５５
を設け、図６におけるツェナーダイオード３１、ゲート
制御用トランジスタ３２、抵抗３３，３４及びコンデン
サ３５を除去して構成する。

【００５５】第１及び第２の制御用トランジスタ５１及
び５２、抵抗５３，５４及び５５により構成される回路
は、第２のＦＥＴ５を適正にオン／オフ動作させる。第
２の制御用トランジスタ５２は、ｐｎｐトランジスタで
あり、エミッタを平滑用チョークコイル４の一次巻線４
ａのタップ４ｔ、すなわち出力端に接続している。第２
の制御用トランジスタ５２のエミッタは、平滑用チョー
クコイル４の二次巻線４ｂの一端にも接続する。第２の
制御用トランジスタ５２のエミッタとベースとの間には
抵抗５３を接続し、第２の制御用トランジスタ５２のコ
レクタは、第２のＦＥＴ５のゲートに接続する。第１の
制御用トランジスタ５１は、ｎｐｎトランジスタであ
り、そのエミッタは第２の制御用トランジスタ５２のベ
ース（つまり抵抗５３との接続点）に、コレクタを平滑
用チョークコイル４の二次巻線４ｂの他端に接続する。
そして、第１の制御用トランジスタ５１のベースは、抵
抗５４を介して共通電位に接続する。第１のＦＥＴのゲ
ート−ソース間には抵抗５５を接続する。

【００５６】平滑用チョークコイル４の各巻線４ａ及び
４ｂの巻方向は、図７において各巻線の巻始め端に
「●」印を付して示す通りであり、一次巻線４ａの巻始
めからタップ４ｔまでの間の巻数と二次巻線４ｂの巻数
は等しく設定するなお、この場合、一次巻線４ａと二次
巻線４ｂとの間に若干の磁気漏れ鉄心を介在させること
により、一次巻線４ａの端子間と二次巻線４ｂの端子間
とでより大きな電圧差を呈するようにすることができ
る。

【００５７】次に、図７の構成における動作を説明す
る。

【００５８】（１）トランス１の二次巻線から第１のＦ
ＥＴ３のドレインに正電圧が与えられると、第１のＦＥ
Ｔ３の寄生ダイオード〜平滑用チョークコイル４の一次
巻線４ａ〜タップ４ｔ〜出力端を介して付加に電流が流
れる。

【００５９】（２）このような電流が第１のＦＥＴ３か
ら流れると、平滑用チョークコイル４の一次巻線４ａの
他端（タップ４ｔを挟んで反対側の巻終り端）に負電圧
が発生し、ゲートを制御して第１のＦＥＴ３をオンとす
る。

【００６０】（３）このとき、平滑用チョークコイル４
の二次巻線４ｂの巻始め側が正電圧となるが、このとき
第１の制御用トランジスタ５１はｎｐｎトランジスタで
あるので、オフ状態のままである。

【００６１】（４）次にトランス１の二次巻線１ｂから
の電流供給が絶たれると、平滑用チョークコイル４の一
次巻線４ａには、従前とは逆方向に逆起電力が発生し、
第１のＦＥＴ３はオフとされる。

【００６２】（５）平滑用チョークコイル４の二次巻線
４ｂにも負電圧が発生するが、この負電圧の大きさが負
荷電圧つまり出力電圧よりも大きくなってから、第１の
制御用トランジスタ５１のコレクタ電圧が０Ｖ以下とな
って、このコレクタ電位よりもベース電位が高くなって
第１の制御用トランジスタ５１がオンとなる。

【００６３】（６）第１の制御用トランジスタ５１がオ
ンとなると、第２の制御用トランジスタ５２がオンとな
って、第２のＦＥＴ５がオンとなる。

【００６４】（７）平滑用チョークコイル４の一次巻線
４ａのエネルギーが消滅すると、出力端から負荷への電
流供給がなくなり、同時に平滑用チョークコイル４の二
次巻線４ｂの逆起電力も減少して、第１の制御用トラン
ジスタ５１のコレクタ電位が正方向に移行し、第１の制
御用トランジスタ５１はオフとなる。

【００６５】（８）第１の制御用トランジスタ５１がオ
フとなると、第２の制御用トランジスタ５１がオフとな
り、それに引き続いて第２のＦＥＴ５もオフとなる。

【００６６】（９）以上の（１）〜（８）の動作の繰り
返しで、交互にオン−オフ動作を繰り返し、スイッチン
グ電源における整流が行われる。

【００６７】また、上述においては、スイッチング電源
として説明したが、トランス１等の二次側については同
期整流方式の整流とほぼ同等の動作を行っているので、
トランス１等を含む同期整流回路として構成することも
できる。

【００６８】また、以上においては、昇圧型のスイッチ
ング電源又は同期整流回路として構成したが、降圧型の
スイッチング電源又は同期整流回路もおおむね同様の原
理に従って構成することができる。

【００６９】

【発明の効果】以上説明したように、この発明によれ
ば、トランスの二次側のみで、ＦＥＴ等のスイッチング
素子の適正なオン／オフ制御を行うことを可能とし、簡
単で且つ安価に構成することが可能なスイッチング電源
及び同期整流回路を提供することができる。

【図面の簡単な説明】

【図１】この発明の第１の実施の形態に係るスイッチン
グ電源の構成を模式的に示す回路構成図である。

【図２】図１のスイッチング電源に平滑用チョークコイ
ルとして適用することができるチョークコイルの一例を
説明するための模式的な回路構成図である。

【図３】図１のスイッチング電源に平滑用チョークコイ
ルとして適用することができるチョークコイルの他の一
例を説明するための模式的な回路構成図である。

【図４】この発明の第２の実施の形態に係るスイッチン
グ電源の構成を模式的に示す回路構成図である。

【図５】この発明の第３の実施の形態に係るスイッチン
グ電源の構成を模式的に示す回路構成図である。

【図６】この発明の第４の実施の形態に係るスイッチン
グ電源の構成を模式的に示す回路構成図である。

【図７】この発明の第５の実施の形態に係るスイッチン
グ電源の構成を模式的に示す回路構成図である。

【符号の説明】

１ トランス ２ トランジスタ ３ 第１の電界効果トランジスタ（ＦＥＴ） ４ 平滑用チョークコイル ５ 第２の電界効果トランジスタ ６ 平滑用コンデンサ ７ ツェナーダイオード ８ 抵抗 １１ トランス １２ トランジスタ １３ 第１の電界効果トランジスタ（ＦＥＴ） １４ 平滑用チョークコイル １５ 第２の電界効果トランジスタ １６ 平滑用コンデンサ １７ ツェナーダイオード １８ 抵抗 ２１ トランス ２３ 第１のトランジスタ ２４ 平滑用チョークコイル ２５ 第２のトランジスタ ２６ 平滑用コンデンサ ２７ 抵抗 ２８ ツェナーダイオード ２９ 抵抗 ３１ ダイオード ３２ ゲート制御トランジスタ ３３，３４ 抵抗 ３５ コンデンサ ４１ 平滑用チョークコイル ４２ 平滑用チョークコイル ５１ 第１の制御用トランジスタ ５２ 第１の制御用トランジスタ ５３，５４，５５ 抵抗 １ａ，４ａ，１１ａ，１４ａ，２１ａ，２４ａ，４１
ａ，４２ａ 一次巻線 １ｂ，４ｂ，１１ｂ，１４ｂ，２１ｂ，２４ｂ，４１
ｂ，４２ｂ 二次巻線 １４ｃ 三次巻線 ４ｔ，４２ｔ 中間タップ

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平７−298610（ＪＰ，Ａ) 特開 平９−312972（ＪＰ，Ａ) 特開 平10−248249（ＪＰ，Ａ) 実開 平４−58087（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H02M 3/28

Claims (10)

(57)【特許請求の範囲】
1. 【請求項１】スイッチングされた電流が一次側に供給さ
   れるトランスと、 前記トランスの二次側にソース−ドレイン回路を直列に
   順方向として挿入されるスイッチング用の第１の電界効
   果トランジスタ（ＦＥＴ）と、 前記第１の電界効果トランジスタの出力側と共通電位と
   の間にソース−ドレイン回路を逆方向として挿入される
   整流用の第２の電界効果トランジスタと、 前記第１の電界効果トランジスタの出力側に挿入され、
   且つその誘起電圧により各ゲートを制御して前記第１及
   び第２の電界効果トランジスタを交互にオン／オフ駆動
   する出力平滑用のチョークコイルと、 前記出力平滑用のチョークコイルと前記第２の電界効果
   トランジスタのゲートとの間に配置され、前記出力平滑
   用のチョークコイルが発生した誘起電圧が外部の負荷に
   印加すべき所定電圧に達した時に、前記第２の電界効果
   トランジスタをオンし、前記誘起電圧が前記所定電圧に
   達しない時に前記第２の電界効果トランジスタをオフす
   る回路と、 を具備することを特徴とするスイッチング電源。
2. 【請求項２】スイッチングされた電流が一次側に供給さ
   れるトランスと、 前記トランスの二次側にソース−ドレイン回路を直列に
   順方向として挿入されるスイッチング用の第１の電界効
   果トランジスタ（ＦＥＴ）と、 前記第１の電界効果トランジスタの出力側と共通電位と
   の間にソース−ドレイン回路を逆方向として挿入される
   整流用の第２の電界効果トランジスタと、 前記第１の電界効果トランジスタの出力側に挿入され、
   且つその誘起電圧により各ゲートを制御して前記第１及
   び第２の電界効果トランジスタを交互にオン／オフ駆動
   する出力平滑用のチョークコイルと、 カソードが前記出力平滑用のチョークコイルに接続さ
   れ、アノードが前記第２の電界効果トランジスタのゲー
   トに接続され、前記出力平滑用のチョークコイルが発生
   した誘起電圧が負荷電圧に達したときに前記第２の電界
   効果トランジスタをオンさせ、前記誘起電圧が前記負荷
   電圧に達しないときに前記第２の電界効果 トランジスタ
   をオフさせるツェナーダイオードと、 を具備することを特徴とするスイッチング電源。
3. 【請求項３】前記第２の電界効果トランジスタのオフ時
   のソース−ドレイン間電圧の急峻な立ち上がりに応動
   し、該第２の電界効果トランジスタのゲートを共通電位
   に短絡し、該ゲート電位の上昇を阻止する回路をさらに
   含むことを特徴とする請求項１又は２に記載のスイッチ
   ング電源。
4. 【請求項４】スイッチングされた電流が一次側に供給さ
   れるトランスと、 前記トランスの二次側にソース−ドレイン回路を直列に
   順方向として挿入されるスイッチング用の第１の電界効
   果トランジスタ（ＦＥＴ）と、 前記第１の電界効果トランジスタの出力側と共通電位と
   の間にソース−ドレイン回路を逆方向として挿入される
   整流用の第２の電界効果トランジスタと、 前記第１の電界効果トランジスタの出力側に挿入され、
   且つその誘起電圧により各ゲートを制御して前記第１及
   び第２の電界効果トランジスタを交互にオン／オフ駆動
   する出力平滑用のチョークコイルと、 前記出力平滑用のチョークコイルに誘導結合された検出
   用巻線と、 エミッタ−コレクタ回路の一端が前記検出用巻線の一端
   に接続され、ベースに前記共通電位が供給されており、
   当該エミッタ−コレクタ回路の一端とベースとの間に所
   定の極性の電圧が印加されたとき、前記検出用巻線に発
   生している電圧によりエミッタ−コレクタ回路の両端間
   に電流を流す第１のバイポーラトランジスタと、 前記第１のバイポーラトランジスタのエミッタ−コレク
   タ回路の他端と前記検出用巻線の他端との間に接続され
   た第１の検出用負荷と、 前記第１の検出用負荷の両端間に発生した電圧降下の大
   きさを検知し、検知した結果に従って、自己のエミッタ
   −コレクタ回路を断続制御する第２のバイポーラトラン
   ジスタと、 前記第２のバイポーラトランジスタのエミッタ−コレク
   タ回路に直列に、且つ、前記第２の電界効果トランジス
   タのドレイン−ソース回路の一端及びゲートの 間に接続
   された第２の検出用負荷と、を備え、 前記第２のバイポーラトランジスタは、前記第１の検出
   用負荷に電流が流れたとき、前記第２の電界効果トラン
   ジスタのドレイン−ソース回路を実質的に導通させ前記
   第１の検出用負荷に電流が流れていないとき、当該ドレ
   イン−ソース回路を実質的に遮断させるように、自己の
   エミッタ−コレクタ回路を断続制御する、 ことを特徴とするスイッチング電源。
5. 【請求項５】前記出力平滑用のチョークコイルは、相互
   に誘導結合される複数の巻線を有し、出力信号を導出す
   る巻線と異なる巻線から前記オン／オフ駆動に用いる信
   号の少なくとも一部を供給することを特徴とする請求項
   １乃至４のうちのいずれか１項に記載のスイッチング電
   源。
6. 【請求項６】交流信号にソース−ドレイン回路を直列に
   順方向として挿入される同期スイッチング用の第１の電
   界効果トランジスタ（ＦＥＴ）と、 前記第１の電界効果トランジスタの出力側と共通電位と
   の間にソース−ドレイン回路を逆方向として挿入される
   整流用の第２の電界効果トランジスタと、 前記第１の電界効果トランジスタの出力側に挿入され、
   且つその誘起電圧により各ゲートを制御して前記第１及
   び第２の電界効果トランジスタを交互にオン／オフ駆動
   する出力平滑用のチョークコイルと、 前記出力平滑用のチョークコイルと前記第２の電界効果
   トランジスタのゲートとの間に配置され、前記出力平滑
   用のチョークコイルが発生した誘起電圧が外部の負荷に
   印加すべき所定電圧に達した時に、前記第２の電界効果
   トランジスタをオンし、前記誘起電圧が前記所定電圧に
   達しない時に前記第２の電界効果トランジスタをオフす
   る回路と、 を具備することを特徴とする同期整流回路。
7. 【請求項７】交流信号にソース−ドレイン回路を直列に
   順方向として挿入される同期スイッチング用の第１の電
   界効果トランジスタ（ＦＥＴ）と、 前記第１の電界効果トランジスタの出力側と共通電位と
   の間にソース−ドレイン回路を逆方向として挿入される
   整流用の第２の電界効果トランジスタと、 前記第１の電界効果トランジスタの出力側に挿入され、
   且つその誘起電圧により各ゲートを制御して前記第１及
   び第２の電界効果トランジスタを交互にオン／オフ駆動
   する出力平滑用のチョークコイルと、 カソードが前記出力平滑用のチョークコイルに接続さ
   れ、アノードが前記第２の電界効果トランジスタのゲー
   トに接続され、前記出力平滑用のチョークコイルが発生
   した誘起電圧が負荷電圧に達したときに前記第２の電界
   効果トランジスタをオンさせ、前記誘起電圧が前記負荷
   電圧に達しないときに前記第２の電界効果トランジスタ
   をオフさせるツェナーダイオードと、 を具備することを特徴とする同期整流回路。
8. 【請求項８】前記第２の電界効果トランジスタのオフ時
   のソース−ドレイン間電圧の急峻な立ち上がりに応動
   し、該第２の電界効果トランジスタのゲートを共通電位
   に短絡し、該ゲート電位の上昇を阻止する回路をさらに
   含むことを特徴とする請求項６又は７に記載の同期整流
   回路。
9. 【請求項９】交流信号にソース−ドレイン回路を直列に
   順方向として挿入される同期スイッチング用の第１の電
   界効果トランジスタ（ＦＥＴ）と、 前記第１の電界効果トランジスタの出力側と共通電位と
   の間にソース−ドレイン回路を逆方向として挿入される
   整流用の第２の電界効果トランジスタと、 前記第１の電界効果トランジスタの出力側に挿入され、
   且つその誘起電圧により各ゲートを制御して前記第１及
   び第２の電界効果トランジスタを交互にオン／オフ駆動
   する出力平滑用のチョークコイルと、 前記出力平滑用のチョークコイルに誘導結合された検出
   用巻線と、 エミッタ−コレクタ回路の一端が前記検出用巻線の一端
   に接続され、ベースに前記共通電位が供給されており、
   当該エミッタ−コレクタ回路の一端とベースとの間に所
   定の極性の電圧が印加されたとき、前記検出用巻線に発
   生している電圧によりエミッタ−コレクタ回路の両端間
   に電流を流す第１のバイポーラトランジ スタと、 前記第１のバイポーラトランジスタのエミッタ−コレク
   タ回路の他端と前記検出用巻線の他端との間に接続され
   た第１の検出用負荷と、 前記第１の検出用負荷の両端間に発生した電圧降下の大
   きさを検知し、検知した結果に従って、自己のエミッタ
   −コレクタ回路を断続制御する第２のバイポーラトラン
   ジスタと、 前記第２のバイポーラトランジスタのエミッタ−コレク
   タ回路に直列に、且つ、前記第２の電界効果トランジス
   タのドレイン−ソース回路の一端及びゲートの間に接続
   された第２の検出用負荷と、を備え、 前記第２のバイポーラトランジスタは、前記第１の検出
   用負荷に電流が流れたとき、前記第２の電界効果トラン
   ジスタのドレイン−ソース回路を実質的に導通させ、前
   記第１の検出用負荷に電流が流れていないとき、当該ド
   レイン−ソース回路を実質的に遮断させるように、自己
   のエミッタ−コレクタ回路を断続制御する、 ことを特徴とする同期整流回路。
10. 【請求項１０】前記出力平滑用のチョークコイルは、相
    互に誘導結合される複数の巻線を有し、出力信号を導出
    する巻線と異なる巻線から前記オン／オフ駆動に用いる
    信号の少なくとも一部を供給することを特徴とする請求
    項６乃至９のうちのいずれか１項に記載の同期整流回
    路。