JP3163743U - Ｉｃチップカード - Google Patents

Ｉｃチップカード Download PDF

Info

Publication number
JP3163743U
JP3163743U JP2010005540U JP2010005540U JP3163743U JP 3163743 U JP3163743 U JP 3163743U JP 2010005540 U JP2010005540 U JP 2010005540U JP 2010005540 U JP2010005540 U JP 2010005540U JP 3163743 U JP3163743 U JP 3163743U
Authority
JP
Japan
Prior art keywords
conductive layer
core plate
solder
hole
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2010005540U
Other languages
English (en)
Inventor
▲きょ▼澤明
梁裕民
Original Assignee
茂邦電子有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 茂邦電子有限公司 filed Critical 茂邦電子有限公司
Application granted granted Critical
Publication of JP3163743U publication Critical patent/JP3163743U/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49855—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers for flat-cards, e.g. credit cards
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H01L2224/48228—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item the bond pad being disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0302—Properties and characteristics in general
    • H05K2201/0305—Solder used for other purposes than connections between PCB or components, e.g. for filling vias or for programmable patterns
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0388—Other aspects of conductors
    • H05K2201/0394—Conductor crossing over a hole in the substrate or a gap between two separate substrate parts
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/24—Reinforcing the conductive pattern
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4038—Through-connections; Vertical interconnect access [VIA] connections

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Wire Bonding (AREA)
  • Credit Cards Or The Like (AREA)

Abstract

【課題】ICチップカードのパッケージ形式が、既存のワイヤーボンディング方式の代わりに、表面粘着方式を利用でき、全体構造は双層回路板を利用し、また、メッキを使用せず、双層回路において、ソルダーで導通接続でき、基板の材料コストを節約でき、パッケージのスループットが向上され、有効にパッケージの総コストを低下できるICチップカードを提供する。【解決手段】基板と、複数の上記基板の金属保護層に設置され、被覆領域が第二開口と貫通孔を含む半田バンプと、上記らの半田バンプのすずパッドのダイマウント面に粘着される半導体チップ及び上記すずパッドのダイマウント面とその周りのソルダレジストに設置され、上記半導体チップを封止する封止用コンパウンド体と、からなる。【選択図】図２Ｃ

Description

本考案は、ICチップカードに関し、特に、ワイヤーボンディング方式（Wire Bonding）の代わりに、表面粘着方式（Surface Mount
Technology、 SMT）を利用し、特に、双層回路において、ソルダーにより導通し、基板の材料コストを節約でき、パッケージスループット（Throughput）が向上され、有効にパッケージの総コストが低減されるものに関する。
図３Ａ〜３Ｄは、既存のワイヤーボンディング方式により構成されたチップカードパッケージの構造概念図である。図のように、従来のチップカード５００は、基板５０と半導体チップ６０、複数のボンディングワイヤー７０及び封止用コンパウンド体８０からなる。上記基板５０は、コア板５１を有し、上記コア板５１は、複数の貫通孔５２があり、その下表面５１２に、導電層５３が覆われ、上記導電層５３には、上記コア板５１の下表面５１２の一部を露出する複数の開口５４が形成され、また、上記貫通孔５２と上記導電層５３の下に、それぞれ、銅材質の第一、二金属保護層（Metal Finish）５５、５６が覆われ、上記第一金属保護層５５は、それぞれ、ダイマウントパッド５５aとワイヤーボンディングパッド５５bとして、使用される。
上記半導体チップ６０は、粘着材６により、上記基板５０のダイマウントパッド５５a上に設置され、また、上記半導体チップ６０の主動面に、複数のボールパッド６１が形成される。これにより、ワイヤーボンディングから形成された上記らのボンディングワイヤー７０により、上記らのボールパッド６１と上記らのワイヤーボンディングパッド５５bとが、接続され、また、点粘着により、上記封止用コンパウンド体８０が、上記基板５０のコア板５１の上表面５１１と上記らのワイヤーボンディングパッド５５b上に設置されて、上記半導体チップ６０と上記らのボンディングワイヤー７０とを封止する。しかしながら、この従来のチップカード５００の基板５０は、特殊のプロセスによって作製され、また、海外業者の許可を取るべき、そのため、その材料コストが高くて、業界は、パッケージスループットを向上して、パッケージの総コストを低減することができない。
上記の問題を解消するため、他に、上記基板の代わりに、業界に良く知られている双層回路板を使用する技術が登場し、しかしながら、その双層金属層は、メッキ方式により、その回路を導通するため、有効に、コストダウンを実現できない。そのため、業界において、成熟してきた双層回路技術を利用して、また、メッキを必要せず、回路を導通でき、大幅に、コストを低減できる構造が、要請されている。
本考案者は、上記欠点を解消するため、慎重に研究し、また、学理を活用して、有効に上記欠点を解消でき、設計が合理である本考案を提案する。
本考案の主な目的は、従来技術の上記問題を解消でき、ワイヤーボンディング方式の代わりに表面粘着方式を利用し、全体構造は、双層回路板を利用し、また、メッキを必要せず、即ち、双層回路において、ソルダーで、導通でき、基板の材料コストを低減して、パッケージスループットを向上でき、有効にパッケージの総コストを低下できるICチップカードを提供する。
本考案は、以上の目的を達成するため、ICチップカードであり、主として、基板と複数の半田バンプ（Solder Bump）、半導体チップ及び封止用コンパウンド体からなる。上記基板は、双層回路板（Laminate）であり、コア板があり、その上、下表面に、それぞれ、導電層が覆われ、上記上、下表面の導電層において、上記コア板の上、下表面の一部を露出する複数の第一開口があり、また、上記上、下表面の導電層は、上記コア板の貫通孔を介して、電気接続する導電シートであり、上記コア板と上記上表面の導電層は、一部に、更に、ソルダレジスト（Solder Resist）が覆われ、また、少なくとも、上記上表面の導電層の一部を露出する複数の第二開口が形成され、そして、上記コア板の貫通孔を介して、少なくとも、上記下表面の導電層が露出し、また、上記第二開口から露出した上記上表面の導電層と上記貫通孔から露出した上記下表面の導電層に、更に、金属保護層が覆われ、それから、上記コア板の貫通孔は、レーザー鑽孔や他の方式により形成され、また、上記コア板の上、下表面の導電層は、エッチングにより形成された第一、二導電層で、銅金属から形成されたものであり、また、上記金属保護層においては、上記第一、二導電層に、化学ニッケル金やメッキニッケル金、銀液浸（Immersion Silver）或いは有機保護薄膜（Organic Solderability
Preservative、 OSP）から構成された腐食劣化を防止できる層であり、上記金属保護層は、上記第一、二導電層に、腐食劣化を防止できる層が構成される。上記らの半田バンプは、上記基板の金属保護層に設置され、その被覆領域は、上記ソルダレジストの第二開口と上記コア板の貫通孔を含み、また、上記らの半田バンプは、印刷によって形成され、ダイマウント（Die Mount）面のすずパッドとして、上記第二開口周りの上記ソルダレジストの一部とリフローにより形成された半田ボールを含む。上記半導体チップは、上記らのすずパッドのダイマウント面に粘着される。また、上記封止用コンパウンド体は、上記すずパッドのダイマウント面とその周りのソルダレジストに設置され、上記半導体チップを封止する。
以下、図面を参照しながら、本考案の特徴や技術内容について、詳しく説明するが、それらの図面等は、参考や説明のためであり、本考案は、それによって制限されることが無い。
本考案のより良い實施例である双層板構造の概念図 本考案の図形が図１Ａの双層板にエッチングされる状態の構造概念図 本考案の図１Ｂの双層板に貫通孔が形成された状態の構造概念図 本考案のソルダレジストを図１Ｃの双層板に塗布してある状態の構造概念図 本考案の金属保護層を図１Ｄの双層板に塗布してある状態のコア基板構造概念図 本考案の半田バンプを図１Ｅのコア基板に印刷した状態の構造概念図 本考案の半導体チップが図２Ａの半田バンプにリフローされて粘着された状態の構造概念図 本考案の封止用コンパウンド体で図２Ｂの半導体チップを封止するICチップカードの構造概念図 従来基板の構造概念図 従来の半導体チップを図３Ａの基板に粘着した状態の構造概念図 従来の図３Ｂの基板に接合されたワイヤーボンディングと半導体チップの構造概念図 従来の封止用コンパウンド体で図３Ｃの半導体チップを封止するチップカードの構造概念図
図１Ａ〜図１Ｅと図２Ａ〜図２Ｃは、それぞれ、本考案のより良い實施例である双層板構造の概念図と、本考案の図形が図１Ａの双層板にエッチングされる状態の構造概念図と、本考案の図１Ｂに貫通孔が形成された状態の双層板の構造概念図と、本考案のソルダレジストを図１Ｃの双層板に塗布してある状態の構造概念図と、本考案の金属保護層を図１Ｄの双層板に塗布してある状態のコア基板構造概念図、本考案印刷半田バンプ於第１Ｅ図のコア基板の構造概念図と、本考案の半導体チップが図２Ａの半田バンプにリフローされて粘着された状態の構造概念図及び本考案の封止用コンパウンド体で図２Ｂの半導体チップに封止してある状態のICチップカード構造概念図である。図のように、本考案は、ICチップカード１００であり、主として、基板１０と複数の半田バンプ（Solder Bump）２０、半導体チップ３０及び封止用コンパウンド体４０が含有される。
上記基板１０は、図１Ａ〜図１Ｅ図のように、双層回路板（Laminate）であり、コア板１１があり、その上、下表面１１１、１１２に、それぞれ、導電層１２が覆われ、上記上、下表面１１１、１１２の導電層１２に、上記コア板１１の上、下表面１１１、１１２の一部が露出された複数の第一開口１３が形成され、また、上記上、下表面１１１、１１２の導電層１２は、上記コア板１１の貫通孔１４を介して電気接続する導電シートであり、上記コア板１１と上記上表面１１１の導電層１２との一部に、更に、ソルダレジスト（Solder Resist）１５が覆われ、また、少なくとも、上記上表面１１１の導電層１２の一部を露出する複数の第二開口１６があり、上記コア板１１の貫通孔１４を介して、上記下表面１１２の導電層１２の一部が露出し、そして、上記第二開口１６から露出した上記上表面１１１の導電層１２と、上記貫通孔１４から露出した上記下表面１１２の導電層１２とに、更に、金属保護層（Metal Finish）１７が覆われて、ボールパッド（Ball Pad）１７aとされ、また、上記コア板１１の貫通孔１４は、レーザー鑽孔や他の方式により形成され、また、上記コア板１１の上、下表面１１１、１１２の導電層１２は、エッチングにより形成された第一、二導電層１２a、１２bで、銅金属から形成されたものであり、また、上記金属保護層１７においては、上記第一、二導電層１２a、１２bに、化学ニッケル金やメッキニッケル金、銀液浸（Immersion Silver）或いは有機保護薄膜（Organic
Solderability Preservative、 OSP）から構成された腐食劣化を防止できる層である。
上記半田バンプ２０は、図２Ａのように、上記基板１０の金属保護層１７に設置され、その被覆領域は、上記ソルダレジスト１５の第二開口１６と上記コア板１１の貫通孔１４を含み、また、上記らの半田バンプ２０は、印刷により形成され、上記第二開口１６周りの上記ソルダレジスト１５の一部とダイマウント（Die Mount）面２０１aとするすずパッド２０a及びリフローによって形成された半田ボール２０bが含まれる。
上記半導体チップ３０は、図２Ｂのように、上記らのすずパッド２０aのダイマウント面２０１aに粘着される。
上記封止用コンパウンド体４０は、図２Ｃのように、上記すずパッド２０aのダイマウント面２０１aとその周りのソルダレジスト１５に設置され、上記半導体チップ３０を封止する。以上のように、新規のICチップカード１００が構成される。
上記の構成により、本考案は、ICチップカードのパッケージ形式は、既存のワイヤーボンディング方式（Wire
Bonding）の代わりに、表面粘着方式（Surface Mount Technology、 SMT）を利用でき、全体構造は、双層回路板を利用し、また、メッキを使用せず、双層回路において、ソルダーで導通接続でき、基板の材料コストを節約でき、パッケージのスループット（Throughput）が向上され、有効にパッケージの総コストを低下できる。
以上のように、本考案に係るICチップカードは、有効に、従来の諸欠点を解消でき、ICチップカードのパッケージ形式は、既存のワイヤーボンディング方式の代わりに、表面粘着方式を利用し、全体構造は、双層回路板を利用し、メッキを利用せず、双層回路において、ソルダーで導通接続でき、基板の材料コストを節約でき、パッケージのスループットが向上され、有効に、パッケージの総コストが低下され、そのため、本考案は、より進歩的かつより実用的で、法に従って実用新案登録請求を出願する。
以上は、ただ、本考案のより良い実施例であり、本考案は、それによって制限されることが無く、本考案に係わる考案登録請求の範囲や明細書の内容に基づいて行った等価の変更や修正は、全てが、本考案の考案登録請求の範囲内に含まれる。
（本考案部分）
１０ 基板
１００ ICチップカード
１１ コア板
１１１、１１２ 上、下表面
１２ 導電層
１２a、１２b 第一、二導電層
１３ 第一開口
１４ 貫通孔
１５ ソルダレジスト
１６ 第二開口
１７ 金属保護層
１７a ボールパッド
２０ 半田バンプ
２０a すずパッド
２０１a ダイマウント面
２０b 半田ボール
３０ 半導体チップ
４０ 封止用コンパウンド体
（従来部分）
５０ 基板
５００ チップカード
５１ コア板
５１１ 上表面
５１２ 下表面
５２ 貫通孔
５３ 導電層
５４ 開口
５５ 第一金属保護層
５５a ダイマウントパッド
５５b ワイヤーボンディングパッド
５６ 第二金属保護層
６
粘着材
６０ 半導体チップ
６１ ボールパッド
７０ ボンディングワイヤー
８０ 封止用コンパウンド体

Claims (3)

  1. 少なくとも、
    コア板があり、その上下表面に、それぞれ導電層が覆われ、上記上下表面の導電層に、上記コア板の上下表面の一部を露出する複数の第一開口が形成され、また、上記上下表面の導電層が、上記コア板に貫設された貫通孔を通して電気接続するための導電シートであり、上記コア板と上記上表面の導電層との一部に、更に、ソルダレジストが覆われ、少なくとも、上記上表面の導電層の一部と、上記コア板に貫設された貫通孔により、少なくとも、上記下表面の導電層の一部とを露出するための複数の第二開口があり、また、上記第二開口から露出された上記上表面の導電層と上記貫通孔から露出された上記下表面の導電層に、更に金属保護層が、ボールパッドとして、覆われ、上記導電層に、第一、二導電層が含まれる基板と、
    上記基板の金属保護層に設置され、その被覆領域が、上記ソルダレジストの第二開口と上記コア板の貫通孔を含み、また、ダイマウント面のすずパッドとして、上記第二開口周りにある上記ソルダレジストの一部と、リフローにより形成された半田ボールと、が含まれる複数の半田バンプと、
    上記らのすずパッドのダイマウント面に粘着される半導体チップと、
    上記すずパッドのダイマウント面とその周りのソルダレジストに設置されて、上記半導体チップを封止するための封止用コンパウンド体と、が含有される、ことを特徴とするICチップカード。
  2. 上記コア板の貫通孔が、レーザー鑽孔や他の方式により形成されたことを特徴とする請求項１に記載のICチップカード。
  3. 上記金属保護層において、上記第一、二導電層に、化学ニッケル金やメッキニッケル金、銀液浸或いは有機保護薄膜から構成された腐食劣化を防止できる層が形成されることを特徴とする請求項１に記載のICチップカード。
JP2010005540U 2010-03-22 2010-08-19 Ｉｃチップカード Expired - Fee Related JP3163743U (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW99205008 2010-03-22

Publications (1)

Publication Number Publication Date
JP3163743U true JP3163743U (ja) 2010-10-28

Family

ID=44647107

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010005540U Expired - Fee Related JP3163743U (ja) 2010-03-22 2010-08-19 Ｉｃチップカード

Country Status (3)

Country Link
US (1) US8416576B2 (ja)
JP (1) JP3163743U (ja)
TW (1) TWM397596U (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108601210A (zh) * 2018-03-16 2018-09-28 沈雪芳 印刷电路板及其制作方法
US11997799B2 (en) * 2021-02-05 2024-05-28 Shennan Circuits Co., Ltd. Method for manufacturing printed circuit board

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5006673A (en) * 1989-12-07 1991-04-09 Motorola, Inc. Fabrication of pad array carriers from a universal interconnect structure
US5679977A (en) * 1990-09-24 1997-10-21 Tessera, Inc. Semiconductor chip assemblies, methods of making same and components for same
US5148265A (en) * 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies with fan-in leads
US5386341A (en) * 1993-11-01 1995-01-31 Motorola, Inc. Flexible substrate folded in a U-shape with a rigidizer plate located in the notch of the U-shape
US5915170A (en) * 1994-09-20 1999-06-22 Tessera, Inc. Multiple part compliant interface for packaging of a semiconductor chip and method therefor
US5780143A (en) * 1995-03-01 1998-07-14 Tokuyama Corporation Circuit board
US5783870A (en) * 1995-03-16 1998-07-21 National Semiconductor Corporation Method for connecting packages of a stacked ball grid array structure
US5798564A (en) * 1995-12-21 1998-08-25 Texas Instruments Incorporated Multiple chip module apparatus having dual sided substrate
KR100603484B1 (ko) * 1996-10-08 2006-07-24 히다치 가세고교 가부시끼가이샤 접착제 및 양면 접착 필름
US5901041A (en) * 1997-12-02 1999-05-04 Northern Telecom Limited Flexible integrated circuit package
US6376769B1 (en) * 1999-05-18 2002-04-23 Amerasia International Technology, Inc. High-density electronic package, and method for making same
US6717819B1 (en) * 1999-06-01 2004-04-06 Amerasia International Technology, Inc. Solderable flexible adhesive interposer as for an electronic package, and method for making same
JP4486196B2 (ja) * 1999-12-08 2010-06-23 イビデン株式会社 多層プリント配線板用片面回路基板およびその製造方法
KR20020083249A (ko) * 2001-04-26 2002-11-02 삼성전자 주식회사 배선의 접촉 구조 및 그의 제조 방법과 이를 포함하는박막 트랜지스터 기판 및 그 제조 방법
US6586843B2 (en) * 2001-11-08 2003-07-01 Intel Corporation Integrated circuit device with covalently bonded connection structure
US20030132528A1 (en) * 2001-12-28 2003-07-17 Jimmy Liang Method and apparatus for flip chip device assembly by radiant heating
US7276724B2 (en) * 2005-01-20 2007-10-02 Nanosolar, Inc. Series interconnected optoelectronic device module assembly
JP4183199B2 (ja) * 2005-12-28 2008-11-19 インターナショナル・ビジネス・マシーンズ・コーポレーション 半導体パッケージ及びその製造方法
US7498556B2 (en) * 2007-03-15 2009-03-03 Adavanced Chip Engineering Technology Inc. Image sensor module having build-in package cavity and the method of the same
JPWO2008120755A1 (ja) * 2007-03-30 2010-07-15 日本電気株式会社 機能素子内蔵回路基板及びその製造方法、並びに電子機器
TWI358243B (en) * 2008-08-27 2012-02-11 Advanced Semiconductor Eng Circuit substrate having power/ground plane with g

Also Published As

Publication number Publication date
TWM397596U (en) 2011-02-01
US8416576B2 (en) 2013-04-09
US20110228487A1 (en) 2011-09-22

Similar Documents

Publication Publication Date Title
US8230591B2 (en) Method for fabricating an electronic device substrate
JP4361826B2 (ja) 半導体装置
TW200950006A (en) Circuit board process
JP2008085089A (ja) 樹脂配線基板および半導体装置
JP2017163027A (ja) 配線基板、半導体装置及び配線基板の製造方法
JP2010219121A5 (ja) 半導体装置及びその製造方法、電子装置
TWI446508B (zh) 無核心式封裝基板及其製法
JP2009194079A (ja) 半導体装置用配線基板とその製造方法及びそれを用いた半導体装置
TWI429043B (zh) 電路板結構、封裝結構與製作電路板的方法
JP3163743U (ja) Ｉｃチップカード
TWI351749B (en) Packaging substrate and method for menufacturing t
CN103596358A (zh) Smt加法高密度封装多层线路板结构及其制作方法
JP4759041B2 (ja) 電子部品内蔵型多層基板
US9935043B1 (en) Interconnection substrate and semiconductor package
JP4638657B2 (ja) 電子部品内蔵型多層基板
JP2005109088A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
TWI394250B (zh) 封裝結構及其製法
KR20090049330A (ko) 패키지 기판 제조방법
CN103607841A (zh) Smt减法高密度封装多层线路板结构及其制作方法
JP2008098285A (ja) 半導体装置
CN203608451U (zh) Smt加法高密度封装多层线路板结构
JP2011054670A (ja) 半導体モジュールおよびその製造方法、ならびに携帯機器
CN102751203A (zh) 半导体封装结构及其制作方法
CN201708149U (zh) 集成电路芯片卡
CN203608452U (zh) Smt减法高密度封装多层线路板结构

Legal Events

Date Code Title Description
R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131006

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131006

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R323113

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131006

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees