JP3157807B2 - 半導体装置およびリードフレーム - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置およびリ
ードレームに係わり、特に集積回路の本来の動作をする
内部回路と電気的に接続していないノンコネクトピン
（以下、ＮＣピン、と称す）による静電破壊に対する改
良を行った半導体装置およびリードレームに関する。
ードレームに係わり、特に集積回路の本来の動作をする
内部回路と電気的に接続していないノンコネクトピン
（以下、ＮＣピン、と称す）による静電破壊に対する改
良を行った半導体装置およびリードレームに関する。
【０００２】
【従来の技術】図７は、リードフレームに半導体素子を
固着し、ワイヤーボンディングした状態を示す従来技術
の平面図である。
固着し、ワイヤーボンディングした状態を示す従来技術
の平面図である。
【０００３】中央に半導体集積回路として動作する内部
回路４１を形成し、周辺に電極端子（ボンディングパッ
ド）４２を配列形成した半導体素子４０がリードフレー
ムのアイランド３５に固着されている。
回路４１を形成し、周辺に電極端子（ボンディングパッ
ド）４２を配列形成した半導体素子４０がリードフレー
ムのアイランド３５に固着されている。
【０００４】リードフレームは、外枠３４からアイラン
ド３５に向かって、ピン１〜ピン２０の２０本のピンの
それぞれのリード３０が形成されているが、このうちピ
ン５，７，１８は内部回路に接続していないＮＣピンで
あり、ピン６は内部回路に信号を送るまたは内部回路か
ら信号を取り出す入出力ピンである。
ド３５に向かって、ピン１〜ピン２０の２０本のピンの
それぞれのリード３０が形成されているが、このうちピ
ン５，７，１８は内部回路に接続していないＮＣピンで
あり、ピン６は内部回路に信号を送るまたは内部回路か
ら信号を取り出す入出力ピンである。
【０００５】それぞれのピンのリード３０はパッケージ
内部に存在する内部リード３１とパッケージより導出す
る外部リード３２から構成され、内部リード３１の先端
部と半導体素子４０の電極端子４２とがボンディングワ
イヤー４３で接続され、またリードどうしがタイバー３
３により連結されている。
内部に存在する内部リード３１とパッケージより導出す
る外部リード３２から構成され、内部リード３１の先端
部と半導体素子４０の電極端子４２とがボンディングワ
イヤー４３で接続され、またリードどうしがタイバー３
３により連結されている。
【０００６】そして図７の状態からタイバー３３の内側
を樹脂モールドしてそれぞれのタイバー３３を切断し、
樹脂パッケージ５０から導出する各ピンのリードの外部
リード３２を折り曲げて得られたＤＩＰ型の半導体装置
を図８に示している。
を樹脂モールドしてそれぞれのタイバー３３を切断し、
樹脂パッケージ５０から導出する各ピンのリードの外部
リード３２を折り曲げて得られたＤＩＰ型の半導体装置
を図８に示している。
【０００７】従来技術ではこのように内部回路に接続す
るピンのリードとともにＮＣピンのリードも配列してあ
るから、ＮＣピンのリードに蓄積された静電気（静電
荷）が隣接ピンのリードに乗り移りこの隣接リードに接
続する内部回路を静電破壊する可能性を有する。
るピンのリードとともにＮＣピンのリードも配列してあ
るから、ＮＣピンのリードに蓄積された静電気（静電
荷）が隣接ピンのリードに乗り移りこの隣接リードに接
続する内部回路を静電破壊する可能性を有する。
【０００８】このために特開平２−１１９１７１号公報
には、図９に示すように、ＮＣピンのリードを半導体素
子の周辺部に設けた保護回路に接続して、ＮＣピンのリ
ードの静電気を放電することにより、同リードに多くの
静電気が蓄積されないようにする技術が開示されてい
る。
には、図９に示すように、ＮＣピンのリードを半導体素
子の周辺部に設けた保護回路に接続して、ＮＣピンのリ
ードの静電気を放電することにより、同リードに多くの
静電気が蓄積されないようにする技術が開示されてい
る。
【０００９】すなわち図７の一部を拡大して回路的に示
した図９において、隣接ピン６，８のリードは半導体素
子４０の内部回路４１の入力部等に接続されている。そ
して、隣接ピンに外部から印加されるサージあるいは静
電気等から内部回路を保護するために、隣接ピンのリー
ドが接続される電極端子と内部回路との間の半導体素子
４０の周辺部分４５には、ＶｃｃとＶｓｓ間のダイオー
ド対による保護回路４６，４６がそれぞれ設けられてい
る。
した図９において、隣接ピン６，８のリードは半導体素
子４０の内部回路４１の入力部等に接続されている。そ
して、隣接ピンに外部から印加されるサージあるいは静
電気等から内部回路を保護するために、隣接ピンのリー
ドが接続される電極端子と内部回路との間の半導体素子
４０の周辺部分４５には、ＶｃｃとＶｓｓ間のダイオー
ド対による保護回路４６，４６がそれぞれ設けられてい
る。
【００１０】しかしながらこのような保護回路４６，４
６を設けても、回路基板に実装されるまでに蓄積される
ＮＣピン７のリードの静電気による破壊の防止には有効
ではないので、半導体素子４０の周辺部分４５にＮＣピ
ン７用の保護回路４７を別途設けて、ＮＣピン７のリー
ドの先端部をこのＶｃｃとＶｓｓ間のダイオード対によ
る保護回路４７に接続している。
６を設けても、回路基板に実装されるまでに蓄積される
ＮＣピン７のリードの静電気による破壊の防止には有効
ではないので、半導体素子４０の周辺部分４５にＮＣピ
ン７用の保護回路４７を別途設けて、ＮＣピン７のリー
ドの先端部をこのＶｃｃとＶｓｓ間のダイオード対によ
る保護回路４７に接続している。
【００１１】このようにすることによりＮＣピンのリー
ドの静電気がある程度に蓄積されると、Ｖｃｃもしくは
Ｖｓｓに放電し、ＮＣピンのリードの静電気の蓄積電荷
をある程度抑制することがでる。
ドの静電気がある程度に蓄積されると、Ｖｃｃもしくは
Ｖｓｓに放電し、ＮＣピンのリードの静電気の蓄積電荷
をある程度抑制することがでる。
【００１２】
【発明が解決しようとする課題】しかしながら上記した
従来技術では、製品機能として不要なＮＣピンに対して
も保護回路４７を必要にするから、余分なマスクレイア
ウト領域が必要になりそれだけ半導体素子の高集積化に
支障を生じる。
従来技術では、製品機能として不要なＮＣピンに対して
も保護回路４７を必要にするから、余分なマスクレイア
ウト領域が必要になりそれだけ半導体素子の高集積化に
支障を生じる。
【００１３】また、保護回路４７は製造工程のボンディ
ング以降から回路基板に実装するまでにフローティング
状態のＮＣピンのリードに蓄積される静電気を放電させ
るという特殊の用途のものであり、半導体装置の使用中
に外部からくるサージ等から内部回路を保護する保護回
路４６とは異なる。
ング以降から回路基板に実装するまでにフローティング
状態のＮＣピンのリードに蓄積される静電気を放電させ
るという特殊の用途のものであり、半導体装置の使用中
に外部からくるサージ等から内部回路を保護する保護回
路４６とは異なる。
【００１４】したがって本発明の目的は、半導体素子の
高集積化に支障を生じさせることなく、蓄積静電気の悪
影響を確実に排除することが可能な半導体装置およびリ
ードフレームを提供することにある。
高集積化に支障を生じさせることなく、蓄積静電気の悪
影響を確実に排除することが可能な半導体装置およびリ
ードフレームを提供することにある。
【００１５】
【課題を解決するための手段】本発明の特徴は、中央に
半導体集積回路として動作する内部回路を形成し、周辺
に電極端子を配列形成した半導体素子と、パッケージ
と、前記電極端子と電気的に接続して前記パッケージの
外に導出するリードの配列とを具備した半導体装置にお
いて、前記内部回路に電気的に接続していないＮＣピン
のリードのパッケージ内部の内部リードおよびパッケー
ジから導出する外部リードのうち該外部リードのみが除
去されている半導体装置にある。
半導体集積回路として動作する内部回路を形成し、周辺
に電極端子を配列形成した半導体素子と、パッケージ
と、前記電極端子と電気的に接続して前記パッケージの
外に導出するリードの配列とを具備した半導体装置にお
いて、前記内部回路に電気的に接続していないＮＣピン
のリードのパッケージ内部の内部リードおよびパッケー
ジから導出する外部リードのうち該外部リードのみが除
去されている半導体装置にある。
【００１６】ここで、前記ＮＣピンの外部リードを全て
除去することにより存在する外部リードの全ては前記内
部回路に電気的に接続していることができる。
除去することにより存在する外部リードの全ては前記内
部回路に電気的に接続していることができる。
【００１７】あるいは、複数のＮＣピンの外部リードの
うち入出力ピンに隣接するＮＣピンの外部リードを選択
的に除去していることができる。
うち入出力ピンに隣接するＮＣピンの外部リードを選択
的に除去していることができる。
【００１８】
【００１９】
【００２０】この場合、前記ＮＣピンのリードのパッケ
ージ内部に残余するの内部リードが前記半導体素子を搭
載するアイランドにボンディングワイヤーにより接続さ
れていることができる。
ージ内部に残余するの内部リードが前記半導体素子を搭
載するアイランドにボンディングワイヤーにより接続さ
れていることができる。
【００２１】また、パッケージ内の内部リードの先端部
分の配列は、前記除去された箇所のピッチが他の箇所の
ピッチの整数倍になっていることができる。
分の配列は、前記除去された箇所のピッチが他の箇所の
ピッチの整数倍になっていることができる。
【００２２】また、パッケージから導出する外部リード
の配列は、前記除去された箇所のピッチが他の箇所のピ
ッチの整数倍になっていることができる。
の配列は、前記除去された箇所のピッチが他の箇所のピ
ッチの整数倍になっていることができる。
【００２３】本発明の他の特徴は、上記した半導体装
置、例えばＤＩＰ型半導体装置の製造に用いるリードフ
レームにある。
置、例えばＤＩＰ型半導体装置の製造に用いるリードフ
レームにある。
【００２４】
【発明の実施の形態】図１は、本発明に関連する技術に
おいて、リードフレームに半導体素子を固着し、ワイヤ
ーボンディングした状態を示す平面図である。この実施
の形態では、リードフレームの設計段階でＮＣピンに対
応するリードを削除しているから組立工程以降がＮＣピ
ンの存在を問題にしない他の半導体装置の製造と同様に
行うことができる。
おいて、リードフレームに半導体素子を固着し、ワイヤ
ーボンディングした状態を示す平面図である。この実施
の形態では、リードフレームの設計段階でＮＣピンに対
応するリードを削除しているから組立工程以降がＮＣピ
ンの存在を問題にしない他の半導体装置の製造と同様に
行うことができる。
【００２５】図１において、中央に半導体集積回路とし
て動作する内部回路４１を形成し、周辺部分に電極端子
（ボンディングパッド）４２を配列形成した半導体素子
４０がリードフレームのアイランド３５に固着されてい
る。
て動作する内部回路４１を形成し、周辺部分に電極端子
（ボンディングパッド）４２を配列形成した半導体素子
４０がリードフレームのアイランド３５に固着されてい
る。
【００２６】例えば４２合金（ニッケル４２％、鉄５８
％の合金）に銀メッキして形成されたリードフレーム
は、外枠３４からアイランド３５に向かって、ピン１〜
ピン２０のそれぞれのリード３０が形成されているが、
このうち内部回路に信号を送るまたは内部回路から信号
を取り出す入出力ピン６の両側のピン５及びピン７はＮ
Ｃピンである。また反対側のピン１８もＮＣピンであ
る。
％の合金）に銀メッキして形成されたリードフレーム
は、外枠３４からアイランド３５に向かって、ピン１〜
ピン２０のそれぞれのリード３０が形成されているが、
このうち内部回路に信号を送るまたは内部回路から信号
を取り出す入出力ピン６の両側のピン５及びピン７はＮ
Ｃピンである。また反対側のピン１８もＮＣピンであ
る。
【００２７】したがってこれらのＮＣピン５，７，１８
のリード３０はその内部リード３１も外部リード３２も
除去されている。
のリード３０はその内部リード３１も外部リード３２も
除去されている。
【００２８】すなわちこの図１では、全てのＮＣピンの
リードが内部リードから外部リードまで除去されてお
り、そこには樹脂封止後に切断されるタイバー３３が存
在しているだけである。
リードが内部リードから外部リードまで除去されてお
り、そこには樹脂封止後に切断されるタイバー３３が存
在しているだけである。
【００２９】このように全てのＮＣピンのリードが除去
されており、ピン１〜４，６，８〜１７，１９，２０の
それぞれの内部リード３１の先端部分はボンデングワイ
ヤー４３により電極端子４２に接続され、それぞれの電
極端子から素子内部配線（図示省略）により内部回路４
１の所定の箇所にそれぞれ接続されている。すなわち存
在するリードの全ては内部回路に電気的に接続している
そしてＮＣピンのリードを除去する前の内部リード３１
の先端部分は全てピッチＴで配列しているから、除去後
の配列は除去された箇所のピッチ２Ｔが他の箇所のピッ
チＴの整数倍、ここでは２倍になっている。
されており、ピン１〜４，６，８〜１７，１９，２０の
それぞれの内部リード３１の先端部分はボンデングワイ
ヤー４３により電極端子４２に接続され、それぞれの電
極端子から素子内部配線（図示省略）により内部回路４
１の所定の箇所にそれぞれ接続されている。すなわち存
在するリードの全ては内部回路に電気的に接続している
そしてＮＣピンのリードを除去する前の内部リード３１
の先端部分は全てピッチＴで配列しているから、除去後
の配列は除去された箇所のピッチ２Ｔが他の箇所のピッ
チＴの整数倍、ここでは２倍になっている。
【００３０】同様に、ＮＣピンのリードを除去する前の
外部リード３２は全てピッチＰで配列しているから、除
去後の配列は除去された箇所のピッチ２Ｐが他の箇所の
ピッチＰの整数倍すなわち２倍になっている。内部リー
ド３１のピッチＴは外部リード３２のピッチＰ以下であ
り、特に外部リード３２のピッチＰが１．７８ｍｍある
いはそれ以下の場合に本発明が有効となる。
外部リード３２は全てピッチＰで配列しているから、除
去後の配列は除去された箇所のピッチ２Ｐが他の箇所の
ピッチＰの整数倍すなわち２倍になっている。内部リー
ド３１のピッチＴは外部リード３２のピッチＰ以下であ
り、特に外部リード３２のピッチＰが１．７８ｍｍある
いはそれ以下の場合に本発明が有効となる。
【００３１】図２は図１の状態からタイバー３３の内側
を樹脂モールドしてそれぞれのタイバー３３を切断し、
樹脂パッケージ５０から導出する各ピンのリードの外部
リード３２を折り曲げたＤＩＰ型の半導体装置を示して
いる。図１で説明したようにＮＣピンのリードは全て除
去されている。
を樹脂モールドしてそれぞれのタイバー３３を切断し、
樹脂パッケージ５０から導出する各ピンのリードの外部
リード３２を折り曲げたＤＩＰ型の半導体装置を示して
いる。図１で説明したようにＮＣピンのリードは全て除
去されている。
【００３２】尚、図１の状態でＮＣピンのリードの内部
リードのみを除去しておいて、樹脂モールド後のタイバ
ー切断時にＮＣピンのリードの外部リードを除去する方
法を用いることもできる。
リードのみを除去しておいて、樹脂モールド後のタイバ
ー切断時にＮＣピンのリードの外部リードを除去する方
法を用いることもできる。
【００３３】図１の一部を拡大して回路的に示した図３
を参照して、隣接ピン６，８はそれぞれの保護回路４
６，４６を通して、半導体素子４０の本来の集積回路動
作を行う内部回路に接続している。半導体素子４０の周
辺部分４５に設けられた保護回路４６は半導体装置の動
作中に入り込むサージ等のノイズから内部回路を保護す
るもので、ＶｃｃとＶｓｓ間のダイオード対により構成
されている。
を参照して、隣接ピン６，８はそれぞれの保護回路４
６，４６を通して、半導体素子４０の本来の集積回路動
作を行う内部回路に接続している。半導体素子４０の周
辺部分４５に設けられた保護回路４６は半導体装置の動
作中に入り込むサージ等のノイズから内部回路を保護す
るもので、ＶｃｃとＶｓｓ間のダイオード対により構成
されている。
【００３４】しかし隣接ピン６と隣接ピン８との間のＮ
Ｃピン７のリードは除去されており、したがって図８に
示す保護回路４７は必要がない。
Ｃピン７のリードは除去されており、したがって図８に
示す保護回路４７は必要がない。
【００３５】図４は本発明に関連する他の技術を示す平
面図である。尚、図１と同一もしくは類似の箇所は同じ
符号を付けてあるから重複する説明は省略する。
面図である。尚、図１と同一もしくは類似の箇所は同じ
符号を付けてあるから重複する説明は省略する。
【００３６】図４においては、ＮＣピン５，７，１８の
うち入出力ピン６に隣接するＮＣピン５，７のリードは
除去するが、他のピン例えば電源ピンに隣接するＮＣピ
ン１８のリードは残存させている。この図４も、図１と
同様に、リードフレームの設計段階でＮＣピンに対応す
るリードのうちで除去が必要なリードを削除している。
うち入出力ピン６に隣接するＮＣピン５，７のリードは
除去するが、他のピン例えば電源ピンに隣接するＮＣピ
ン１８のリードは残存させている。この図４も、図１と
同様に、リードフレームの設計段階でＮＣピンに対応す
るリードのうちで除去が必要なリードを削除している。
【００３７】これは、入出力ピン６のリードは静電破壊
が特に発生しやすい入力回路（内部回路の入力部）ある
いは出力回路（内部回路の出力部）に接続しているから
ＮＣピン５，７のリードからの静電気の乗り移りを阻止
する必要があるが、内部回路の電源部は静電破壊に対し
て耐性があるから電源ピンに隣接するＮＣピン１８のリ
ードは残存させかつそこに保護回路を設けなくても実質
的に支障がない場合である。このようにＮＣピン１８を
残存させることにより樹脂封止の際の樹脂の流れのバラ
ンスが良くなる場合がある。
が特に発生しやすい入力回路（内部回路の入力部）ある
いは出力回路（内部回路の出力部）に接続しているから
ＮＣピン５，７のリードからの静電気の乗り移りを阻止
する必要があるが、内部回路の電源部は静電破壊に対し
て耐性があるから電源ピンに隣接するＮＣピン１８のリ
ードは残存させかつそこに保護回路を設けなくても実質
的に支障がない場合である。このようにＮＣピン１８を
残存させることにより樹脂封止の際の樹脂の流れのバラ
ンスが良くなる場合がある。
【００３８】図５は本発明の第１の実施の形態を示す平
面図である。尚、図１と同一もしくは類似の箇所は同じ
符号を付けてあるから重複する説明は省略する。
面図である。尚、図１と同一もしくは類似の箇所は同じ
符号を付けてあるから重複する説明は省略する。
【００３９】この実施の形態では、樹脂モールドにより
パッケージ５０を形成した後、パッケージ５０より導出
するＮＣピン５，７，１８あるいはＮＣピン５，７のリ
ードの外部リード３２をタイバーの切断時に同時に除去
する。
パッケージ５０を形成した後、パッケージ５０より導出
するＮＣピン５，７，１８あるいはＮＣピン５，７のリ
ードの外部リード３２をタイバーの切断時に同時に除去
する。
【００４０】ＮＣピンのリードの静電荷の蓄積が樹脂モ
ールド後の外部リードによることが大部分であり、内部
リードが残存していても支障がない場合は、このような
実施の形態を用いることができる。
ールド後の外部リードによることが大部分であり、内部
リードが残存していても支障がない場合は、このような
実施の形態を用いることができる。
【００４１】すなわち、半導体素子４０には接続されて
いないでフローティング状態のＮＣピンのリードの内部
リード３１が残存しているがその外部リードが除去され
ているから静電荷の蓄積が抑制され、かつ他のリードの
内部リードとともに一様なピッチの配列体を形成してい
るから、モールド時の均一な樹脂流動を期待することが
できる。
いないでフローティング状態のＮＣピンのリードの内部
リード３１が残存しているがその外部リードが除去され
ているから静電荷の蓄積が抑制され、かつ他のリードの
内部リードとともに一様なピッチの配列体を形成してい
るから、モールド時の均一な樹脂流動を期待することが
できる。
【００４２】そして存在する外部リードを折り曲げ加工
することにより、図２と同様の外観となる。
することにより、図２と同様の外観となる。
【００４３】この第１の実施の形態では、ＮＣピンに対
応するリードをタイバー切断時に切断するので、リード
フレームの設計段階でＮＣピンを特定する必用がなく、
同一のリードフレームを使用しつつ製品によってＮＣピ
ンを自由に設計できるという利点があり、製造コスト面
から有利である。
応するリードをタイバー切断時に切断するので、リード
フレームの設計段階でＮＣピンを特定する必用がなく、
同一のリードフレームを使用しつつ製品によってＮＣピ
ンを自由に設計できるという利点があり、製造コスト面
から有利である。
【００４４】図６は本発明の第２の実施の形態を示す平
面図であり、図５に示す第１の実施例を変型したもので
ある。尚、図１や図５と同一もしくは類似の箇所は同じ
符号を付けてあるから重複する説明は省略する。
面図であり、図５に示す第１の実施例を変型したもので
ある。尚、図１や図５と同一もしくは類似の箇所は同じ
符号を付けてあるから重複する説明は省略する。
【００４５】この第２の実施の形態では図６に示すよう
に、パッケージ５０内に残存する内部リード３１の先端
と半導体素子４０を搭載するアイランド３５にボンディ
ングワイヤー５３により接続されているから、残存する
内部リード３１に多少の静電気が発生してもだだちに発
散して静電気の蓄積は起こらない。尚、このＮＣピンの
外部リードは除去されおり外部から電位を供給するもの
ではないから、この実施の形態において、アイランドに
接続する半導体素子の裏面は半導体集積回路として動作
する内部回路の一部にはなっていない。
に、パッケージ５０内に残存する内部リード３１の先端
と半導体素子４０を搭載するアイランド３５にボンディ
ングワイヤー５３により接続されているから、残存する
内部リード３１に多少の静電気が発生してもだだちに発
散して静電気の蓄積は起こらない。尚、このＮＣピンの
外部リードは除去されおり外部から電位を供給するもの
ではないから、この実施の形態において、アイランドに
接続する半導体素子の裏面は半導体集積回路として動作
する内部回路の一部にはなっていない。
【００４６】また、図５および図６ではＮＣピン５，
７，１８の全てを対象にして示しているが、これらの第
１及び第２の実施の形態においても図４のように、複数
のＮＣピン５，７，１８のうち入出力ピン６に隣接する
ＮＣピン５，７のみを対象としてもよい。
７，１８の全てを対象にして示しているが、これらの第
１及び第２の実施の形態においても図４のように、複数
のＮＣピン５，７，１８のうち入出力ピン６に隣接する
ＮＣピン５，７のみを対象としてもよい。
【００４７】以上の実施の形態では樹脂モールドのパッ
ケージの例で説明したが、本発明はセラミック封止、ガ
ラス封止、金属封止等の他のパッケージの半導体装置に
も同様に適用することができる。
ケージの例で説明したが、本発明はセラミック封止、ガ
ラス封止、金属封止等の他のパッケージの半導体装置に
も同様に適用することができる。
【００４８】また、実施の形態ではＤＩＰの半導体装置
について説明したが、ＤＩＰ以外のＳＩＰ、ＺＩＰ等の
挿入形、あるいはＳＯＰ、ＳＯＪ、ＱＦＰ、ＰＬＣＣ等
の面実装形の半導体装置にも同様に適用することができ
る。
について説明したが、ＤＩＰ以外のＳＩＰ、ＺＩＰ等の
挿入形、あるいはＳＯＰ、ＳＯＪ、ＱＦＰ、ＰＬＣＣ等
の面実装形の半導体装置にも同様に適用することができ
る。
【００４９】また、実施の形態ではボンデングワイヤー
により内部リードと電極端子を接続するタイプを例示し
たが、バンプ電極を用いて内部リードを直接接続するタ
イプ、さらにリード・オン・チップやチップ・オン・リ
ードの半導体装置にも同様に適用することができる。
により内部リードと電極端子を接続するタイプを例示し
たが、バンプ電極を用いて内部リードを直接接続するタ
イプ、さらにリード・オン・チップやチップ・オン・リ
ードの半導体装置にも同様に適用することができる。
【００５０】
【発明の効果】以上説明したように本発明では、製品機
能として不要なＮＣピンのリードのうち、蓄積静電気に
よる静電破壊が問題になるリードを除去したから、この
蓄積静電気を放電させる保護回路（放電回路）のマスク
レイアウト領域が不必要になり、したがってそれだけ半
導体素子の高集積化が実現できる。
能として不要なＮＣピンのリードのうち、蓄積静電気に
よる静電破壊が問題になるリードを除去したから、この
蓄積静電気を放電させる保護回路（放電回路）のマスク
レイアウト領域が不必要になり、したがってそれだけ半
導体素子の高集積化が実現できる。
【００５１】さらに、上記した除去されたリードの箇所
には上記した蓄積静電気が全然発生しないから、これに
よる不都合を完全に排除することができる。
には上記した蓄積静電気が全然発生しないから、これに
よる不都合を完全に排除することができる。
【図１】本発明に関連する技術において、リードフレー
ムに半導体素子を固着し、ワイヤーボンディングした状
態を示す平面図である。
ムに半導体素子を固着し、ワイヤーボンディングした状
態を示す平面図である。
【図２】図１による半導体装置を示す斜視図である。
【図３】本発明の実施の形態の一部を示す図である。
【図４】本発明に関連する他の技術において、リードフ
レームに半導体素子を固着し、ワイヤーボンディングし
た状態を示す平面図である。
レームに半導体素子を固着し、ワイヤーボンディングし
た状態を示す平面図である。
【図５】本発明の第１の実施の形態において、樹脂モー
ルドした後、タイバーを切断した状態を示す平面図であ
る。
ルドした後、タイバーを切断した状態を示す平面図であ
る。
【図６】本発明の第２の実施の形態において、樹脂モー
ルドした後、タイバーを切断した状態を示す平面図であ
る。
ルドした後、タイバーを切断した状態を示す平面図であ
る。
【図７】従来技術において、リードフレームに半導体素
子を固着し、ワイヤーボンディングした状態を示す平面
図である。
子を固着し、ワイヤーボンディングした状態を示す平面
図である。
【図８】従来技術の半導体装置を示す斜視図である。
【図９】従来技術の一部を示す図である。
１〜４，６，８〜１７，１９，２０ 内部回路に接続
するピン ５，７，１８ ＮＣピン ３０ リード ３１ 内部リード ３２ 外部リード ３３ タイバー ３４ 外枠 ３５ アイランド ４０ 半導体素子 ４１ 内部回路 ４２ 電極端子 ４３，５３ ボンディングワイヤー ４５ 周辺部分 ４６ 内部回路に対する保護回路 ４７ ＮＣピンのリードに蓄積された静電気を放電す
る保護回路 ５０ パッケージ
するピン ５，７，１８ ＮＣピン ３０ リード ３１ 内部リード ３２ 外部リード ３３ タイバー ３４ 外枠 ３５ アイランド ４０ 半導体素子 ４１ 内部回路 ４２ 電極端子 ４３，５３ ボンディングワイヤー ４５ 周辺部分 ４６ 内部回路に対する保護回路 ４７ ＮＣピンのリードに蓄積された静電気を放電す
る保護回路 ５０ パッケージ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 23/50 H01L 23/00
Claims (7)
- 【請求項１】 中央に半導体集積回路として動作する内
部回路を形成し、周辺に電極端子を配列形成した半導体
素子と、パッケージと、前記電極端子と電気的に接続し
て前記パッケージの外に導出するリードの配列とを具備
した半導体装置において、前記内部回路に電気的に接続
していないノンコネクトピンのリードのパッケージ内部
の内部リードおよびパッケージから導出する外部リード
のうち該外部リードのみが除去されていることを特徴と
する半導体装置。 - 【請求項２】 前記ノンコネクトピンの外部リードを全
て除去することにより存在する外部リードの全ては前記
内部回路に電気的に接続していることを特徴とする請求
項１記載の半導体装置。 - 【請求項３】 複数のノンコネクトピンの外部リードの
うち入出力ピンに隣接するノンコネクトピンの外部リー
ドを選択的に除去したことを特徴とする請求項１記載の
半導体装置。 - 【請求項４】 前記ノンコネクトピンのリードのパッケ
ージ内部に残余するの内部リードを前記半導体素子を搭
載するアイランドにボンディングワイヤーにより接続さ
れていることを特徴とする請求項１記載の半導体装置。 - 【請求項５】 パッケージから導出する外部リードの配
列は、前記除去された箇所のピッチが他の箇所のピッチ
の整数倍になっていることを特徴とする請求項１記載の
半導体装置。 - 【請求項６】 請求項１乃至請求項５のいずれかの半導
体装置の製造に用いるリードフレーム。 - 【請求項７】 前記半導体装置はＤＩＰ型半導体装置で
あることを特徴とする請求項６記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4601799A JP3157807B2 (ja) | 1998-05-29 | 1999-02-24 | 半導体装置およびリードフレーム |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10-149891 | 1998-05-29 | ||
| JP14989198 | 1998-05-29 | ||
| JP4601799A JP3157807B2 (ja) | 1998-05-29 | 1999-02-24 | 半導体装置およびリードフレーム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000049274A JP2000049274A (ja) | 2000-02-18 |
| JP3157807B2 true JP3157807B2 (ja) | 2001-04-16 |
Family
ID=26386125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4601799A Expired - Fee Related JP3157807B2 (ja) | 1998-05-29 | 1999-02-24 | 半導体装置およびリードフレーム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3157807B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR200471394Y1 (ko) * | 2013-08-28 | 2014-02-19 | 김도엽 | 우산용 장식스티커 |
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|---|---|---|---|---|
| TWI292628B (en) * | 2001-03-29 | 2008-01-11 | Furukawa Electric Co Ltd | Optical fiber module lead frame and optical fiber module |
| JP3812447B2 (ja) * | 2002-01-28 | 2006-08-23 | 富士電機デバイステクノロジー株式会社 | 樹脂封止形半導体装置 |
| US7009282B2 (en) * | 2003-09-26 | 2006-03-07 | Agere Systems Inc. | Packaged integrated circuit providing trace access to high-speed leads |
| JP2006196598A (ja) * | 2005-01-12 | 2006-07-27 | Sharp Corp | ソリッドステートリレー、電子機器及びソリッドステートリレーの製造方法 |
| CN104540314B (zh) * | 2014-12-31 | 2018-01-16 | 记忆科技(深圳)有限公司 | 一种sata接口的金手指及金手指连接端子 |
-
1999
- 1999-02-24 JP JP4601799A patent/JP3157807B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR200471394Y1 (ko) * | 2013-08-28 | 2014-02-19 | 김도엽 | 우산용 장식스티커 |
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| JP2000049274A (ja) | 2000-02-18 |
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