JP3117755B2 - ヘテロエピタキシャル層の成長法 - Google Patents
ヘテロエピタキシャル層の成長法Info
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Description
【０００１】
【産業上の利用分野】本発明は、ヘテロエピタキシャル
層の形成方法に関するものであり、さらに詳しくは半導
体物質の少なくとも１層の薄層を他の型の半導体基板の
上に形成する方法に関するものである。
層の形成方法に関するものであり、さらに詳しくは半導
体物質の少なくとも１層の薄層を他の型の半導体基板の
上に形成する方法に関するものである。
【０００２】本発明は「薄層」分野に関するものであ
り、特に他の特性の基板上にエピタキシャル成長された
単結晶薄層の分野に関するものである。
り、特に他の特性の基板上にエピタキシャル成長された
単結晶薄層の分野に関するものである。
【０００３】本発明は好ましくはＳｉ上のＧａＡｓ層の
成長に応用され、また結晶／基板界面において発生する
転位をブロッキングによって除去する事を可能にする。
成長に応用され、また結晶／基板界面において発生する
転位をブロッキングによって除去する事を可能にする。
【０００４】
【従来の技術】Ｓｉ上にＧａＡｓをヘテロエピタキシャ
ル成長させる際に、結晶／基板界面に転位が発生し、こ
の転位が蒸着中に薄層中に拡散する。非常に一般的に言
えば、このような転位の存在はＳｉの格子パラメータ
（0.54nm）とＧａＡｓの格子パラメータ（0.56nm）との
差異およびその熱膨張係数の差異（Ｓｉは2.3 ×10-6℃
-1、ＧａＡｓは5.6 ×10-6℃-1）による。
ル成長させる際に、結晶／基板界面に転位が発生し、こ
の転位が蒸着中に薄層中に拡散する。非常に一般的に言
えば、このような転位の存在はＳｉの格子パラメータ
（0.54nm）とＧａＡｓの格子パラメータ（0.56nm）との
差異およびその熱膨張係数の差異（Ｓｉは2.3 ×10-6℃
-1、ＧａＡｓは5.6 ×10-6℃-1）による。
【０００５】
【発明が解決しようとする課題】これらの転位は一度核
形成するとＭＢＥ型またはＭＯＣＶＤ型の通常の成長に
際して実際上除去が困難になるので、Ｓｉ上のＧａＡｓ
のヘテロエピタキシーの実施を大幅に制限する。
形成するとＭＢＥ型またはＭＯＣＶＤ型の通常の成長に
際して実際上除去が困難になるので、Ｓｉ上のＧａＡｓ
のヘテロエピタキシーの実施を大幅に制限する。
【０００６】転位は再結合センターとして作用するの
で、小数キャリヤの寿命を著しく短縮させる。その結
果、例えばレーザまたはフォトダイオードなどにおいて
ＧａＡｓヘテロエピタキシャル成長層の中に双極成分を
作る事が実際上不可能となる。
で、小数キャリヤの寿命を著しく短縮させる。その結
果、例えばレーザまたはフォトダイオードなどにおいて
ＧａＡｓヘテロエピタキシャル成長層の中に双極成分を
作る事が実際上不可能となる。
【０００７】転位のブロッキング法が開発されている
（1988年 4月 5日出願、フランス特願第８８、０４４３
８号参照）。この方法は実際上無欠陥転位を得るために
使用する事ができる。この方法の原理（強制成長法と呼
ばれる）は図１に図示されている。この方法の問題点の
１つは、シーディングバンドを形成するために２つの誘
電レベルと２つのマスキングレベルを使用し、また強制
エピタキシー相のガスアクセス用バンドを必要とする事
にある（図１参照）。
（1988年 4月 5日出願、フランス特願第８８、０４４３
８号参照）。この方法は実際上無欠陥転位を得るために
使用する事ができる。この方法の原理（強制成長法と呼
ばれる）は図１に図示されている。この方法の問題点の
１つは、シーディングバンドを形成するために２つの誘
電レベルと２つのマスキングレベルを使用し、また強制
エピタキシー相のガスアクセス用バンドを必要とする事
にある（図１参照）。
【０００８】
【課題を解決するための手段】本発明は、単一の誘電層
と単一のマスキングレベルに制限する事によって前記の
方法を大幅に簡単化する事ができる。
と単一のマスキングレベルに制限する事によって前記の
方法を大幅に簡単化する事ができる。
【０００９】従って本発明は、第１型の半導体物質から
成る基板上に第２型の半導体物質から成る単結晶薄層を
蒸気相成長によって形成する方法において、第２型の半
導体物質と同等の化学組成を有する少なくとも１種の種
の成長を開始し、基板そのものの面と前記第２型の半導
体物質と異なる物質から成る閉じ込め層とによって画成
されるスペースの中に、この閉じ込め層上にも前記基板
面上にも第２型の半導体物質の核形成または蒸着が存在
しないように前記成長を閉じ込め、得られる半導体の単
結晶薄層の厚さを前記閉じ込めスペースが限定するヘテ
ロエピタキシャル層の成長法に関するものである。
成る基板上に第２型の半導体物質から成る単結晶薄層を
蒸気相成長によって形成する方法において、第２型の半
導体物質と同等の化学組成を有する少なくとも１種の種
の成長を開始し、基板そのものの面と前記第２型の半導
体物質と異なる物質から成る閉じ込め層とによって画成
されるスペースの中に、この閉じ込め層上にも前記基板
面上にも第２型の半導体物質の核形成または蒸着が存在
しないように前記成長を閉じ込め、得られる半導体の単
結晶薄層の厚さを前記閉じ込めスペースが限定するヘテ
ロエピタキシャル層の成長法に関するものである。
【００１０】
【実施例】以下、本発明を図１乃至図11について説明す
る。
る。
【００１１】図２において、本発明の方法の原理を説明
する。
する。
【００１２】本発明は、ＡｓＣｌ3 ＋Ｇａ型のＶＰＥ法
（いわゆる３塩化法）によって蒸着されたＧａＡｓはケ
イ素の自由面において核形成しないという事が発見され
た事実に基づいている。
（いわゆる３塩化法）によって蒸着されたＧａＡｓはケ
イ素の自由面において核形成しないという事が発見され
た事実に基づいている。
【００１３】本発明は以下においてＳｉ上にヘテロエピ
タキシャル成長されたＧａＡｓの例について説明する
が、本発明はこれに限定されない。本発明の方法をＢ物
質上のＡ物質のヘテロエピタキシーに応用するために
は、Ｂ物質上のＡ物質の核形成を防止（少なくとも一時
的に防止）する蒸着法を使用し、あるいはＡ物質が核形
成または蒸着しえないＢ物質を提供すればよい。
タキシャル成長されたＧａＡｓの例について説明する
が、本発明はこれに限定されない。本発明の方法をＢ物
質上のＡ物質のヘテロエピタキシーに応用するために
は、Ｂ物質上のＡ物質の核形成を防止（少なくとも一時
的に防止）する蒸着法を使用し、あるいはＡ物質が核形
成または蒸着しえないＢ物質を提供すればよい。
【００１４】以下、本発明をさらに詳細に説明する。
【００１５】−ケイ素(100) から成る原料基板１の上に
ＧａＡｓの薄層２（代表的には０．５〜１μm の厚さ）
を形成する（図３）。
ＧａＡｓの薄層２（代表的には０．５〜１μm の厚さ）
を形成する（図３）。
【００１６】方向＜１００＞に向かってわずかに偏向し
たウエーハは必ずしも使用する必要はない。逆位相領域
境界型の欠陥も下記のようににしてブロックされるから
である。この初歩的ヘテロエピタキシー操作はＭＢＥ
（分子ビームエピタキシー法）、ＭＯＣＶＤ（金属有機
化学蒸着法）、ＭＯＭＢＥ（金属有機分子ビームエピタ
キシー法）、ＣＢＥ（化学ビームエピタキシー法）など
によって実施される。
たウエーハは必ずしも使用する必要はない。逆位相領域
境界型の欠陥も下記のようににしてブロックされるから
である。この初歩的ヘテロエピタキシー操作はＭＢＥ
（分子ビームエピタキシー法）、ＭＯＣＶＤ（金属有機
化学蒸着法）、ＭＯＭＢＥ（金属有機分子ビームエピタ
キシー法）、ＣＢＥ（化学ビームエピタキシー法）など
によって実施される。
【００１７】前記のような方法によって調製されたＧａ
Ａｓ層は最適の場合、ｃｍ2 あたり約１０6 の転位を含
む事が公知である（例えば、1986年、Pittsburgh PA, M
RSSymposia Proceedings, No.67, Fan & Poate編集、"H
eteroepitaxy on Silicon" のＨ．クローマ論文参
照）。またこれらのＧａＡｓ層は成長条件に依存してマ
イクロツィンと逆位相領域境界とを含む。もちろん、こ
のような欠陥密度を有する層においてはレーザダイオー
ドおよび光ダイオードの製造は不可能である。
Ａｓ層は最適の場合、ｃｍ2 あたり約１０6 の転位を含
む事が公知である（例えば、1986年、Pittsburgh PA, M
RSSymposia Proceedings, No.67, Fan & Poate編集、"H
eteroepitaxy on Silicon" のＨ．クローマ論文参
照）。またこれらのＧａＡｓ層は成長条件に依存してマ
イクロツィンと逆位相領域境界とを含む。もちろん、こ
のような欠陥密度を有する層においてはレーザダイオー
ドおよび光ダイオードの製造は不可能である。
【００１８】−ＧａＡｓ層の上にＳｉ3 Ｎ4 の均一層が
形成される。この層３は代表的には0.3 乃至0.9 μm の
厚さを有する（図４）。この例においてはＳｉ3 Ｎ4 が
選定されたが、次の段階においてエピタキシャル成長さ
れる物質（この例においてはＧａＡｓ）の核形成または
蒸着を生じない他の任意の物質を使用する事ができよ
う。
形成される。この層３は代表的には0.3 乃至0.9 μm の
厚さを有する（図４）。この例においてはＳｉ3 Ｎ4 が
選定されたが、次の段階においてエピタキシャル成長さ
れる物質（この例においてはＧａＡｓ）の核形成または
蒸着を生じない他の任意の物質を使用する事ができよ
う。
【００１９】−この層Ｓｉ3 Ｎ4 の中に、等間隔平行バ
ンドの形の一連のアパチュア４を食刻する。
ンドの形の一連のアパチュア４を食刻する。
【００２０】これらのバンドのアパチュアのサイズは１
ミクロン〜数ミクロン、反復ピッチは代表的には数10ミ
クロンであり、数100 μm に達する場合もある（図５参
照）。
ミクロン〜数ミクロン、反復ピッチは代表的には数10ミ
クロンであり、数100 μm に達する場合もある（図５参
照）。
【００２１】これらのアパチュアバンドは、次に実施さ
れる横方向成長に際して、横方向成長速度を制限する効
果を持つ（１１１）型の単一成長斜面が出現しないよう
に配位される。従ってこれらのアパチュアバンドについ
ては＜１１０＞および
れる横方向成長に際して、横方向成長速度を制限する効
果を持つ（１１１）型の単一成長斜面が出現しないよう
に配位される。従ってこれらのアパチュアバンドについ
ては＜１１０＞および
【化１】 の方位が避けられる。満足な結果を生じる方位グループ
は前記の方位＜１１０＞および
は前記の方位＜１１０＞および
【化２】 の両側に１５〜３０゜の範囲内にある。例えば２２．５
゜である。しかしこれは本発明を制限するのでなく、
（１１０）または（１１１）型斜面を導入すべき場合に
は正確な＜１１０＞型方位を使用する必要がある。
゜である。しかしこれは本発明を制限するのでなく、
（１１０）または（１１１）型斜面を導入すべき場合に
は正確な＜１１０＞型方位を使用する必要がある。
【００２２】−図５の構造が層２の化学腐食のための試
薬の中に浸漬される。例えば、ヘテロエピタキシャル成
長されたＧａＡｓの薄層２の一部の選択的除去のために
はＨ2 Ｏ2 とＨ2 ＳＯ4 の混合物が適当である。しかし
層２の食刻は中央部分２０を残すように停止されなけれ
ばならない。この中央部分２０はＳｉ3 Ｎ4 層３を支持
し、また次の成長操作中に種として作用する。従って図
６の構造が得られる。
薬の中に浸漬される。例えば、ヘテロエピタキシャル成
長されたＧａＡｓの薄層２の一部の選択的除去のために
はＨ2 Ｏ2 とＨ2 ＳＯ4 の混合物が適当である。しかし
層２の食刻は中央部分２０を残すように停止されなけれ
ばならない。この中央部分２０はＳｉ3 Ｎ4 層３を支持
し、また次の成長操作中に種として作用する。従って図
６の構造が得られる。
【００２３】−図６の構造を、例えばＡｓＣｌ3 とＧａ
を材料として使用するＶＰＥ型の反応器の中に導入す
る。通常の蒸着条件において、すなわちＧａが850 ℃に
保持され、ＡｓＣｌ3 のモル分率が１０-3であり、基板
が750 ℃の領域に保持される場合、中央部分２０上にＧ
ａＡｓの核形成と成長が見られたが、逆にＳｉ3 Ｎ4 の
層３の露出面またはＳｉ基板１（１００）の上には核形
成も成長も見られない。
を材料として使用するＶＰＥ型の反応器の中に導入す
る。通常の蒸着条件において、すなわちＧａが850 ℃に
保持され、ＡｓＣｌ3 のモル分率が１０-3であり、基板
が750 ℃の領域に保持される場合、中央部分２０上にＧ
ａＡｓの核形成と成長が見られたが、逆にＳｉ3 Ｎ4 の
層３の露出面またはＳｉ基板１（１００）の上には核形
成も成長も見られない。
【００２４】同様の選択的成長効果はＭＯＣＶＤ型反応
器を使用して得られた。この場合、プレカーサはもはや
トリエチルまたはトリメチルガリウム型でなく塩化物を
含有する。すなわち塩化ジエチルガリウム（Ｃ2 Ｈ5 ）
2 ＧａＣｌなどのプレカーサである（1990年 6月、18-2
2 日、ドイツ、アーヘン、ＭＯＶＰＥに関する第５回国
際会議の議事録、Ｋｕｅｃｈほかの論文参照）。
器を使用して得られた。この場合、プレカーサはもはや
トリエチルまたはトリメチルガリウム型でなく塩化物を
含有する。すなわち塩化ジエチルガリウム（Ｃ2 Ｈ5 ）
2 ＧａＣｌなどのプレカーサである（1990年 6月、18-2
2 日、ドイツ、アーヘン、ＭＯＶＰＥに関する第５回国
際会議の議事録、Ｋｕｅｃｈほかの論文参照）。
【００２５】このようにしてＧａＡｓの中心核２０から
の成長は図７に図示のように、基板Ｓｉ（１００）の表
面とＳｉ3 Ｎ4 層３の下側面との間においてＳｉおよび
Ｓｉ3 Ｎ4 上の核形成なしで実施される。
の成長は図７に図示のように、基板Ｓｉ（１００）の表
面とＳｉ3 Ｎ4 層３の下側面との間においてＳｉおよび
Ｓｉ3 Ｎ4 上の核形成なしで実施される。
【００２６】この場合、ＧａＡｓ／Ｓｉ3 Ｎ4 界面に対
して厳格に平行でないすべての欠陥（転位、マイクロツ
インおよび逆位相領域境界）のブロッキング現象が見ら
れる。このブロッキングは図８に図示のように、層３の
下側面30またはＳｉ（１００）基板１の上側面において
実施される。欠陥がブロックされると、中心種２０の両
側において成長が正常に継続し、得られた結晶はすぐれ
た品質のものとなる。
して厳格に平行でないすべての欠陥（転位、マイクロツ
インおよび逆位相領域境界）のブロッキング現象が見ら
れる。このブロッキングは図８に図示のように、層３の
下側面30またはＳｉ（１００）基板１の上側面において
実施される。欠陥がブロックされると、中心種２０の両
側において成長が正常に継続し、得られた結晶はすぐれ
た品質のものとなる。
【００２７】次の段階において、層３が除去され、薄層
状のＧａＡｓ半導体素子がケイ素基板上に得られる。
状のＧａＡｓ半導体素子がケイ素基板上に得られる。
【００２８】この技術の変形として、図５の構造を直接
にエピタキシー反応器の中に導入する。つぎにＳｉ3 Ｎ
4 層３の中に形成されたアパチュア４を通してのＧａＡ
ｓ層２の食刻がその場で塩化水素酸ＨＣｌによって実施
される。このＨＣｌは三塩化物反応器の場合にはＡｓＣ
ｌ3 の分解によって発生され（この場合、Ｇａ装入物を
通過しないＡｓＣｌ3 の追加ラインを有する必要があ
る）、あるいはＭＯＣＶＤ反応器の場合に前記塩化水素
酸ＨＣｌはボトルから直接に噴射される。このその場で
の食刻によって得られた構造は図６の構造と同一であっ
て、その後の段階は不変である。
にエピタキシー反応器の中に導入する。つぎにＳｉ3 Ｎ
4 層３の中に形成されたアパチュア４を通してのＧａＡ
ｓ層２の食刻がその場で塩化水素酸ＨＣｌによって実施
される。このＨＣｌは三塩化物反応器の場合にはＡｓＣ
ｌ3 の分解によって発生され（この場合、Ｇａ装入物を
通過しないＡｓＣｌ3 の追加ラインを有する必要があ
る）、あるいはＭＯＣＶＤ反応器の場合に前記塩化水素
酸ＨＣｌはボトルから直接に噴射される。このその場で
の食刻によって得られた構造は図６の構造と同一であっ
て、その後の段階は不変である。
【００２９】しかしこのようにして得られた薄層の中央
区域が欠陥を示しこの欠陥が用途によっては問題を生じ
る事が観察された。このような問題点を克服する方法を
下記に説明する。
区域が欠陥を示しこの欠陥が用途によっては問題を生じ
る事が観察された。このような問題点を克服する方法を
下記に説明する。
【００３０】初期の状態を図９に略示する。これは前記
の方法によって得られたものであって、オーバフローを
防止するためにエピタキシャル成長がアパチュア４に達
する以前に囲い込みスペース５の中において故意に停止
させられた。
の方法によって得られたものであって、オーバフローを
防止するためにエピタキシャル成長がアパチュア４に達
する以前に囲い込みスペース５の中において故意に停止
させられた。
【００３１】つぎに層３の縁に対して平行な窓６を層３
の中に開く。これは種２０の区域の上方において実施さ
れる（図10）。種および欠陥ＧａＡｓの区域を例えばＨ
2 Ｏ2 ，Ｈ2 ＳＯ4 の化学腐食によって除去する（図1
1）。またこの欠陥区域は、前記のようにエピタキシー
反応器の中でその場での腐食によって除去する事ができ
る。
の中に開く。これは種２０の区域の上方において実施さ
れる（図10）。種および欠陥ＧａＡｓの区域を例えばＨ
2 Ｏ2 ，Ｈ2 ＳＯ4 の化学腐食によって除去する（図1
1）。またこの欠陥区域は、前記のようにエピタキシー
反応器の中でその場での腐食によって除去する事ができ
る。
【００３２】欠陥結晶の腐食によって残された間隙部分
を充填するため、選択的エピタキシャル操作を繰り返し
実施する（図12）。その以前の欠陥結晶の存在した箇所
で両側の成長前端Ｆ１とＦ２が相互に約Δ１＝１μm の
間隔（代表的値、しかし非制限的値）に達した時にこの
選択的エピタキシーが停止される。
を充填するため、選択的エピタキシャル操作を繰り返し
実施する（図12）。その以前の欠陥結晶の存在した箇所
で両側の成長前端Ｆ１とＦ２が相互に約Δ１＝１μm の
間隔（代表的値、しかし非制限的値）に達した時にこの
選択的エピタキシーが停止される。
【００３３】つぎにＳｉ3 Ｎ4 層２を（例えばＨＦ腐食
により）除去して図13の構造を得る。
により）除去して図13の構造を得る。
【００３４】前述のようにそれぞれのアパチュアバンド
が方向＜１１０＞から22.5゜の方位を有するならば、Ｇ
ａＡｓについては側面前端の成長速度と垂直前端（この
場合、表面の面（１００））の成長速度との間に４のオ
ーダの比率が観察される。このような条件において、前
端Ｆ１、Ｆ２の間隔Δ１が最小値（代表的には前記のよ
うに１μm ）に保持されれば、低垂直成長（代表的に
は、成長前端Ｆ１とＦ２間の約Δ１＝１μm の初間隔に
対してΔ１／８＝0.125 μm のオーダの成長）を実施す
る事によってこれらの前端を会合させる事ができる。
が方向＜１１０＞から22.5゜の方位を有するならば、Ｇ
ａＡｓについては側面前端の成長速度と垂直前端（この
場合、表面の面（１００））の成長速度との間に４のオ
ーダの比率が観察される。このような条件において、前
端Ｆ１、Ｆ２の間隔Δ１が最小値（代表的には前記のよ
うに１μm ）に保持されれば、低垂直成長（代表的に
は、成長前端Ｆ１とＦ２間の約Δ１＝１μm の初間隔に
対してΔ１／８＝0.125 μm のオーダの成長）を実施す
る事によってこれらの前端を会合させる事ができる。
【００３５】従ってもし最終厚さｅ2 を得ようとするな
らば、初厚さｅ1 （図９）は下記のように選定される： ｅ1 ＝ ｅ2 − Δ１／８ これは、欠陥区域上方のＳｉ3 Ｎ4 層３の腐食を生じる
図10の食刻段階において、追加的条件Δ１＜８ｅ2 を満
たす事を必要とする。このようにして、他の型（実施例
の場合、ケイ素）の半導体物質上に特定の型（実施例の
場合、ＧａＡｓ）の無欠陥単結晶半導体物質の層７を得
る。
らば、初厚さｅ1 （図９）は下記のように選定される： ｅ1 ＝ ｅ2 − Δ１／８ これは、欠陥区域上方のＳｉ3 Ｎ4 層３の腐食を生じる
図10の食刻段階において、追加的条件Δ１＜８ｅ2 を満
たす事を必要とする。このようにして、他の型（実施例
の場合、ケイ素）の半導体物質上に特定の型（実施例の
場合、ＧａＡｓ）の無欠陥単結晶半導体物質の層７を得
る。
【００３６】アパチュアバンド４に平行なバンドのサイ
ズは基板サイズのみによって制限されると考えられてい
た。この事を図15について説明すれば、軸線ｙｙ’方向
において、硝化物層３の食刻によって得られたバンドサ
イズは無制限である（すなわち基板サイズのみによって
制限される）。実際上は、先行技術のＭＢＥ法またはＭ
ＯＣＶＤ法の実施中にＧａＡｓ結晶が基板Ｓｉ上に核形
成されたシーディングバンド２０における冷却応力（Ｇ
ａＡｓとＳｉの熱膨張係数の差異による応力）を減少さ
せるために軸線ｙｙ’に沿ったＧａＡｓシーディング区
域を制限する価値がある。このような冷却応力は例えば
強制成長後のＧａＡｓ膜の末端部分の波形を生じる。
ズは基板サイズのみによって制限されると考えられてい
た。この事を図15について説明すれば、軸線ｙｙ’方向
において、硝化物層３の食刻によって得られたバンドサ
イズは無制限である（すなわち基板サイズのみによって
制限される）。実際上は、先行技術のＭＢＥ法またはＭ
ＯＣＶＤ法の実施中にＧａＡｓ結晶が基板Ｓｉ上に核形
成されたシーディングバンド２０における冷却応力（Ｇ
ａＡｓとＳｉの熱膨張係数の差異による応力）を減少さ
せるために軸線ｙｙ’に沿ったＧａＡｓシーディング区
域を制限する価値がある。このような冷却応力は例えば
強制成長後のＧａＡｓ膜の末端部分の波形を生じる。
【００３７】従って本発明の他の実施態様においては、
まず基板上にヘテロエピタキシャル成長された層２（Ｇ
ａＡｓ）の中に絶縁バンド８を食刻する。
まず基板上にヘテロエピタキシャル成長された層２（Ｇ
ａＡｓ）の中に絶縁バンド８を食刻する。
【００３８】これらの絶縁バンド８の反復ピッチは代表
的には50〜100 μm 、またこれらのバンド８の幅は代表
的には１乃至数ミクロンである（図16参照）。これらの
バンドは前述のように（図16のｘｘ’軸線に沿って）方
向＜１１０＞または
的には50〜100 μm 、またこれらのバンド８の幅は代表
的には１乃至数ミクロンである（図16参照）。これらの
バンドは前述のように（図16のｘｘ’軸線に沿って）方
向＜１１０＞または
【化３】 に対して約22.5゜の角度に配位される事が好ましい。
【００３９】つぎにＳｉ3 Ｎ4 層３を前記の食刻された
表面上に蒸着させる。図17はこの層３の蒸着後の軸線ｙ
ｙ’に沿った断面図である。
表面上に蒸着させる。図17はこの層３の蒸着後の軸線ｙ
ｙ’に沿った断面図である。
【００４０】このＳｉ3 Ｎ4 層３の代表的厚さは0.5〜
１μm である。
１μm である。
【００４１】図５の場合と同様に第２バンド９がＳｉ3
Ｎ4 層３の中に食刻される。この第２バンドシステム９
は第１バンド、すなわち図18のバンド８に対して好まし
くは垂直とする事ができる。
Ｎ4 層３の中に食刻される。この第２バンドシステム９
は第１バンド、すなわち図18のバンド８に対して好まし
くは垂直とする事ができる。
【００４２】これらのバンドは代表的には１〜10μm の
幅を有し、その反復ピッチは数10乃至数100 ミクロンの
範囲内である。
幅を有し、その反復ピッチは数10乃至数100 ミクロンの
範囲内である。
【００４３】次に図６乃至図７について述べた操作を繰
り返す。これらの図６および図７は図18の軸線ｘｘ’に
沿った断面図とみなす事ができる。
り返す。これらの図６および図７は図18の軸線ｘｘ’に
沿った断面図とみなす事ができる。
【００４４】このようにして層３の強制成長と除去後
に、中央シーディング区域２０以外は無欠陥のＧａＡｓ
ブロックが得られる（図19）。種２０と欠陥バンドは図
９乃至図14に関連して説明したようにして除去する事が
できる。
に、中央シーディング区域２０以外は無欠陥のＧａＡｓ
ブロックが得られる（図19）。種２０と欠陥バンドは図
９乃至図14に関連して説明したようにして除去する事が
できる。
【００４５】そのためには、層３の除去前の図20に図示
のように、方向ｙｙ’に沿って層３の中に窓６を食刻
し、それぞれの種２０の上方にアパチュアを形成する。
この操作は図10の操作に対応する。つぎに図11に図示の
ように、種２０および欠陥半導体部分に対して化学腐食
を実施する。つぎにバンド７（ＧａＡｓ）と同一物質の
エピタキシーが実施され、Ｓｉ3 Ｎ4 層が除去され、無
欠陥半導体物質から成る図21に図示のようなブロックが
得られる。
のように、方向ｙｙ’に沿って層３の中に窓６を食刻
し、それぞれの種２０の上方にアパチュアを形成する。
この操作は図10の操作に対応する。つぎに図11に図示の
ように、種２０および欠陥半導体部分に対して化学腐食
を実施する。つぎにバンド７（ＧａＡｓ）と同一物質の
エピタキシーが実施され、Ｓｉ3 Ｎ4 層が除去され、無
欠陥半導体物質から成る図21に図示のようなブロックが
得られる。
【００４６】従ってもし必要ならば、２ブロック17と20
を連結するように（図14について述べたと同様にして）
これらのブロック上に半導体物質（ＧａＡｓ）を成長さ
せる事ができる。
を連結するように（図14について述べたと同様にして）
これらのブロック上に半導体物質（ＧａＡｓ）を成長さ
せる事ができる。
【００４７】
【発明の効果】また本発明によれば、エピタキシャル成
長された層１５（図７）の組成を変更し、またはこの層
１５をドーピングする事ができる（フランス特願第９、
０４２５７号に記載のように同一型の変更されたまたは
変更されないドーピング、あるいは他の型のドーピン
グ）。
長された層１５（図７）の組成を変更し、またはこの層
１５をドーピングする事ができる（フランス特願第９、
０４２５７号に記載のように同一型の変更されたまたは
変更されないドーピング、あるいは他の型のドーピン
グ）。
【００４８】また得られた層１５を次のエピタキシーの
ための出発基板として使用し、このようなプロセスを続
けてエピタキシャル成長層の重畳体、または相異なる面
に配置された成分の重畳体を得る事ができる。
ための出発基板として使用し、このようなプロセスを続
けてエピタキシャル成長層の重畳体、または相異なる面
に配置された成分の重畳体を得る事ができる。
【００４９】本発明の方法は、無定形または多結晶絶縁
体上に半導体物質の単結晶薄層を形成するために使用さ
れる。またこの方法は特殊構造（ダブルゲート電界効果
トランジスタ、透過性ベーストランジスタ、ヘテロ構造
および側面超格子など）の製造を可能とする。
体上に半導体物質の単結晶薄層を形成するために使用さ
れる。またこの方法は特殊構造（ダブルゲート電界効果
トランジスタ、透過性ベーストランジスタ、ヘテロ構造
および側面超格子など）の製造を可能とする。
【００５０】従って本発明の方法によれば、相異なる特
性の半導体の成長を実施し、しかも相異なる層が単結晶
であって転移も欠陥面も示さないヘテロエピタキシャル
構造を得るために使用する事ができる。
性の半導体の成長を実施し、しかも相異なる層が単結晶
であって転移も欠陥面も示さないヘテロエピタキシャル
構造を得るために使用する事ができる。
【００５１】本発明は前記の説明のみに限定されるもの
でなく、その主旨の範囲内において任意に変更実施でき
る。数値は説明のために与えられたにすぎない。また前
記のような半導体ベース構造に対する本発明の応用は例
にすぎず、他の物質も使用できる。
でなく、その主旨の範囲内において任意に変更実施でき
る。数値は説明のために与えられたにすぎない。また前
記のような半導体ベース構造に対する本発明の応用は例
にすぎず、他の物質も使用できる。
【図１】先行技術のヘテロエピタキシャル層成長法を示
す概略断面図。
す概略断面図。
【図２】本発明による成長法の基本概念を示す概略断面
図。
図。
【図３】本発明によるヘテロエピタキシャル成長法の各
段階を示す概略断面図。
段階を示す概略断面図。
【図４】本発明によるヘテロエピタキシャル成長法の各
段階を示す概略断面図。
段階を示す概略断面図。
【図５】本発明によるヘテロエピタキシャル成長法の各
段階を示す概略断面図。
段階を示す概略断面図。
【図６】本発明によるヘテロエピタキシャル成長法の各
段階を示す概略断面図。
段階を示す概略断面図。
【図７】本発明によるヘテロエピタキシャル成長法の各
段階を示す概略断面図。
段階を示す概略断面図。
【図８】本発明によるヘテロエピタキシャル成長法の各
段階を示す概略断面図。
段階を示す概略断面図。
【図９】本発明による方法の他の実施態様の各段階を示
す概略断面図。
す概略断面図。
【図１０】本発明による方法の他の実施態様の各段階を
示す概略断面図。
示す概略断面図。
【図１１】本発明による方法の他の実施態様の各段階を
示す概略断面図。
示す概略断面図。
【図１２】本発明による方法の他の実施態様の各段階を
示す概略断面図。
示す概略断面図。
【図１３】本発明による方法の他の実施態様の各段階を
示す概略断面図。
示す概略断面図。
【図１４】本発明による方法の他の実施態様の各段階を
示す概略断面図。
示す概略断面図。
【図１５】本発明の方法の中間構造を示す斜視図。
【図１６】本発明の方法の追加段階を示す斜視図。
【図１７】図１６のｙｙ’線に沿った断面図。
【図１８】図１６の段階から本発明のヘテロエピタキシ
ャル成長法の各段階を示す斜視図。
ャル成長法の各段階を示す斜視図。
【図１９】図１６の段階から本発明のヘテロエピタキシ
ャル成長法の各段階を示す斜視図。
ャル成長法の各段階を示す斜視図。
【図２０】図１６の段階から本発明のヘテロエピタキシ
ャル成長法の各段階を示す斜視図。
ャル成長法の各段階を示す斜視図。
【図２１】図１６の段階から本発明のヘテロエピタキシ
ャル成長法の各段階を示す斜視図。
ャル成長法の各段階を示す斜視図。
１ 基板 ２ ＧａＡｓ層 ３ Ｓｉ3 Ｎ4 層 ４ アパチュア ５ 閉じ込めスペース ６ アパチュア ７ 無欠陥単ケーシングＧａＡｓ層 ８ 絶縁バンド ２０ 核
───────────────────────────────────────────────────── フロントページの続き (72)発明者 クリスチヤン、コル フランス国リムール、リュ、ベルレー ヌ、２ (72)発明者 バレリー、プロバンディエ フランス国アントニ、アレー、ド、リー ル、ベルト、１ (56)参考文献 特開 昭63−287014（ＪＰ，Ａ) 特許2889588（ＪＰ，Ｂ２) 特許2889589（ＪＰ，Ｂ２) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/205 ＣＡ（ＳＴＮ)
Claims (9)
- 【請求項１】第１型の半導体物質から成る基板上に第２
型の半導体物質から成る単結晶薄層を蒸気相成長によっ
て形成する方法において、第２型の半導体物質と同等の
化学組成を有する少なくとも１種の種の成長を開始し、
基板そのものの面と前記第２型の半導体物質と異なる物
質から成る閉じ込め層とによって画成されるスペースの
中に、この閉じ込め層上にも前記基板面上にも第２型の
半導体物質の核形成または蒸着が存在しないように前記
成長を閉じ込め、得られる半導体の単結晶薄層の厚さを
前記閉じ込めスペースが限定する事を特徴とするヘテロ
エピタキシャル層の成長法。 - 【請求項２】前記種が前記閉じ込めスペースの中に含ま
れる事を特徴とする請求項１に記載の方法。 - 【請求項３】ａ）単結晶半導体基板層上に第２型の半導
体物質の第１層を形成する第１段階と、 ｂ）前記第２型の物質の核形成も蒸着も存在できないよ
うな物質から成る閉じ込め層を前記第２型物質の第１層
の上に形成する第２段階と、 ｃ）前記閉じ込め層の中に、前記半導体物質の第１層に
達する少なくとも１つの第１アパチュアを食刻する第３
段階と、 ｄ）前記アパチュアから前記第１半導体物質層を化学腐
食して、前記閉じ込め層と前記基板との間に前記第２型
の半導体物質の少なくとも１つの種を残しまた閉じ込め
スペースを形成する第４段階と、 ｅ）前記閉じ込めスペースの中の第２型の単結晶半導体
物質を蒸気相エピタキシーによって第１成長方向に成長
させる第５段階とを含む事を特徴とする請求項１に記載
のヘテロエピタキシャル層の成長法。 - 【請求項４】前記閉じ込め層を除去する第６段階を含む
事を特徴とする請求項３に記載の方法。 - 【請求項５】前記蒸気相エピタキシーによる第５成長段
階に続いて、前記種の上方位置において前記閉じ込め層
の中に少なくとも１つの第２アパチュアを食刻する段階
と、つぎに前記第２アパチュアを通して、前記種とこの
種の両側に配置され欠陥を有する半導体部分全体とを化
学腐食する段階とを含む事を特徴とする請求項３に記載
の方法。 - 【請求項６】前記の段階後に、前記第２アパチュアを通
して前記第２型の物質の蒸気相エピタキシーを実施する
段階を含む事を特徴とする請求項５に記載の方法。 - 【請求項７】前記の段階後に、閉じ込め層を除去する段
階と、つぎに蒸気相エピタキシー段階とを含む事を特徴
とする請求項６に記載の方法。 - 【請求項８】前記第２段階の前に前記第１層の中に第１
層の断絶を成すバンドを食刻する段階を含み、前記第３
段階の食刻中に作られた前記第１アパチュアのバンドは
これらの第１層中に作られたバンドに対して平行でない
事を特徴とする請求項３に記載の方法。 - 【請求項９】前記第１アパチュアのバンドは前記第１層
中に作られたバンドに対して垂直である事を特徴とする
請求項８に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9012443 | 1990-10-09 | ||
| FR9012443A FR2667617B1 (fr) | 1990-10-09 | 1990-10-09 | Procede de croissance de couches heteroepitaxiales. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04260321A JPH04260321A (ja) | 1992-09-16 |
| JP3117755B2 true JP3117755B2 (ja) | 2000-12-18 |
Family
ID=9401062
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03262279A Expired - Lifetime JP3117755B2 (ja) | 1990-10-09 | 1991-10-09 | ヘテロエピタキシャル層の成長法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5262348A (ja) |
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| JP (1) | JP3117755B2 (ja) |
| DE (1) | DE69106478T2 (ja) |
| FR (1) | FR2667617B1 (ja) |
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|---|---|---|---|---|
| FR2682128B1 (fr) * | 1991-10-08 | 1993-12-03 | Thomson Csf | Procede de croissance de couches heteroepitaxiales. |
| FR2689680B1 (fr) * | 1992-04-02 | 2001-08-10 | Thomson Csf | Procédé de réalisation de couches minces hétéroépitaxiales et de dispositifs électroniques. |
| US5427630A (en) * | 1994-05-09 | 1995-06-27 | International Business Machines Corporation | Mask material for low temperature selective growth of silicon or silicon alloys |
| FR2780808B1 (fr) | 1998-07-03 | 2001-08-10 | Thomson Csf | Dispositif a emission de champ et procedes de fabrication |
| FR2802705B1 (fr) * | 1999-12-16 | 2002-08-09 | St Microelectronics Sa | Procede de fabrication d'un reseau de lignes nanometriques en silicium monocristallin et dispositif obtenu |
| US6501121B1 (en) | 2000-11-15 | 2002-12-31 | Motorola, Inc. | Semiconductor structure |
| FR2829873B1 (fr) * | 2001-09-20 | 2006-09-01 | Thales Sa | Procede de croissance localisee de nanotubes et procede de fabrication de cathode autoalignee utilisant le procede de croissance de nanotubes |
| FR2832995B1 (fr) * | 2001-12-04 | 2004-02-27 | Thales Sa | Procede de croissance catalytique de nanotubes ou nanofibres comprenant une barriere de diffusion de type alliage nisi |
| FR2879342B1 (fr) * | 2004-12-15 | 2008-09-26 | Thales Sa | Cathode a emission de champ, a commande optique |
| KR101614300B1 (ko) | 2015-06-09 | 2016-04-21 | 한국세라믹기술원 | 측면 성장을 이용한 고품질 질화물 기판의 제조방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4371421A (en) * | 1981-04-16 | 1983-02-01 | Massachusetts Institute Of Technology | Lateral epitaxial growth by seeded solidification |
| JPH0666257B2 (ja) * | 1986-08-20 | 1994-08-24 | 日本電気株式会社 | 半導体膜の製造方法 |
| US4751193A (en) * | 1986-10-09 | 1988-06-14 | Q-Dot, Inc. | Method of making SOI recrystallized layers by short spatially uniform light pulses |
| FR2629637B1 (fr) * | 1988-04-05 | 1990-11-16 | Thomson Csf | Procede de realisation d'une alternance de couches de materiau semiconducteur monocristallin et de couches de materiau isolant |
| FR2629636B1 (fr) * | 1988-04-05 | 1990-11-16 | Thomson Csf | Procede de realisation d'une alternance de couches de materiau semiconducteur monocristallin et de couches de materiau isolant |
| US4948456A (en) * | 1989-06-09 | 1990-08-14 | Delco Electronics Corporation | Confined lateral selective epitaxial growth |
-
1990
- 1990-10-09 FR FR9012443A patent/FR2667617B1/fr not_active Expired - Lifetime
-
1991
- 1991-10-01 US US07/769,243 patent/US5262348A/en not_active Expired - Lifetime
- 1991-10-04 DE DE69106478T patent/DE69106478T2/de not_active Expired - Lifetime
- 1991-10-04 EP EP91402652A patent/EP0480804B1/fr not_active Expired - Lifetime
- 1991-10-09 JP JP03262279A patent/JP3117755B2/ja not_active Expired - Lifetime
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