JP3117755B2 - ヘテロエピタキシャル層の成長法 - Google Patents
ヘテロエピタキシャル層の成長法Info
- Publication number
- JP3117755B2 JP3117755B2 JP03262279A JP26227991A JP3117755B2 JP 3117755 B2 JP3117755 B2 JP 3117755B2 JP 03262279 A JP03262279 A JP 03262279A JP 26227991 A JP26227991 A JP 26227991A JP 3117755 B2 JP3117755 B2 JP 3117755B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- type
- semiconductor material
- growth
- aperture
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02538—Group 13/15 materials
- H01L21/02546—Arsenides
-
- C—CHEMISTRY; METALLURGY
- C30—CRYSTAL GROWTH
- C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
- C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
- C30B25/02—Epitaxial-layer growth
- C30B25/18—Epitaxial-layer growth characterised by the substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02367—Substrates
- H01L21/0237—Materials
- H01L21/02373—Group 14 semiconducting materials
- H01L21/02381—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02612—Formation types
- H01L21/02617—Deposition types
- H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02612—Formation types
- H01L21/02617—Deposition types
- H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
- H01L21/02639—Preparation of substrate for selective deposition
- H01L21/02645—Seed materials
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/026—Deposition thru hole in mask
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/933—Germanium or silicon or Ge-Si on III-V
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Chemical & Material Sciences (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Materials Engineering (AREA)
- Organic Chemistry (AREA)
- General Chemical & Material Sciences (AREA)
- Metallurgy (AREA)
- Crystallography & Structural Chemistry (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Recrystallisation Techniques (AREA)
Description
層の形成方法に関するものであり、さらに詳しくは半導
体物質の少なくとも1層の薄層を他の型の半導体基板の
上に形成する方法に関するものである。
り、特に他の特性の基板上にエピタキシャル成長された
単結晶薄層の分野に関するものである。
成長に応用され、また結晶/基板界面において発生する
転位をブロッキングによって除去する事を可能にする。
ル成長させる際に、結晶/基板界面に転位が発生し、こ
の転位が蒸着中に薄層中に拡散する。非常に一般的に言
えば、このような転位の存在はSiの格子パラメータ
(0.54nm)とGaAsの格子パラメータ(0.56nm)との
差異およびその熱膨張係数の差異(Siは2.3 ×10-6℃
-1、GaAsは5.6 ×10-6℃-1)による。
形成するとMBE型またはMOCVD型の通常の成長に
際して実際上除去が困難になるので、Si上のGaAs
のヘテロエピタキシーの実施を大幅に制限する。
で、小数キャリヤの寿命を著しく短縮させる。その結
果、例えばレーザまたはフォトダイオードなどにおいて
GaAsヘテロエピタキシャル成長層の中に双極成分を
作る事が実際上不可能となる。
(1988年 4月 5日出願、フランス特願第88、0443
8号参照)。この方法は実際上無欠陥転位を得るために
使用する事ができる。この方法の原理(強制成長法と呼
ばれる)は図1に図示されている。この方法の問題点の
1つは、シーディングバンドを形成するために2つの誘
電レベルと2つのマスキングレベルを使用し、また強制
エピタキシー相のガスアクセス用バンドを必要とする事
にある(図1参照)。
と単一のマスキングレベルに制限する事によって前記の
方法を大幅に簡単化する事ができる。
成る基板上に第2型の半導体物質から成る単結晶薄層を
蒸気相成長によって形成する方法において、第2型の半
導体物質と同等の化学組成を有する少なくとも1種の種
の成長を開始し、基板そのものの面と前記第2型の半導
体物質と異なる物質から成る閉じ込め層とによって画成
されるスペースの中に、この閉じ込め層上にも前記基板
面上にも第2型の半導体物質の核形成または蒸着が存在
しないように前記成長を閉じ込め、得られる半導体の単
結晶薄層の厚さを前記閉じ込めスペースが限定するヘテ
ロエピタキシャル層の成長法に関するものである。
る。
する。
(いわゆる3塩化法)によって蒸着されたGaAsはケ
イ素の自由面において核形成しないという事が発見され
た事実に基づいている。
タキシャル成長されたGaAsの例について説明する
が、本発明はこれに限定されない。本発明の方法をB物
質上のA物質のヘテロエピタキシーに応用するために
は、B物質上のA物質の核形成を防止(少なくとも一時
的に防止)する蒸着法を使用し、あるいはA物質が核形
成または蒸着しえないB物質を提供すればよい。
GaAsの薄層2(代表的には0.5〜1μm の厚さ)
を形成する(図3)。
たウエーハは必ずしも使用する必要はない。逆位相領域
境界型の欠陥も下記のようににしてブロックされるから
である。この初歩的ヘテロエピタキシー操作はMBE
(分子ビームエピタキシー法)、MOCVD(金属有機
化学蒸着法)、MOMBE(金属有機分子ビームエピタ
キシー法)、CBE(化学ビームエピタキシー法)など
によって実施される。
As層は最適の場合、cm2 あたり約106 の転位を含
む事が公知である(例えば、1986年、Pittsburgh PA, M
RSSymposia Proceedings, No.67, Fan & Poate編集、"H
eteroepitaxy on Silicon" のH.クローマ論文参
照)。またこれらのGaAs層は成長条件に依存してマ
イクロツィンと逆位相領域境界とを含む。もちろん、こ
のような欠陥密度を有する層においてはレーザダイオー
ドおよび光ダイオードの製造は不可能である。
形成される。この層3は代表的には0.3 乃至0.9 μm の
厚さを有する(図4)。この例においてはSi3 N4 が
選定されたが、次の段階においてエピタキシャル成長さ
れる物質(この例においてはGaAs)の核形成または
蒸着を生じない他の任意の物質を使用する事ができよ
う。
ンドの形の一連のアパチュア4を食刻する。
ミクロン〜数ミクロン、反復ピッチは代表的には数10ミ
クロンであり、数100 μm に達する場合もある(図5参
照)。
れる横方向成長に際して、横方向成長速度を制限する効
果を持つ(111)型の単一成長斜面が出現しないよう
に配位される。従ってこれらのアパチュアバンドについ
ては<110>および
は前記の方位<110>および
゜である。しかしこれは本発明を制限するのでなく、
(110)または(111)型斜面を導入すべき場合に
は正確な<110>型方位を使用する必要がある。
薬の中に浸漬される。例えば、ヘテロエピタキシャル成
長されたGaAsの薄層2の一部の選択的除去のために
はH2 O2 とH2 SO4 の混合物が適当である。しかし
層2の食刻は中央部分20を残すように停止されなけれ
ばならない。この中央部分20はSi3 N4 層3を支持
し、また次の成長操作中に種として作用する。従って図
6の構造が得られる。
を材料として使用するVPE型の反応器の中に導入す
る。通常の蒸着条件において、すなわちGaが850 ℃に
保持され、AsCl3 のモル分率が10-3であり、基板
が750 ℃の領域に保持される場合、中央部分20上にG
aAsの核形成と成長が見られたが、逆にSi3 N4 の
層3の露出面またはSi基板1(100)の上には核形
成も成長も見られない。
器を使用して得られた。この場合、プレカーサはもはや
トリエチルまたはトリメチルガリウム型でなく塩化物を
含有する。すなわち塩化ジエチルガリウム(C2 H5 )
2 GaClなどのプレカーサである(1990年 6月、18-2
2 日、ドイツ、アーヘン、MOVPEに関する第5回国
際会議の議事録、Kuechほかの論文参照)。
の成長は図7に図示のように、基板Si(100)の表
面とSi3 N4 層3の下側面との間においてSiおよび
Si3 N4 上の核形成なしで実施される。
して厳格に平行でないすべての欠陥(転位、マイクロツ
インおよび逆位相領域境界)のブロッキング現象が見ら
れる。このブロッキングは図8に図示のように、層3の
下側面30またはSi(100)基板1の上側面において
実施される。欠陥がブロックされると、中心種20の両
側において成長が正常に継続し、得られた結晶はすぐれ
た品質のものとなる。
状のGaAs半導体素子がケイ素基板上に得られる。
にエピタキシー反応器の中に導入する。つぎにSi3 N
4 層3の中に形成されたアパチュア4を通してのGaA
s層2の食刻がその場で塩化水素酸HClによって実施
される。このHClは三塩化物反応器の場合にはAsC
l3 の分解によって発生され(この場合、Ga装入物を
通過しないAsCl3 の追加ラインを有する必要があ
る)、あるいはMOCVD反応器の場合に前記塩化水素
酸HClはボトルから直接に噴射される。このその場で
の食刻によって得られた構造は図6の構造と同一であっ
て、その後の段階は不変である。
区域が欠陥を示しこの欠陥が用途によっては問題を生じ
る事が観察された。このような問題点を克服する方法を
下記に説明する。
の方法によって得られたものであって、オーバフローを
防止するためにエピタキシャル成長がアパチュア4に達
する以前に囲い込みスペース5の中において故意に停止
させられた。
の中に開く。これは種20の区域の上方において実施さ
れる(図10)。種および欠陥GaAsの区域を例えばH
2 O2 ,H2 SO4 の化学腐食によって除去する(図1
1)。またこの欠陥区域は、前記のようにエピタキシー
反応器の中でその場での腐食によって除去する事ができ
る。
を充填するため、選択的エピタキシャル操作を繰り返し
実施する(図12)。その以前の欠陥結晶の存在した箇所
で両側の成長前端F1とF2が相互に約Δ1=1μm の
間隔(代表的値、しかし非制限的値)に達した時にこの
選択的エピタキシーが停止される。
により)除去して図13の構造を得る。
が方向<110>から22.5゜の方位を有するならば、G
aAsについては側面前端の成長速度と垂直前端(この
場合、表面の面(100))の成長速度との間に4のオ
ーダの比率が観察される。このような条件において、前
端F1、F2の間隔Δ1が最小値(代表的には前記のよ
うに1μm )に保持されれば、低垂直成長(代表的に
は、成長前端F1とF2間の約Δ1=1μm の初間隔に
対してΔ1/8=0.125 μm のオーダの成長)を実施す
る事によってこれらの前端を会合させる事ができる。
らば、初厚さe1 (図9)は下記のように選定される: e1 = e2 − Δ1/8 これは、欠陥区域上方のSi3 N4 層3の腐食を生じる
図10の食刻段階において、追加的条件Δ1<8e2 を満
たす事を必要とする。このようにして、他の型(実施例
の場合、ケイ素)の半導体物質上に特定の型(実施例の
場合、GaAs)の無欠陥単結晶半導体物質の層7を得
る。
ズは基板サイズのみによって制限されると考えられてい
た。この事を図15について説明すれば、軸線yy’方向
において、硝化物層3の食刻によって得られたバンドサ
イズは無制限である(すなわち基板サイズのみによって
制限される)。実際上は、先行技術のMBE法またはM
OCVD法の実施中にGaAs結晶が基板Si上に核形
成されたシーディングバンド20における冷却応力(G
aAsとSiの熱膨張係数の差異による応力)を減少さ
せるために軸線yy’に沿ったGaAsシーディング区
域を制限する価値がある。このような冷却応力は例えば
強制成長後のGaAs膜の末端部分の波形を生じる。
まず基板上にヘテロエピタキシャル成長された層2(G
aAs)の中に絶縁バンド8を食刻する。
的には50〜100 μm 、またこれらのバンド8の幅は代表
的には1乃至数ミクロンである(図16参照)。これらの
バンドは前述のように(図16のxx’軸線に沿って)方
向<110>または
表面上に蒸着させる。図17はこの層3の蒸着後の軸線y
y’に沿った断面図である。
1μm である。
N4 層3の中に食刻される。この第2バンドシステム9
は第1バンド、すなわち図18のバンド8に対して好まし
くは垂直とする事ができる。
幅を有し、その反復ピッチは数10乃至数100 ミクロンの
範囲内である。
り返す。これらの図6および図7は図18の軸線xx’に
沿った断面図とみなす事ができる。
に、中央シーディング区域20以外は無欠陥のGaAs
ブロックが得られる(図19)。種20と欠陥バンドは図
9乃至図14に関連して説明したようにして除去する事が
できる。
のように、方向yy’に沿って層3の中に窓6を食刻
し、それぞれの種20の上方にアパチュアを形成する。
この操作は図10の操作に対応する。つぎに図11に図示の
ように、種20および欠陥半導体部分に対して化学腐食
を実施する。つぎにバンド7(GaAs)と同一物質の
エピタキシーが実施され、Si3 N4 層が除去され、無
欠陥半導体物質から成る図21に図示のようなブロックが
得られる。
を連結するように(図14について述べたと同様にして)
これらのブロック上に半導体物質(GaAs)を成長さ
せる事ができる。
長された層15(図7)の組成を変更し、またはこの層
15をドーピングする事ができる(フランス特願第9、
04257号に記載のように同一型の変更されたまたは
変更されないドーピング、あるいは他の型のドーピン
グ)。
ための出発基板として使用し、このようなプロセスを続
けてエピタキシャル成長層の重畳体、または相異なる面
に配置された成分の重畳体を得る事ができる。
体上に半導体物質の単結晶薄層を形成するために使用さ
れる。またこの方法は特殊構造(ダブルゲート電界効果
トランジスタ、透過性ベーストランジスタ、ヘテロ構造
および側面超格子など)の製造を可能とする。
性の半導体の成長を実施し、しかも相異なる層が単結晶
であって転移も欠陥面も示さないヘテロエピタキシャル
構造を得るために使用する事ができる。
でなく、その主旨の範囲内において任意に変更実施でき
る。数値は説明のために与えられたにすぎない。また前
記のような半導体ベース構造に対する本発明の応用は例
にすぎず、他の物質も使用できる。
す概略断面図。
図。
段階を示す概略断面図。
段階を示す概略断面図。
段階を示す概略断面図。
段階を示す概略断面図。
段階を示す概略断面図。
段階を示す概略断面図。
す概略断面図。
示す概略断面図。
示す概略断面図。
示す概略断面図。
示す概略断面図。
示す概略断面図。
ャル成長法の各段階を示す斜視図。
ャル成長法の各段階を示す斜視図。
ャル成長法の各段階を示す斜視図。
ャル成長法の各段階を示す斜視図。
Claims (9)
- 【請求項1】第1型の半導体物質から成る基板上に第2
型の半導体物質から成る単結晶薄層を蒸気相成長によっ
て形成する方法において、第2型の半導体物質と同等の
化学組成を有する少なくとも1種の種の成長を開始し、
基板そのものの面と前記第2型の半導体物質と異なる物
質から成る閉じ込め層とによって画成されるスペースの
中に、この閉じ込め層上にも前記基板面上にも第2型の
半導体物質の核形成または蒸着が存在しないように前記
成長を閉じ込め、得られる半導体の単結晶薄層の厚さを
前記閉じ込めスペースが限定する事を特徴とするヘテロ
エピタキシャル層の成長法。 - 【請求項2】前記種が前記閉じ込めスペースの中に含ま
れる事を特徴とする請求項1に記載の方法。 - 【請求項3】a)単結晶半導体基板層上に第2型の半導
体物質の第1層を形成する第1段階と、 b)前記第2型の物質の核形成も蒸着も存在できないよ
うな物質から成る閉じ込め層を前記第2型物質の第1層
の上に形成する第2段階と、 c)前記閉じ込め層の中に、前記半導体物質の第1層に
達する少なくとも1つの第1アパチュアを食刻する第3
段階と、 d)前記アパチュアから前記第1半導体物質層を化学腐
食して、前記閉じ込め層と前記基板との間に前記第2型
の半導体物質の少なくとも1つの種を残しまた閉じ込め
スペースを形成する第4段階と、 e)前記閉じ込めスペースの中の第2型の単結晶半導体
物質を蒸気相エピタキシーによって第1成長方向に成長
させる第5段階とを含む事を特徴とする請求項1に記載
のヘテロエピタキシャル層の成長法。 - 【請求項4】前記閉じ込め層を除去する第6段階を含む
事を特徴とする請求項3に記載の方法。 - 【請求項5】前記蒸気相エピタキシーによる第5成長段
階に続いて、前記種の上方位置において前記閉じ込め層
の中に少なくとも1つの第2アパチュアを食刻する段階
と、つぎに前記第2アパチュアを通して、前記種とこの
種の両側に配置され欠陥を有する半導体部分全体とを化
学腐食する段階とを含む事を特徴とする請求項3に記載
の方法。 - 【請求項6】前記の段階後に、前記第2アパチュアを通
して前記第2型の物質の蒸気相エピタキシーを実施する
段階を含む事を特徴とする請求項5に記載の方法。 - 【請求項7】前記の段階後に、閉じ込め層を除去する段
階と、つぎに蒸気相エピタキシー段階とを含む事を特徴
とする請求項6に記載の方法。 - 【請求項8】前記第2段階の前に前記第1層の中に第1
層の断絶を成すバンドを食刻する段階を含み、前記第3
段階の食刻中に作られた前記第1アパチュアのバンドは
これらの第1層中に作られたバンドに対して平行でない
事を特徴とする請求項3に記載の方法。 - 【請求項9】前記第1アパチュアのバンドは前記第1層
中に作られたバンドに対して垂直である事を特徴とする
請求項8に記載の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR9012443 | 1990-10-09 | ||
FR9012443A FR2667617B1 (fr) | 1990-10-09 | 1990-10-09 | Procede de croissance de couches heteroepitaxiales. |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04260321A JPH04260321A (ja) | 1992-09-16 |
JP3117755B2 true JP3117755B2 (ja) | 2000-12-18 |
Family
ID=9401062
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP03262279A Expired - Lifetime JP3117755B2 (ja) | 1990-10-09 | 1991-10-09 | ヘテロエピタキシャル層の成長法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US5262348A (ja) |
EP (1) | EP0480804B1 (ja) |
JP (1) | JP3117755B2 (ja) |
DE (1) | DE69106478T2 (ja) |
FR (1) | FR2667617B1 (ja) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2682128B1 (fr) * | 1991-10-08 | 1993-12-03 | Thomson Csf | Procede de croissance de couches heteroepitaxiales. |
FR2689680B1 (fr) * | 1992-04-02 | 2001-08-10 | Thomson Csf | Procédé de réalisation de couches minces hétéroépitaxiales et de dispositifs électroniques. |
US5427630A (en) * | 1994-05-09 | 1995-06-27 | International Business Machines Corporation | Mask material for low temperature selective growth of silicon or silicon alloys |
FR2780808B1 (fr) | 1998-07-03 | 2001-08-10 | Thomson Csf | Dispositif a emission de champ et procedes de fabrication |
FR2802705B1 (fr) * | 1999-12-16 | 2002-08-09 | St Microelectronics Sa | Procede de fabrication d'un reseau de lignes nanometriques en silicium monocristallin et dispositif obtenu |
US6501121B1 (en) | 2000-11-15 | 2002-12-31 | Motorola, Inc. | Semiconductor structure |
FR2829873B1 (fr) * | 2001-09-20 | 2006-09-01 | Thales Sa | Procede de croissance localisee de nanotubes et procede de fabrication de cathode autoalignee utilisant le procede de croissance de nanotubes |
FR2832995B1 (fr) * | 2001-12-04 | 2004-02-27 | Thales Sa | Procede de croissance catalytique de nanotubes ou nanofibres comprenant une barriere de diffusion de type alliage nisi |
FR2879342B1 (fr) * | 2004-12-15 | 2008-09-26 | Thales Sa | Cathode a emission de champ, a commande optique |
KR101614300B1 (ko) | 2015-06-09 | 2016-04-21 | 한국세라믹기술원 | 측면 성장을 이용한 고품질 질화물 기판의 제조방법 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4371421A (en) * | 1981-04-16 | 1983-02-01 | Massachusetts Institute Of Technology | Lateral epitaxial growth by seeded solidification |
JPH0666257B2 (ja) * | 1986-08-20 | 1994-08-24 | 日本電気株式会社 | 半導体膜の製造方法 |
US4751193A (en) * | 1986-10-09 | 1988-06-14 | Q-Dot, Inc. | Method of making SOI recrystallized layers by short spatially uniform light pulses |
FR2629637B1 (fr) * | 1988-04-05 | 1990-11-16 | Thomson Csf | Procede de realisation d'une alternance de couches de materiau semiconducteur monocristallin et de couches de materiau isolant |
FR2629636B1 (fr) * | 1988-04-05 | 1990-11-16 | Thomson Csf | Procede de realisation d'une alternance de couches de materiau semiconducteur monocristallin et de couches de materiau isolant |
US4948456A (en) * | 1989-06-09 | 1990-08-14 | Delco Electronics Corporation | Confined lateral selective epitaxial growth |
-
1990
- 1990-10-09 FR FR9012443A patent/FR2667617B1/fr not_active Expired - Lifetime
-
1991
- 1991-10-01 US US07/769,243 patent/US5262348A/en not_active Expired - Lifetime
- 1991-10-04 DE DE69106478T patent/DE69106478T2/de not_active Expired - Lifetime
- 1991-10-04 EP EP91402652A patent/EP0480804B1/fr not_active Expired - Lifetime
- 1991-10-09 JP JP03262279A patent/JP3117755B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
EP0480804B1 (fr) | 1995-01-04 |
JPH04260321A (ja) | 1992-09-16 |
US5262348A (en) | 1993-11-16 |
FR2667617B1 (fr) | 1992-11-27 |
FR2667617A1 (fr) | 1992-04-10 |
DE69106478D1 (de) | 1995-02-16 |
EP0480804A2 (fr) | 1992-04-15 |
DE69106478T2 (de) | 1995-05-11 |
EP0480804A3 (en) | 1992-07-29 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2889589B2 (ja) | 単結晶半導体材料層及び絶縁材料層の交互層製造方法 | |
US7288830B2 (en) | III-V nitride semiconductor substrate and its production method | |
DE69711344T2 (de) | Verfahren zur Züchtung von Schichten aus III-V Nitrid Halbleiterverbindungen und Verfahren zur Herstellung von Substraten aus III-V Nitrid Halbleiterverbindungen | |
KR100629558B1 (ko) | GaN단결정기판 및 그 제조방법 | |
US5356510A (en) | Method for the growing of heteroepitaxial layers | |
US8652918B2 (en) | Nitride semiconductor structure | |
US5399522A (en) | Method of growing compound semiconductor | |
US7579263B2 (en) | Threading-dislocation-free nanoheteroepitaxy of Ge on Si using self-directed touch-down of Ge through a thin SiO2 layer | |
US6348096B1 (en) | Method for manufacturing group III-V compound semiconductors | |
US7435666B2 (en) | Epitaxial growth method | |
US5424243A (en) | Method of making a compound semiconductor crystal-on-substrate structure | |
JP4845314B2 (ja) | 脆弱なポスト上に窒化ガリウム半導体層を作製するペンデオエピタキシャル法及びそれによって作製した窒化ガリウム半導体構造 | |
KR101380717B1 (ko) | 반도체 기판 및 수소화물-기상 에피택시에 의해자유-기립형 반도체 기판을 제조하기 위한 방법 및 마스크층 | |
JP3117755B2 (ja) | ヘテロエピタキシャル層の成長法 | |
JPH06140346A (ja) | ヘテロエピタキシアルの薄い層と電子デバイスの製造法 | |
JP2006273716A (ja) | GaN単結晶基板の製造方法 | |
KR100571225B1 (ko) | 질화물계 화합물 반도체의 성장방법 | |
EP0388733A1 (en) | Method of fabricating semiconductor devices | |
KR20000066758A (ko) | 질화갈륨 반도체 레이저 기판의 제조방법 | |
JP2003257879A (ja) | 3−5族化合物半導体の製造方法及び3−5族化合物半導体 | |
KR101094409B1 (ko) | 질화갈륨 단결정 후막의 제조 방법 | |
JP2706592B2 (ja) | 結晶基板の製造方法 | |
JP2649928B2 (ja) | 半導体ウエハの製造方法 | |
JPH05267175A (ja) | 化合物半導体基板 | |
JP2503255B2 (ja) | 化合物半導体基板の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081006 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091006 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091006 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101006 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111006 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121006 Year of fee payment: 12 |
|
EXPY | Cancellation because of completion of term | ||
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121006 Year of fee payment: 12 |