JP3117230B2 - 波形判定装置 - Google Patents
波形判定装置Info
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- JP3117230B2 JP3117230B2 JP03039268A JP3926891A JP3117230B2 JP 3117230 B2 JP3117230 B2 JP 3117230B2 JP 03039268 A JP03039268 A JP 03039268A JP 3926891 A JP3926891 A JP 3926891A JP 3117230 B2 JP3117230 B2 JP 3117230B2
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- Japan
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Description
【０００１】
【産業上の利用分野】この発明は、波形判定装置に係
り、さらに詳しくは、一周期に一つのトリガ信号が発生
するようにトリガ信号の発生条件に制限を加えて再現表
示波形を明確にし、波形判定をより容易に行なうことが
できる波形判定装置に関する。
り、さらに詳しくは、一周期に一つのトリガ信号が発生
するようにトリガ信号の発生条件に制限を加えて再現表
示波形を明確にし、波形判定をより容易に行なうことが
できる波形判定装置に関する。
【０００２】
【従来の技術】波形判定装置は、取り込まれたサンプル
波形を基準波形と比較し、オーバーレンジしたデータを
確認してその良否を判定する際などに広く用いられてい
る。
波形を基準波形と比較し、オーバーレンジしたデータを
確認してその良否を判定する際などに広く用いられてい
る。
【０００３】図３は、このような用途に供される従来か
らある波形判定装置の概略構成を示すブロック図であ
り、入力端子１を介して取り込まれるアナログ入力信号
は、クロック発生器３から送られる所定のクロックでタ
イミングをとりながらＡ／Ｄ変換器２によりディジタル
信号に変換され、この変換後のディジタル信号は、ディ
ジタルコンパレータ４で比較され、予め設定してあるト
リガレベル（Ｖth）を指定されたトリガスロープで交差
した際にトリガ信号が出力されるようになっている。
らある波形判定装置の概略構成を示すブロック図であ
り、入力端子１を介して取り込まれるアナログ入力信号
は、クロック発生器３から送られる所定のクロックでタ
イミングをとりながらＡ／Ｄ変換器２によりディジタル
信号に変換され、この変換後のディジタル信号は、ディ
ジタルコンパレータ４で比較され、予め設定してあるト
リガレベル（Ｖth）を指定されたトリガスロープで交差
した際にトリガ信号が出力されるようになっている。
【０００４】そして、ディジタル信号をＣＲＴ等の表示
器６を介して表示する場合には、さきのトリガ信号の出
力時を基準として信号メモリ５に格納されているディジ
タル信号を読み出し、ディジタル波形として再現表示さ
れ、基準波形と比較してその良否が判定されることにな
る。
器６を介して表示する場合には、さきのトリガ信号の出
力時を基準として信号メモリ５に格納されているディジ
タル信号を読み出し、ディジタル波形として再現表示さ
れ、基準波形と比較してその良否が判定されることにな
る。
【０００５】
【発明が解決しようとする課題】図３に示す従来装置
は、トリガ信号を発生させるための回路を簡単に構成す
ることができるほか、Ａ／Ｄ変換器２の分解能に対応す
る精度のもとでトリガレベルを設定することができると
いう特徴を備えるものであった。
は、トリガ信号を発生させるための回路を簡単に構成す
ることができるほか、Ａ／Ｄ変換器２の分解能に対応す
る精度のもとでトリガレベルを設定することができると
いう特徴を備えるものであった。
【０００６】しかし、図４に示すように、デジタル波形
７が一周期（Ｔ）の間にＴ2 ，Ｔ3，Ｔ4 の３ケ所にト
リガポイントを有しているような場合は、それぞれの基
準とするトリガポイントによって表示される信号が異な
ることになる。その結果、取り込まれた波形が周期波形
である場合には、これを表示器６に表示する際、トリガ
ポイント毎に書き直さなければならなくなる不都合があ
った。また、表示器６には、トリガポイントの数に対応
して再現される静止画像が重なり合ってぼやけてしま
い、波形判定が正しく行なうことができなくなる不都合
もあった。
７が一周期（Ｔ）の間にＴ2 ，Ｔ3，Ｔ4 の３ケ所にト
リガポイントを有しているような場合は、それぞれの基
準とするトリガポイントによって表示される信号が異な
ることになる。その結果、取り込まれた波形が周期波形
である場合には、これを表示器６に表示する際、トリガ
ポイント毎に書き直さなければならなくなる不都合があ
った。また、表示器６には、トリガポイントの数に対応
して再現される静止画像が重なり合ってぼやけてしま
い、波形判定が正しく行なうことができなくなる不都合
もあった。
【０００７】
【課題を解決するための手段】この発明は、従来技術に
みられた上記課題に鑑みてなされたものであり、その構
成上の特徴は、サンプルデータとしてのアナログ入力信
号を所定のクロックでディジタル信号に変換するＡ／Ｄ
変換器と、変換後のディジタル信号が指定されたトリガ
スロープで予め設定されているトリガレベルと交差した
際にレベルトリガ信号の出力を可能としたディジタルコ
ンパレータと、前記ディジタル信号の格納が可能な信号
メモリと、この信号メモリからトリガ信号の出力時を基
準として読み出されるディジタル信号をディジタル波形
として表示可能な表示器と、前記アナログ入力信号が予
め定めてある設定範囲内にあるか否かを比較するアナロ
グ比較手段と、取り込まれるアナログ入力信号が前記設
定範囲内にあるか否かを示すディジタル信号として前記
Ａ／Ｄ変換時と同一のクロックで書込みが可能な先入れ
先出しメモリと、この先入れ先出しメモリから前記書込
みクロックよりも遅延させたタイミングで書込み信号を
読み出させるための遅延器とを備えるとともに、前記デ
ィジタルコンパレータと先入れ先出しメモリとの信号出
力側には、双方からの信号入力がアクティブであったと
きにのみトリガ信号の出力を可能とする出力制御手段を
配設したことにある。
みられた上記課題に鑑みてなされたものであり、その構
成上の特徴は、サンプルデータとしてのアナログ入力信
号を所定のクロックでディジタル信号に変換するＡ／Ｄ
変換器と、変換後のディジタル信号が指定されたトリガ
スロープで予め設定されているトリガレベルと交差した
際にレベルトリガ信号の出力を可能としたディジタルコ
ンパレータと、前記ディジタル信号の格納が可能な信号
メモリと、この信号メモリからトリガ信号の出力時を基
準として読み出されるディジタル信号をディジタル波形
として表示可能な表示器と、前記アナログ入力信号が予
め定めてある設定範囲内にあるか否かを比較するアナロ
グ比較手段と、取り込まれるアナログ入力信号が前記設
定範囲内にあるか否かを示すディジタル信号として前記
Ａ／Ｄ変換時と同一のクロックで書込みが可能な先入れ
先出しメモリと、この先入れ先出しメモリから前記書込
みクロックよりも遅延させたタイミングで書込み信号を
読み出させるための遅延器とを備えるとともに、前記デ
ィジタルコンパレータと先入れ先出しメモリとの信号出
力側には、双方からの信号入力がアクティブであったと
きにのみトリガ信号の出力を可能とする出力制御手段を
配設したことにある。
【０００８】
【作用】このため、トリガ信号は、ディジタルコンパレ
ータの側からのレベルトリガ信号と、ＦＩＦＯメモリの
側から設定範囲内にあることを示すディジタル信号とが
共に出力されているという二つの条件が満たされた場合
にのみ発生させることができる。したがって、常に一つ
のトリガポイントを基準として、一つの静止画像でディ
ジタル波形を表示器に再現表示することができ、基準波
形との比較を容易にして波形判定作業を正確に行なうこ
とができる。
ータの側からのレベルトリガ信号と、ＦＩＦＯメモリの
側から設定範囲内にあることを示すディジタル信号とが
共に出力されているという二つの条件が満たされた場合
にのみ発生させることができる。したがって、常に一つ
のトリガポイントを基準として、一つの静止画像でディ
ジタル波形を表示器に再現表示することができ、基準波
形との比較を容易にして波形判定作業を正確に行なうこ
とができる。
【０００９】
【実施例】以下、図面に基づいてこの発明の実施例を説
明する。図１は、この発明に係る装置の概要を示すブロ
ック図である。同図によれば、上記装置は、入力端子１
１を介してサンプルデータとしてのアナログ入力信号を
クロック発生器１３で発生させた所定のクロックでタイ
ミングをとりながらディジタル信号に変換するＡ／Ｄ変
換器１２と、変換後のディジタル信号が立上りもしくは
立下がりのトリガスロープのうち、指定されたトリガス
ロープで予め設定されているトリガレベル（Ｖth）と交
差した際にレベルトリガ信号（ＳL ）の出力を可能とし
たディジタルコンパレータ１４と、前記ディジタル信号
の格納が可能なＲＡＭなどからなる信号メモリ１５と、
この信号メモリ１５からトリガ信号の出力時を基準とし
て読み出されるディジタル信号をディジタル波形１７と
して再現表示可能な表示器１６とを備えている。
明する。図１は、この発明に係る装置の概要を示すブロ
ック図である。同図によれば、上記装置は、入力端子１
１を介してサンプルデータとしてのアナログ入力信号を
クロック発生器１３で発生させた所定のクロックでタイ
ミングをとりながらディジタル信号に変換するＡ／Ｄ変
換器１２と、変換後のディジタル信号が立上りもしくは
立下がりのトリガスロープのうち、指定されたトリガス
ロープで予め設定されているトリガレベル（Ｖth）と交
差した際にレベルトリガ信号（ＳL ）の出力を可能とし
たディジタルコンパレータ１４と、前記ディジタル信号
の格納が可能なＲＡＭなどからなる信号メモリ１５と、
この信号メモリ１５からトリガ信号の出力時を基準とし
て読み出されるディジタル信号をディジタル波形１７と
して再現表示可能な表示器１６とを備えている。
【００１０】さらには、前記アナログ入力信号が予め定
めてある設定範囲内にあるか否かを比較するアナログ比
較手段１８と、取り込まれるアナログ信号が前記設定範
囲内にあるか否かを示すディジタル入力信号を前記Ａ／
Ｄ変換器１２が備えるクロック発生器１３で発生させた
同一のクロックで書込みが可能なＦＩＦＯメモリ２６
と、このＦＩＦＯメモリ２６から前記書込みクロック
（ＷＣＫ）よりも遅延クロック数（td）だけ遅延させた
読出しクロック（ＲＣＫ）のタイミングで書込み信号を
読み出させるための遅延器２７とを備えている。
めてある設定範囲内にあるか否かを比較するアナログ比
較手段１８と、取り込まれるアナログ信号が前記設定範
囲内にあるか否かを示すディジタル入力信号を前記Ａ／
Ｄ変換器１２が備えるクロック発生器１３で発生させた
同一のクロックで書込みが可能なＦＩＦＯメモリ２６
と、このＦＩＦＯメモリ２６から前記書込みクロック
（ＷＣＫ）よりも遅延クロック数（td）だけ遅延させた
読出しクロック（ＲＣＫ）のタイミングで書込み信号を
読み出させるための遅延器２７とを備えている。
【００１１】この発明において、前記アナログ比較手段
１８は、一対のコンパレータ１９，２２で構成されてオ
リ、このうち、一方のコンパレータ１９は、その非反転
入力端子２０側には予め設定されている上限電圧（ＶH
）が印加され、反転入力端子２１の側には前記入力端
子１１から取り込まれたアナログ入力信号が印加される
ようになっている。また、他方のコンパレータ２２は、
その非反転入力端子２３側に前記アナログ入力信号が印
加され、反転入力端子２４側には予め設定されている下
限電圧（ＶL ）が印加されるようになっている。
１８は、一対のコンパレータ１９，２２で構成されてオ
リ、このうち、一方のコンパレータ１９は、その非反転
入力端子２０側には予め設定されている上限電圧（ＶH
）が印加され、反転入力端子２１の側には前記入力端
子１１から取り込まれたアナログ入力信号が印加される
ようになっている。また、他方のコンパレータ２２は、
その非反転入力端子２３側に前記アナログ入力信号が印
加され、反転入力端子２４側には予め設定されている下
限電圧（ＶL ）が印加されるようになっている。
【００１２】さらに、前記アナログ比較手段１８を構成
しているこれらのオペアンプ１９，２２のそれぞれの出
力側は、ＡＮＤ回路２５に各別に入力され、このＡＮＤ
回路２５からの出力は、前記ＦＩＦＯメモリ２６のＩＮ
の側に導入されている。したがって、ＡＮＤ回路２５の
出力側からは、常に上限電圧（ＶH ）と下限電圧（ＶL
）とにより設定されるゲートゾーン３０の範囲内にあ
るか否かを示すディジタル入力信号が出力され、ＦＩＦ
Ｏメモリ２６に書き込まれることになる。
しているこれらのオペアンプ１９，２２のそれぞれの出
力側は、ＡＮＤ回路２５に各別に入力され、このＡＮＤ
回路２５からの出力は、前記ＦＩＦＯメモリ２６のＩＮ
の側に導入されている。したがって、ＡＮＤ回路２５の
出力側からは、常に上限電圧（ＶH ）と下限電圧（ＶL
）とにより設定されるゲートゾーン３０の範囲内にあ
るか否かを示すディジタル入力信号が出力され、ＦＩＦ
Ｏメモリ２６に書き込まれることになる。
【００１３】一方、前記ディジタルコンパレータ１４と
ＦＩＦＯメモリ２６との信号出力側には、ＡＮＤ回路な
どで形成される出力制御手段２８が配設されており、し
たがって、ディジタルコンパレータ１４の側から出力さ
れるレベルトリガ信号（ＳL）と、ＦＩＦＯメモリ２６
のＯＵＴ側から出力される設定範囲内にあるか否かを示
すディジタル入力信号（ＳW ）とが共にアクティブであ
った場合にのみトリガ信号を出力することができるよう
になっている。
ＦＩＦＯメモリ２６との信号出力側には、ＡＮＤ回路な
どで形成される出力制御手段２８が配設されており、し
たがって、ディジタルコンパレータ１４の側から出力さ
れるレベルトリガ信号（ＳL）と、ＦＩＦＯメモリ２６
のＯＵＴ側から出力される設定範囲内にあるか否かを示
すディジタル入力信号（ＳW ）とが共にアクティブであ
った場合にのみトリガ信号を出力することができるよう
になっている。
【００１４】この発明に係る装置は、上述したようにし
て構成されているので、入力端子１１を介して取り込ま
れたアナログ入力信号は、Ａ／Ｄ変換器１２によりディ
ジタル信号に変換された後、信号メモリ１５に格納され
る。また、このディジタル信号は、同時にディジタルコ
ンパレータ１４により立上りもしくは立下がりのトリガ
スロープのうち、指定されたトリガスロープ、実施例に
おいては立下がりのトリガスロープでトリガレベル（Ｖ
th）と交差したか否かが判別され、交差した際には、後
段に配設されている出力制御手段２８に対しレベルトリ
ガ信号（ＳL ）が出力されるようになっている。
て構成されているので、入力端子１１を介して取り込ま
れたアナログ入力信号は、Ａ／Ｄ変換器１２によりディ
ジタル信号に変換された後、信号メモリ１５に格納され
る。また、このディジタル信号は、同時にディジタルコ
ンパレータ１４により立上りもしくは立下がりのトリガ
スロープのうち、指定されたトリガスロープ、実施例に
おいては立下がりのトリガスロープでトリガレベル（Ｖ
th）と交差したか否かが判別され、交差した際には、後
段に配設されている出力制御手段２８に対しレベルトリ
ガ信号（ＳL ）が出力されるようになっている。
【００１５】さらに、入力端子１１を介して取り込まれ
た前記アナログ入力信号は、別途に配設されているアナ
ログ比較手段１８に入力され、さらにその出力信号はＡ
ＮＤ回路２５へと入力される。この場合、アナログ比較
手段１８は、例えば一対のコンパレータ１９，２２など
により構成され、さらにＡＮＤ回路２５を経ることで前
記アナログ入力信号のうち予め定めてある設定範囲内に
あるアナログ入力信号（設定範囲内アナログ入力信号）
のみの取込みが可能となって形成されているので、図２
におけるゲートゾーン３０の範囲内にアナログ入力信号
があるか否かを示すディジタル信号として出力されるこ
とになる。
た前記アナログ入力信号は、別途に配設されているアナ
ログ比較手段１８に入力され、さらにその出力信号はＡ
ＮＤ回路２５へと入力される。この場合、アナログ比較
手段１８は、例えば一対のコンパレータ１９，２２など
により構成され、さらにＡＮＤ回路２５を経ることで前
記アナログ入力信号のうち予め定めてある設定範囲内に
あるアナログ入力信号（設定範囲内アナログ入力信号）
のみの取込みが可能となって形成されているので、図２
におけるゲートゾーン３０の範囲内にアナログ入力信号
があるか否かを示すディジタル信号として出力されるこ
とになる。
【００１６】かくして、アナログ比較手段１８とＡＮＤ
回路２５とを経て出力される設定範囲内にあることを示
すアナログ入力信号は、次段に配設されているＦＩＦＯ
メモリ２６に設定範囲内にあるか否かを示すディジタル
信号として順次書き込まれていく。この際におけるＦＩ
ＦＯメモリ２６への設定範囲内にあるか否かを示すディ
ジタル信号の書込みは、クロック発生器１３を用いてＡ
／Ｄ変換器１２における変換クロックと同じタイミング
の書込みクロック（ＷＣＫ）で行なわれる。
回路２５とを経て出力される設定範囲内にあることを示
すアナログ入力信号は、次段に配設されているＦＩＦＯ
メモリ２６に設定範囲内にあるか否かを示すディジタル
信号として順次書き込まれていく。この際におけるＦＩ
ＦＯメモリ２６への設定範囲内にあるか否かを示すディ
ジタル信号の書込みは、クロック発生器１３を用いてＡ
／Ｄ変換器１２における変換クロックと同じタイミング
の書込みクロック（ＷＣＫ）で行なわれる。
【００１７】一方、ＦＩＦＯメモリ２６に書き込まれた
設定範囲内にあるか否かを示すディジタル信号の読み出
しは、遅延器２７により設定される遅延クロック数（t
d）だけ書込みクロック（ＷＣＫ）よりも遅れる読出し
クロック（ＲＣＫ）のタイミングにより行なわれる。し
たがって、ＦＩＦＯメモリ２６から読み出されて出力さ
れる設定範囲内にあるか否かを示すディジタル信号（Ｓ
W ）は、設定される遅延クロック数（td）だけ書込みク
ロック（ＷＣＫ）からずれて読み出され、前記出力制御
手段２８へと送り込まれることになる。
設定範囲内にあるか否かを示すディジタル信号の読み出
しは、遅延器２７により設定される遅延クロック数（t
d）だけ書込みクロック（ＷＣＫ）よりも遅れる読出し
クロック（ＲＣＫ）のタイミングにより行なわれる。し
たがって、ＦＩＦＯメモリ２６から読み出されて出力さ
れる設定範囲内にあるか否かを示すディジタル信号（Ｓ
W ）は、設定される遅延クロック数（td）だけ書込みク
ロック（ＷＣＫ）からずれて読み出され、前記出力制御
手段２８へと送り込まれることになる。
【００１８】このため、トリガ信号の出力制御を行なう
前記出力制御手段２８の入力側の一方には、指定された
トリガスロープ、実施例においては立下がりのトリガス
ロープでトリガレベル（Ｖth）と交差する度にレベルト
リガ信号（ＳL ）が入力されることになる。
前記出力制御手段２８の入力側の一方には、指定された
トリガスロープ、実施例においては立下がりのトリガス
ロープでトリガレベル（Ｖth）と交差する度にレベルト
リガ信号（ＳL ）が入力されることになる。
【００１９】また、前記出力制御手段２８の入力側の他
方には、設定される遅延クロック数（td）だけ書込みク
ロック（ＷＣＫ）からずれて読み出された設定範囲内に
あるか否かを示すディジタル信号（ＳW ）が入力される
ことになる。しかも、この出力制御手段２８は、レベル
トリガ信号（ＳL ）と設定範囲内にあるか否かを示すデ
ィジタル信号（ＳW ）とが共にアクティブであった場合
にのみトリガ信号を出力することができるようになって
いるので、図２に示すように、ディジタル波形１７がト
リガレベル（Ｖth）を立下がりトリガスロープで交差
し、かつ、遅延クロック数（td）だけ前のディジタル波
形１７がゲートゾーン３０内に位置しているという二つ
の条件が満たされた場合にのみ、トリガ信号が出力され
ることになる。
方には、設定される遅延クロック数（td）だけ書込みク
ロック（ＷＣＫ）からずれて読み出された設定範囲内に
あるか否かを示すディジタル信号（ＳW ）が入力される
ことになる。しかも、この出力制御手段２８は、レベル
トリガ信号（ＳL ）と設定範囲内にあるか否かを示すデ
ィジタル信号（ＳW ）とが共にアクティブであった場合
にのみトリガ信号を出力することができるようになって
いるので、図２に示すように、ディジタル波形１７がト
リガレベル（Ｖth）を立下がりトリガスロープで交差
し、かつ、遅延クロック数（td）だけ前のディジタル波
形１７がゲートゾーン３０内に位置しているという二つ
の条件が満たされた場合にのみ、トリガ信号が出力され
ることになる。
【００２０】したがって、表示器１６には、このトリガ
信号の出力時を基準として信号メモリ１５から読み出さ
れるディジタル信号がディジタル波形１７として再現表
示されることになり、常に一つの静止画像として表示さ
れるディジタル波形を基準波形と比較することができる
ので、波形判定作業を正確、かつ、円滑に行なうことが
できる。
信号の出力時を基準として信号メモリ１５から読み出さ
れるディジタル信号がディジタル波形１７として再現表
示されることになり、常に一つの静止画像として表示さ
れるディジタル波形を基準波形と比較することができる
ので、波形判定作業を正確、かつ、円滑に行なうことが
できる。
【００２１】
【発明の効果】以上述べたようにこの発明によれば、ト
リガ信号は、ディジタルコンパレータの側から出力され
るレベルトリガ信号と、ＦＩＦＯメモリの側から出力さ
れる設定範囲内にあるか否かを示すディジタル信号とが
共にアクテイブであるという二つの条件が満たされた場
合にのみ初めて出力させることができるので、常に一つ
のトリガポイントを基準とする一つの静止画像でディジ
タル波形を表示器に再現表示することができ、基準波形
との比較を容易にして波形判定作業を正確、かつ、円滑
に行なうことができる。
リガ信号は、ディジタルコンパレータの側から出力され
るレベルトリガ信号と、ＦＩＦＯメモリの側から出力さ
れる設定範囲内にあるか否かを示すディジタル信号とが
共にアクテイブであるという二つの条件が満たされた場
合にのみ初めて出力させることができるので、常に一つ
のトリガポイントを基準とする一つの静止画像でディジ
タル波形を表示器に再現表示することができ、基準波形
との比較を容易にして波形判定作業を正確、かつ、円滑
に行なうことができる。
【図１】この発明に係る装置の概要を一実施例として示
すブロック図である。
すブロック図である。
【図２】この発明によりトリガ信号を発生させる場合を
模式的に示す説明図である。
模式的に示す説明図である。
【図３】従来装置の概要を示すブロック図である。
【図４】従来装置によりトリガ信号を発生させる場合を
模式的に示す説明図である。
模式的に示す説明図である。
１１ 入力端子 １２ Ａ／Ｄ変換器 １３ クロック発生器 １４ ディジタルコンパレ
ータ １５ 信号メモリ １６ 表示器 １７ ディジタル波形 １８ アナログ比較手段 １９ コンパレータ ２０ 非反転入力端子 ２１ 反転入力端子 ２２ コンパレータ ２３ 非反転入力端子 ２４ 反転入力端子 ２５ ＡＮＤ回路 ２６ ＦＩＦＯメモリ ２７ 遅延器 ２８ 出力制御手段 ３０ ゲートゾーン
ータ １５ 信号メモリ １６ 表示器 １７ ディジタル波形 １８ アナログ比較手段 １９ コンパレータ ２０ 非反転入力端子 ２１ 反転入力端子 ２２ コンパレータ ２３ 非反転入力端子 ２４ 反転入力端子 ２５ ＡＮＤ回路 ２６ ＦＩＦＯメモリ ２７ 遅延器 ２８ 出力制御手段 ３０ ゲートゾーン
Claims (1)
- 【請求項１】 サンプルデータとしてのアナログ入力信
号を所定のクロックでディジタル信号に変換するＡ／Ｄ
変換器と、変換後のディジタル信号が指定されたトリガ
スロープで予め設定されているトリガレベルと交差した
際にレベルトリガ信号の出力を可能としたディジタルコ
ンパレータと、前記ディジタル信号の格納が可能な信号
メモリと、この信号メモリからトリガ信号の出力時を基
準として読み出されるディジタル信号をディジタル波形
として表示可能な表示器と、前記アナログ入力信号が予
め定めてある設定範囲内にあるか否かを比較するアナロ
グ比較手段と、取り込まれるアナログ入力信号が前記設
定範囲内にあるか否かを示すディジタル信号として前記
Ａ／Ｄ変換時と同一のクロックで書込みが可能な先入れ
先出しメモリと、この先入れ先出しメモリから前記書込
みクロックよりも遅延させたタイミングで書込み信号を
読み出させるための遅延器とを備えるとともに、前記デ
ィジタルコンパレータと先入れ先出しメモリとの信号出
力側には、双方からの信号入力がアクティブであったと
きにのみトリガ信号の出力を可能とする出力制御手段を
配設したことを特徴とする波形判定装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03039268A JP3117230B2 (ja) | 1991-02-08 | 1991-02-08 | 波形判定装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03039268A JP3117230B2 (ja) | 1991-02-08 | 1991-02-08 | 波形判定装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05196643A JPH05196643A (ja) | 1993-08-06 |
| JP3117230B2 true JP3117230B2 (ja) | 2000-12-11 |
Family
ID=12548399
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03039268A Expired - Fee Related JP3117230B2 (ja) | 1991-02-08 | 1991-02-08 | 波形判定装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3117230B2 (ja) |
-
1991
- 1991-02-08 JP JP03039268A patent/JP3117230B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05196643A (ja) | 1993-08-06 |
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