JP3097885B2 - 変調方法及び回路構成 - Google Patents

変調方法及び回路構成

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JP3097885B2 JP05000116A JP11693A JP3097885B2 JP 3097885 B2 JP3097885 B2 JP 3097885B2 JP 05000116 A JP05000116 A JP 05000116A JP 11693 A JP11693 A JP 11693A JP 3097885 B2 JP3097885 B2 JP 3097885B2
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Digital Transmission Methods That Use Modulated Carrier Waves (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、位相変調又は周波数変
調された信号をＰＬＬ周波数シンセサイザーで直接発生
させることの出来る方法及び回路構成に関する。この方
法は、デジタル直角位相変調ＱＰＳＫ（digital quadra
ture phase modulation ）又は直角振幅変調ＱＡＭ（qu
adrature amplitude modulation ）を行うのに特に適し
ており、この場合一方のキャリヤー位相から別のキャリ
ヤー位相へのシフトが時間の関数として所定のサイズ及
び波形を有する。用途としては、無線電話システムと、
オーディオ周波数又は無線周波数キャリヤーでのデジタ
ル情報の変調とがある。
【０００２】
【従来の技術】周波数シンセサイザーは、図９による
と、周知の通り、出力周波数を基準周波数にロックする
位相固定ループＰＬＬから成る。ここで基準周波数と、
電圧制御発振器からの分周周波数とは位相比較器に供給
され、その瀘波済み出力電圧はＶＣＯの制御電圧であ
る。この制御電圧は該発振器を制御し、その周波数を、
基準周波数枝路において該位相比較器に供給される信号
の周波数に固定する。
【０００３】アナログＦＭ変調は、図８に示されている
ように、例えば固定周波数を有する水晶発振器１１に基
づくシフト発振器を使って周知の方法で得られるが、こ
れは変調信号Ｍｏｄで変調され、該発振器は、該変調を
内蔵する出力ｆOSC(Mod)を有し、これはキャリヤーより
高い又は低い無変調周波数ｆO でミキサー１２で混合さ
れる。所望の変調キャリヤーｆC(Mod)は、生じた混合結
果からフィルター１３で瀘波される。この公知の方法は
ＤＣ電圧成分を伴う変調を可能にするものであるが、非
常に多くの電気素子を必要とするので、例えば無線電話
などの製品のコストを増大させる。図９による他の周知
の方法は、加算器２６において変調電圧Ｍｏｄをその制
御電圧Ｖcntrl に加えることによって、ＰＬＬ周波数シ
ンセサイザーの電圧制御発振器ＶＣＯを直接変調する。
この種の変調は、変調信号の周波数が位相固定ループの
フィルター２４のカット・オフ周波数より実質的に高い
ことを必要とするので、位相ロックはＶＣＯの位相を、
従って周波数を、変調前の状態に戻さないが、位相は、
変調信号により作られたオフセットを保持する。制御電
圧Ｖobj の小さな変化でも出力周波数ｆc に大きな変化
を生じさせるので、ＶＣＯの直接変調を実現するのは非
常に負担の大きな仕事である。９００MHz バンドで作動
する無線電話における発振器が例えば３０MHz の制御範
囲を持つことが要求されたとすれば、変調電圧は、位相
比較器２３により供給される制御電圧に加えられると５
kHz の周波数偏差を生じさせる結果となるが、僅かに数
ミリボルトである。更に、ＶＣＯの周波数オフセットΔ
ｆ／ΔＶｏｈｊは、装置によっては強く、しかも異なる
制御電圧値で変化する可能性があるので、直接ＶＣＯ変
調は各ユニットを各周波数で較正することを必要とす
る。更に、ＰＬＬ周波数合成は常に周波数を所望の値に
訂正するので、ＤＣ成分を伴う変調は不可能であること
に注意しなければならない。
【０００４】概して、変調を表す位相シフトを、ＶＣＯ
から位相比較器に向けられる信号に加えることも可能で
ある。このとき、時間の関数としての発振器出力周波数
の位相シフトは、シンセサイザーのシステム機能のステ
ップ応答にほぼ等しい。前記位相の制御により得られる
この位相変調は、加えられる位相シフトが狭い範囲での
み変動可能であり、また位相を遅らせることが出来るに
過ぎないために、ＤＣ成分を伴う連続変調を可能にする
ものではない。
【０００５】上記した公知の構造は、位相変調の時間微
分を周波数変調として使うことによってアナログ位相変
調を生じさせることが出来、又は周波数変調の時間微分
を位相変調として使うことによって周波数変調を生じさ
せることが出来る。局部発振器から供給されるキャリヤ
ーが２つの成分、即ち相互に９０°の位相シフトのある
Ｉ成分及びＱ成分と呼ばれる成分、に分割されるよう
に、図１０（ｂ）に従ってデジタル変調を作り且つ定義
することが知られている。変調情報は、ビット・ストリ
ームである。１個以上のビットから成るシンボルは、例
えばＱＰＳＫ変調ではキャリヤーの瞬時位相シフトを決
定し、或いはＱＡＭ変調では瞬時振幅及び位相を決定す
る。よって、シンボル・レートはビット・レートに等し
いか又はそれより低い。変調フィルター３１はビット・
ストリームを更に処理してアナログＩ係数及びＱ係数を
供給するが、それは乗算器３２で前記のキャリヤー成分
を乗じられ、これが被変調キャリヤーのＩ成分及びＱ成
分となる。これらは加算器３５で加え合わされ、この様
にして得られた被変調キャリヤーが送信される。換言す
ると相互位相シフトのあるキャリヤー成分の振幅を調節
して、それらを加え合わせるときに所望の変調が得られ
る。その例が図１０（ａ）及び図１１であり、そのうち
の図１０（ａ）は変調パターンを示し、それは差動直角
シフト変調ＤＱＰＳＫ（differential quadrature shif
t modulation）を用いる。この変調では、２ビットから
成っていてキャリヤー位相シフトを決定するシンボルは
差動的に符号化される：シンボルはキャリヤーの位相変
化として送信されるので、シンボルは、キャリヤーの絶
対位相によっては決定されず、前の状態と比較しての位
相変化によって決定される。図１０（ａ）における位相
円の円周上の円は、異なるシンボルについてのキャリヤ
ー位相（及び一定振幅）を表し、矢印は可能な位相シフ
トを表す。隣接するシンボルは１ビットの差を有する。
図１１の表は、２ビットから成るシンボルを示し、ΔΦ
は、対応するキャリヤー位相シフトである。よって、前
に１３５°（３π／４）のキャリヤー位相シフトが検出
されたときには、受け取られた（且つ送信された）シン
ボルが０１であることが分かり、若しそのときに位相が
後に４５°（π／４）変化すれば、受け取られたシンボ
ルは１０である。
【０００６】上記した変調方法は、前記した欠点にもか
かわらず、広く使われている。これは公知シンセサイザ
ーの短所に由来する：周波数合成では位相調整精度はシ
ンセサイザーにより生成された最後の周波数の全周期、
即ち３６０°、である；シンセサイザーの最小の調整可
能な周波数ステップは、周波数偏差として使われるには
大きすぎた。
【０００７】フィンランド特許出願ＦＩ−９００３０３
に基づく米国特許第５，０７９，５２０号は、補間周波
数シンセサイザー構成を開示している。この出願による
構成は、ループ分周器を介して基準周波数源とＶＣＯと
の両方からのパルスが位相比較器に供給され、遅延手段
において所望の量だけ延長され、そして該パルスは対称
にされる、という事実に基づいている。このパルスの延
長は側線操作として行われることは出来ず、この延長は
段階的に行われる。よって、この延長は、位相比較器に
供給されるパルスの周波数は、ループ分周器及び基準分
周器だけが使われるときに得られる周波数間にあるよう
に調節されることが出来、従って、シンセサイザー出力
周波数ラスターが非常に密であることを意味する。図１
は、前記の米国特許に開示されている補間周波数シンセ
サイザーの基本構成を示し、ここで、この構成の動作を
概説する。このシンセサイザーは、基本周波数ｆO を有
していて分周器５１により数Ｍで分周され、次に位相比
較器５３に供給されるパルスがブロック５２及び５９で
延長されるという点において、従来のシンセサイザーと
は異なっている。プログラマブル・ループ分周器５６に
おいて電圧制御発振器ＶＣＯ５５の出力周波数ｆX を分
周することにより得られるパルスも、ブロック５７及び
５８で延長される。ブロック５９において、基本周波数
ｆO に数（Ｌ＋ΔＬ）が乗じられ、ブロック５８におい
てｆO に数Ｌが乗じられる。前置分周器５６においてＶ
ＣＯの周波数ｆX は数Ｐと数Ｐ＋１とによりＡ回だけ分
周されるが、このＡはカウンタＡにロードされる整数で
あり、分周器において数Ｎにより分周される。このよう
にして、位相比較器５３はパルス系列を受け取るが、そ
れは平衡状態ではｆO ／Ｍの周波数を有する。位相比較
器に供給されるパルスはブロック５２及び５７で遅延さ
せられて、ブロック５２において該パルスは、ブロック
５９により生成される遅延パルスの周期又は持続時間の
ｋ1 長に対応する時間だけ延長され、ブロック５７にお
いて該パルスは、ブロック５８により生成される遅延パ
ルスの周期又は持続時間のｋ2 長に対応する時間だけ延
長される。係数ｋ1 及びｋ2 は各パルスについて更新さ
れるので対称パルスが得られ、これは位相比較器に供給
される。ＶＣＯ５５の出力周波数ｆX に後記の公式（数
式（１））が当てはまることを示すことが出来る。
【０００８】
【数１】
【０００９】ここで、数ｋ1 及びｋ2 を変化させること
によってシンセサイザーの出力周波数を少しずつ変化さ
せることが出来ることが分かる。数ｋ1 ，ｋ2 ，Ｌ及び
ΔＬは整数であり、一般的にはΔＬ＝１である。
【００１０】
【発明が解決しようとする課題】本発明の目的は変調シ
ンセサイザー構成を提供することであり、ここで電圧制
御発振器の出力周波数はキャリヤーであり、それは直接
に周波数変調又は位相変調される。この種のシンセサイ
ザーでは非常に濃密な周波数ラスターを使う必要がある
ので、本発明は米国特許第５，０７９，５２０号に開示
されている従来技術に基づいており、それに開示されて
いる方法は、変調を行うための解決策に拡張される。該
変調シンセサイザー構成は、請求項１に述べられている
ものを特徴とする。
【００１１】
【課題を解決するための手段及びその作用】本発明の基
本的認識は、変調がデジタル形式でＰＬＬループに与え
られ、変調の全時間を通じてＰＬＬシンセサイザーは位
相固定状態にあるために変調が正確に調節されることと
なるように周波数又は位相変調のためにも前述の米国特
許に基づいて周波数シンセサイザーを用いることが可能
であるというものである。これは、ＶＣＯの直接変調を
使う方法では不可能である。使用する構成を下記の様に
して実現した場合には、精密なＰＳＫ変調を与えること
が可能である。変調の制御可能性は、請求項６の実施例
に従って更に改善される。本発明において使われるシン
セサイザーの出力周波数は、位相比較器に供給されるパ
ルスの遅延の長さによって決まり、その遅延は、該遅延
を決定する係数をプログラマブルに変化させることによ
って実現されるので、該係数を変調信号に比例させて変
化させることが出来る。周波数変調が望まれるときに
は、シンセサイザーの出力周波数が変調信号の変化に従
って変化することとなるように係数が変更される；位相
変調が望まれるときには、シンセサイザーの周波数は変
化しないけれども出力信号の位相が変化し、その変化が
確定されたサイズを持っていて且つ所望の角度変調方法
において許容された位相シフトに対応することとなるよ
うに、係数が変更される。その位相変化は位相固定ルー
プの特徴に基づいており、その場合、ＶＣＯ枝路及び基
準枝路の両方から位相比較器に供給されるパルスが不等
量だけ遅延させられるときには、ＶＣＯ出力周波数はな
お同じであるけれども、今や前記遅延の差に比例する位
相シフトがある。
【００１２】添付した図面によって本発明を一層詳細に
説明する。
【００１３】
【実施例】図８〜１１の内容に関しては、従来技術との
関連で既に上記したので、これ以上は説明しない。図１
を参照して本発明を説明する。この図によると、位相比
較器５３に供給されるパルスは基準周波数ｆO に比例し
て遅延させられる。今、ＶＣＯ５５から分周器５６を介
して位相ロックに向けられる信号の位相が手段５７及び
５８によって量Ｄｔだけシフトされるならば、ＶＣＯの
出力周波数の位相は同じ量Ｄｔだけシフトされる。この
位相シフトは、時間の関数として、シンセサイザーのシ
ステム機能のステップ応答にほぼ等しい、換言すれば、
出力周波数の位相シフトはステップ状ではない。これ
は、デジタル変調ではキャリヤー位相シフトがステップ
状であってはならないけれども、変化が時間の関数とし
て或る波形を持たなければならないので、有益である。
【００１４】図１において、基準周波数枝路におけるパ
ルス延長がＬ周波数を伴うパルスに比例することが示さ
れている。更に簡単のために、ΔＬ＝１と仮定する。如
上に従って、基準周波数枝路における位相比較器へのパ
ルスが、周波数（Ｌ＋１）ｆ O のパルス持続時間のｋ1
単位で延長されるときには、後記の数式（２）の関係が
あり、
【００１５】
【数２】
【００１６】これと対応してＶＣＯ枝路に於ける遅延
（後記の数式（３）で表される）を得る。
【００１７】
【数３】
【００１８】若し両方の数ｋ1 及びｋ2 が或る瞬間に値
Ｋだけ変化すれば、位相比較器３に供給される信号の時
間差に変化がある（数式（４））。
【００１９】
【数４】
【００２０】このとき、位相差（数式（５））が出力周
波数ｆX に生じる。
【００２１】
【数５】
【００２２】ここで、変調シンボルが数ｋ1 及びｋ2 と
して符号化されるとき、直接位相変調が与えられること
で、本発明が実現されることが分かる。若し基準周波数
が例えば１２．８MHz であり、Ｌ＝６３であり、Ｋ＝１
であるならば、これらの値を該数式に代入して時間差Δ
Ｔ＝１９．４・１０-12 秒を得る。上記したように、こ
の時間差はＶＣＯの出力周波数における対応する位相シ
フトとして現れ、９００MHz の信号では、これは６．２
８°の位相シフトに対応する。若し数ｋ1 及びｋ2 が１
以外の数だけ変化させられたならば、これに対応して、
前記の６．２８°の倍数である異なるサイズの出力信号
位相シフトが得られる。ここで、所望量の数ｋ1 及びｋ
2 を、位相比較器に供給されるパルスの間にプログラマ
ブルに加算又は減算することによって所望の位相シフト
を直接プログラムし得ることが分かる。基本周波数のｆ
O パルスの１周期中に、ブロック５９によりＬ＋１個の
パルスがブロック５２に供給され、Ｌ個のパルスがブロ
ック５８によってブロック５７に供給されるので、これ
らの数は同時に数ｋ1 及びｋ2 についての上限をも表
す。若し加算又は減算後の前記の数が数の範囲〔１，
Ｌ〕及び〔１，Ｌ＋１〕の外にあるならば、基準分周器
５１（Ｍ）又はループ分周器５６において１個のパルス
を加え又は減算する様に構成され、よって数ｋ1 及びｋ
2 は周期的にそれ自身の数範囲に戻される。
【００２３】本発明において使用される補間周波数シン
セサイザーによって任意の周波数ラスターを実現し得る
ので、位相比較器５３に供給されるパルスの周波数が好
ましくは使用される電話システムのシンボル・レート、
又は該シンボル・レートの倍数、と同一となるように構
成され、これにより該シンボル・レートでの直接変調を
得ることが可能となる。図１の構成を用いて、位相変調
で数式（５）に従う位相シフトが得られるが、それは、
合成出力周波数ｆX に比例し、従ってそれはｆ X の異な
る値で一定ではない。これは、基準周波数ｆO が手段５
８及び５９に供給され、これが位相比較器に供給される
パルスの遅延を決定するという事実に起因する。
【００２４】図２は第２実施例を示す。基本的に、これ
は、基準周波数の代わりにループ出力周波数ｆX が乗算
器６８，６９に供給され、これにより分周器６０におい
て整数ＩによりｆX を分周し得るという点において図１
の実施例とは異なっている。出力周波数ｆX は整数Ｉに
より分周されて、遅延手段６２及び６７の前の乗算器６
８及び６９に供給される。位相比較器６３に供給される
パルスは、出力周波数ｆX に比例して遅延させられる。
数ｋ1 及びｋ2 が数Ｋにより変化させられるとき、基準
枝路においてパルス・エッジは或る瞬間に到着するが、
これは数式（６）で表される量だけシフトされる。
【００２５】
【数６】
【００２６】これに対応して、ＶＣＯ枝路におけるパル
ス・エッジは或る瞬間に到着するが、それは数式（７）
で表される量だけシフトされる。
【００２７】
【数７】
【００２８】これらは平衡状態に関するシフトである。
数ｋ1 及びｋ2 が数Ｋにより変化させられるときには、
数式（４）に類似して、位相比較器に供給されるパルス
間の遅延差として数式（８）を得る。
【００２９】
【数８】
【００３０】これにより、出力周波数ｆX の位相差は数
式（９）で表されることになる。
【００３１】
【数９】
【００３２】換言すれば、図２の実施例においては、出
力周波数とは無関係の位相シフトが得られるようにシン
セサイザーの出力信号を変調することが可能であり、数
式（８）の値を数式（９）に代入すれば、数式（１０）
で表される位相シフトが得られることが分かる。
【００３３】
【数１０】
【００３４】ここでＫは整数である。これは、全部で３
６０°の位相円をＪ個の部分に分割し得ることを意味
し、ここでＪは数式（１１）で表される。
【００３５】
【数１１】
【００３６】従って、若し遅延係数ｋ1 及びｋ2 が、位
相比較器に到着する各パルスで更新されるならば、基準
枝路から位相比較器に来るパルスの長さは数式（１２）
で表され、
【００３７】
【数１２】
【００３８】これに対応してＶＣＯ枝路から来るパルス
の長さは数式（１３）で表される。
【００３９】
【数１３】
【００４０】平衡状態ではＴ1 ＝Ｔ2 であり、これに応
じて出力周波数（数式（１４））が得られる。
【００４１】
【数１４】
【００４２】換言すれば、周波数変調では、ｋ1 及びｋ
2 を変化させることによって周波数シフト又は偏差（数
式（１５））が出力周波数ｆX とは無関係であることが
分かる。
【００４３】
【数１５】
【００４４】例として、上記の値Ｌ＝６３、及びＩ＝１
６＊Ｌ、即ちＩ＝１００８を取る。すると、Ｊの値は数
式（１１）によればＪ＝４となる、即ち、これらのパラ
メーターでは本構成は一般に知られているＱＰＳＫ変調
を実現することになる。Ｉの値がもっと小さいときに
は、本構成は非常に単純な態様でマルチレベル・デジタ
ルＰＳＫ変調を実現するが、それは一般的には困難であ
ると認められている。
【００４５】前記の位相変調は図６にパルス図として示
されている。この図において線１０１は、分周器Ｍによ
り分周された基準周波数を表し、線１０２は周波数（Ｌ
＋ΔＬ）＊ｆVCO ／Ｉを表し、ここでＬ＝３であり、Ｉ
＝３である。簡単に説明をするために、数Ｌ，Ｊ，ＰO
Ｎ＋Ａは、可能な最小の数として選択されている。線１
０３はＶＣＯ周波数を表し、線１０４は数ＰO Ｎ＋Ａで
分周されたＶＣＯ（図２の６５）の周波数を表す。線１
０５は周波数Ｌ＊ｆVCO を表し、ここでＬ＝３であり、
Ｌ＋ΔＬ＝４である。遅延を制御する周波数は周波数ｆ
VCO ／Ｉの直接乗算結果ではなくて、本発明に特有の態
様で、それらはＬ及び（Ｌ＋１）の遅延の数により形成
され、その合計の長さは、周波数ｆVCO ／Ｉに対応する
周期持続時間となるように制御される。図２の遅延手段
６２及び６７は例えば単位遅延から成るので、前エッジ
及び後エッジは常に正確に所望量だけ遅延させられる
が、それらは付近のクロック・エッジの位置までは遅延
させられない。よって線１０２及び１０５並びにその下
に書かれている数は、遅延手段における遅延の長さとそ
の周期性とを表しており、これを利用して次に説明をす
る。図６に参照数字１０８及び１０９で示されているよ
うに、周波数（Ｌ＋１）＊ｆVCO ／Ｉに対応する遅延Ｔ
R と、周波数Ｌ＊ｆVCO ／Ｉに対応する遅延ＴVCO とを
仮定する。
【００４６】始めに、位相ロックは平衡しており、この
ために図２の位相比較器６７に到着したパルス１０６及
び１０７は同じ周波数と同じ位相とを持っている。時点
ＴM１０１１（図６）において、基準枝路において信号
１０１を量ＴR だけ遅延させることによって変調が生
じ、ＶＣＯ枝路における信号１０４は量ＴVCO だけ遅延
させられ、これにより位相比較器に到着する信号１０６
及び１０７は、数式（８）で示されている様に異なって
いる位相を有する。位相比較器６７（図２）は、今、位
相差１０１２を検出し、これは、ＶＣＯ周波数の位相が
プログラムされている変化の量だけシフトされるまで、
ＰＬＬシンセサイザーについて知られている様にしてＶ
ＣＯの瞬時周波数を変化させる。図６において、これは
時点１０１３で発生する。図６の線１０１４は、時点Ｔ
M で何らの変調もプログラムされていなかった場合のＶ
ＣＯ周波数を表す。ここで、プログラムされた位相変化
のサイズが１／４位相であったことが分かる。この事
は、上記の例の数値を使えばＬ＊（Ｌ＋１）／Ｉ＝４で
あるので位相円が４つの部分に分割され、プログラムさ
れた変化が可能な最小の変化であったので、明白であ
る。数ｋ1 及びｋ2 が適当に選択されているときには、
ＶＣＯ周波数の位相を更に前方に又は後方にシフトさせ
ることが可能である。
【００４７】図６に示されている様に、ＰＬＬループ
は、制御ループ伝達関数のステップ応答として、プログ
ラムされた位相又は周波数変調を徐々に実現する。変調
に必要な周波数スペクトルを実現するために、１つの位
相又は周波数から他の位相又は周波数へのシフトは、所
定の波形に従って実現されなければならない。この様な
状況が図４で考察され、この図において図４（ａ）のグ
ラフ８１は、上記の１／４波（π／２）位相シフトが時
間の関数としてどのようにして実現されるかを表す。図
４（ｂ）は、非破線グラフ８２に従って同じシンセサイ
ザーが１つの位相から他の位相へのシフトを持つことを
必要とする場合を示している。位相変調の制御が、図４
（ｂ）の破線８４に従って数段階にわたって少しずつ実
現されるときには、時間の関数としての位相シフトを持
つことが出来、それは、許容されるエラーの範囲内で、
与えられた要件を満たす。この同じ方法を使って周波数
変化の速度を向上させることも可能であるので、ループ
・フィルターのカット・オフ周波数はノイズを減衰させ
るために低い値にセットされ、シンセサイザーにオーバ
ーシュートを持たせることによって高速の変化が実現さ
れる。
【００４８】破線８３で示されるような位相変化の周波
数のプロフィールは、図３の変調制御手段ＣＭ1 及びＣ
Ｍ2 ，７８１及び７８２において実現されるが、この場
合、所望の位相シフト又は周波数シフトのサイズ、方
向、及び場合によっては時点、だけが制御のために要求
されるように、前記の変化はメモリーに記憶される。図
１及び２との関係で説明した方法に従ってデジタル位相
変調を実現するのは非常に単純で且つ容易である。一
方、前記した手段で直接変調方法によってアナログ位相
変調又は周波数変調を実現することは困難であることが
あるが、その理由は、周波数シフト（これは１Hzの程度
である）又は位相シフト（これは１°の数分の１の程度
である）を実現するのに非現実的に大きなＬ値が必要と
されることがあるからである。本発明の第３の実施例に
よると、シンセサイザーを２部分、即ち、基本周波数及
び位相を発生させる部分と、変調を与える部分と、に分
割することによって位相又は周波数の精度を向上させる
ことが可能である。この実施例は図３の線図により示さ
れており、ここでシンセサイザー部分Ａは基本周波数及
び位相を発生させ、シンセサイザー部分Ｂは変調を与え
る。
【００４９】部分Ａの機能は、図１及び２の構造の上記
した機能を通して知られる。部分Ａは従来技術によるデ
ジタルＰＬＬシンセサイザーでもあり得るものであり、
この場合にはパルス延長は行われない。部分Ｂは、変調
を与えるための制御手段７８１及び７９１を有し、これ
らの手段はバス７０上の変調信号情報を受け取り、これ
は部分Ａのパルス延長手段の制御手段７８及び７９（Ｃ
１；Ｃ２）にも該情報を提供する。本発明のこの実施例
によると、部分Ａ及びＢは、並列に接続されているので
ＶＣＯ枝路において共通のＶＣＯ７５と前置分周器７６
とを有すると共に、部分ＢのＶＣＯ制御電圧は減衰器７
４２において係数Ｇにより減衰されてから部分ＡのＶＣ
Ｏ制御電圧に加えられる。基準周波数ｆO は両方の部分
Ａ及びＢに共通であり、両方のパルス延長手段（部分Ａ
では７２，７２０，７７，７７０；部分Ｂでは７２１，
７２２，７７２，７７２）に供給される周波数７１２は
文字Ｓにより示されている。この周波数は、基準周波数
又はループの出力周波数ｆx であり得る。両方の部分
が、パルス延長手段の制御のために制御手段Ｃ１，Ｃ
２，ＣＭ１，ＣＭ２を有する。よって、両方の部分のル
ープが概して図１又は図２に従っている。
【００５０】公式（１）又は（１４）に従って計算し
て、部分Ａにおける平衡状態周波数がｆxAで、部分Ｂに
おける平衡状態周波数がｆxBであるとする。図３の構成
において平衡状態周波数ｆx 、即ちシンセサイザーの出
力周波数、が数式（１６）で表されることを示すことが
出来る。
【００５１】
【数１６】
【００５２】ここで、部分Ａの周波数に比べて部分Ｂに
プログラムされている周波数の偏差はＧにより分周され
た出力周波数に現れ、これに対応してそれがＧの倍数で
あるように部分Ｂで変調を行うことが可能であり、従っ
て、周波数及び位相の両方の変調について非常に良好な
精度が得られる。更に、適切なキャリヤーは部分Ａにお
いて電話の送信チャネルに従って或る時間間隔のみを置
いて或るサイズの周波数ステップにより変化させられ、
部分Ｂでの変調は連続的で且つその変化速度が早いこと
があり得るという必要に応じて、図３の部分Ａ及びＢ
は、異なるフィルター関数Ｆ１及びＦ２を持つことが出
来る。よって、部分Ａのループは低速で非常に低いノイ
ズを持つことが出来るのに対して、部分Ｂのループは、
変調動作全体を通じて固定され続けるために非常に高速
でなければならない。このために種々の要件がループ・
フィルターに課されることになる。ＰＬＬループにおい
て要求される積分は、手段７１０の一部分として、加算
後に行われる。
【００５３】ここで、周波数変調に関して図３の構成の
機能を詳しく説明する。該シンセサイザーは基準枝路を
備えており、この枝路において基準周波数ｆO は分周器
７１で数Ｍにより分周され、その出力は、制御手段７８
により制御される、手段７２において、周波数（Ｌ＋Δ
Ｌ）＊ｆO のｋ1 個のパルスに対応する時間だけ延長さ
れるので、パルス延長が、分周器７１により周期的に供
給されるパルスのエッジを越えたときに、手段７８はカ
ウンタ７１を制御して完全な１パルスを遅延させ、従っ
て数ｋ1 を整数範囲〔０，Ｌ＋ΔＬ〕に戻す。ＶＣＯ枝
路は、対応する機能を有する。ＶＣＯ枝路及び基準枝路
を介して位相比較器７３に向けられるパルスの位相は、
この比較器で比較され、その差信号がフィルター７４で
積分され且つ濾波され、制御電圧としてのＶＣＯ７５に
向けられる。ＶＣＯの出力周波数ｆx は所望の出力周波
数である。
【００５４】部分Ａが平衡状態にあるときには、周波数
は数式（１）に従う周波数ｆx である。
【００５５】
【数１７】
【００５６】両部分Ａ及びＢが平衡状態では周波数ｆx
を有すると仮定すると、部分Ｂの位相比較器７３１は、
ループ・フィルター７４１、減衰器７４２、及び加算器
７１０を介してＶＣＯにゼロ制御電圧を供給する。説明
を更に単純にするために、部分Ａ及びＢのパラメーター
が同一であると仮定する。図８によると、
【００５７】
【数１８】
【００５８】であるときに部分Ｂは平衡状態にあり、ｌ
1 ＝ｋ1 であり且つｌ2 ＝ｋ2 であるときに平衡状態が
得られる。部分Ｂの係数ｌ1 及びｌ2 を１だけ大きくす
れば、部分Ｂの平衡周波数は１周波数ステップだけ減少
する。しかし、部分Ａが、以前の周波数を維持しようと
するので、そ様にはならない。新しい平衡状態では、加
算器７１０に向けられるＶＣＯ制御電圧の変化はＶＣＯ
制御電圧の変化とはサイズは同じであるけれども方向が
反対であり、それは、係数Ｇにより減衰されて部分Ｂか
ら受け取られるものであり、従って公式（１６）に従う
ということを示すことが出来る。
【００５９】図３の実施例の現実の利点は、位相シフト
又は周波数シフトが位相遅延手段７２１及び７７１の助
けによって行われるとき、出力周波数ｆx の変化が常に
ＶＣＯで変調され、正確に所望のサイズであることから
得られる。しかし、実際には、最終的な値が常に正確に
所望の値に落ちつくこととなるように、シンセサイザー
の両方の部分Ａ及びＢが、それ自身の時定数をもって、
プログラムされた周波数又は位相シフトに対して反応す
る。更に、少しずつの変化を、シンセサイザーを制御す
る手段７８１及び７９１（ＣＭ１，ＣＭ２）にプログラ
ムすることによって周波数又は位相の変化の速度を増減
することが可能であるので、変化時に、図４（ｂ）に示
されている瞬時目標値８５より小さいか又は大きい値８
６がこれらの手段の助けでプログラムされ、これによ
り、該変化を遅延させるシンセサイザー時定数に起因し
て実際の値は非常に正確に所望の値となる。
【００６０】図３の構成の作動原理は、図６と同じパラ
メーターを有する図７にパルス図として示されており、
更にＧ＝２，Ｌ＝ＬM ＝２であり、そして始めにｌ1 ＝
ｋ1，ｌ2 ＝ｋ2 である。始めの状態は、遅延係数がゼ
ロでシンセサイザー全体の構成が平衡する様に選択され
るが、これは、部分Ａの位相比較器７３の出力信号と部
分Ｂの位相比較器７３１の出力信号に位相差が全く無い
ことを意味する。この状態は時点Ｔｍ（１１００）まで
続くが、このときには、ＶＣＯ枝路における供給信号１
１０１が時間ＴVCO （１１０２）だけ遅延させられて遅
延信号１１０３となると共に、基準枝路における信号１
１０４が時間Ｔref （１１０５）だけ遅延させられて遅
延信号１１０６となるように位相シフトが部分Ｂにプロ
グラムされる。このとき部分Ｂの位相比較器７３１は出
力信号１１０７を有し、ここでゼロ・レベルより上の信
号は、ＶＣＯ枝路における信号１１０３と基準枝路にお
ける信号１１０６との間の正の位相差に対応する。変調
動作中に、部分Ａにおける位相比較器７３の出力信号１
１０８が位相差ＤＴA を示し、これが部分Ｂに比べて逆
の方向を有すると共に、Ｇで除したＤＴB に等しくなる
ようにＶＣＯ位相は進められ、ＤＴB は、部分Ｂの位相
比較器７３１により検出された位相差である。図７にお
いて、基準枝路から位相比較器に供給される部分Ａの信
号１１０９の位相がＶＣＯ枝路の信号１１１０の位相に
比べて遅らせられていることが分かる。よって平衡状態
では、これらの和はゼロであり、ＶＣＯ信号１１１１
は、プログラムされた値から１／Ｇだけずれており、こ
れは変調されたＶＣＯ信号と、変調されていないと仮定
されるＶＣＯ信号（ライン１１１２）との間の位相差Δ
Ｔ VCO と見られる。プログラムされた位相シフトはΔＴ
M の長さを有し、ＶＣＯで実現される位相シフトはΔＴ
M ／Ｇである。
【００６１】周波数変調は、上記種類の位相シフトを連
続的に行うことによって作られる。この構成の可能性
は、部分Ａ及びＢのパラメーターを互いに高度に無関係
に選択し得るという事実によって、増大する。基準周波
数ｆO から得られた周波数を乗算器７２０，７２２，７
７０及び７７２の入力信号７１２（Ｓ）であるとしたと
き（この場合には周波数又は位相ステップは出力周波数
ｆx に依存する）、又は、出力周波数ｆx から得られて
特別の方法で整数Ｉにより除された周波数を入力信号Ｓ
としたとき（この場合には、周波数ステップ及び位相ス
テップの両方のサイズは公式（１０）及び（１４）に従
い、出力周波数ｆx とは無関係である）、図３の構成が
周波数変調を実現するか或いは位相変調を実現するかは
（これは精密に制御され且つ出力周波数とは無関係であ
る）選択され得る。ｆO は定数であり、Ｌは変数である
ので、遅延パルスを周波数ｆx から得るよりは、それら
を周波数ｆO から得る方が簡単である。
【００６２】図５は、上記した解決策の詳細を示してお
り、ここで信号に（Ｌ＋ΔＬ）が乗じられ、分周器（例
えば図３の分周器７１）の出力パルスは、（Ｌ＋ΔＬ）
＊ｆ O の長さを有する、乗算後の周波数のｋ1 個のパル
スだけ遅延させられ、１／ｆ O の長さを持つようにＬ＋
ΔＬの遅延９１が互いに同期させられ、その後、該パル
スはｋ1 個のその様な単位遅延を通して向けられて、該
パルスは該遅延チェーンの入力９２に供給されて選択論
理９３により単位遅延出力から出力９４に接続され、こ
れは連続的な数ｋ1 を有する。特に、各遅延が制御電圧
９６によって制御される事となるようにその同期は比較
手段９５により与えられ、パルス・エッジは、それが該
遅延チェーンの出力に到達する前に、正確にｆO の１周
期だけ遅延させられる。該遅延チェーンの同期時に周波
数ｆO を該遅延チェーンの入力に向ける入力セレクター
９８等の、同期に必要とされる部分を、この構造に付加
することも周知されている。
【００６３】
【発明の効果】本発明によれば、変調がデジタル形式で
ＰＬＬループに与えられ、変調の全時間を通じてＰＬＬ
シンセサイザーは位相固定状態にあるために変調が正確
に調節されるように周波数シンセサイザーを用いること
が可能となる。又本発明によれば精密なＰＳＫ変調を与
えることが可能である。本発明において使われるシンセ
サイザーの出力周波数は、位相比較器に供給されるパル
スの遅延の長さによって決まり、その遅延は、該遅延を
決定する係数をプログラマブルに変化させることによっ
て実現されるので、該係数を変調信号に比例させて変化
させることが出来る。周波数変調が望まれるときには、
シンセサイザーの出力周波数が変調信号の変化に従って
変化するように係数が変更される；位相変調が望まれる
ときには、シンセサイザーの周波数は変化しないけれど
も出力信号の位相が変化し、そ変化が確定されたサイズ
を持っていて且つ所望の角度変調方法において許容され
た位相シフトに対応するように、係数が変更される。
【図面の簡単な説明】
【図１】補間周波数シンセサイザーの概略基本構成を示
す。
【図２】位相比較器に供給されるパルスがシンセサイザ
ー出力周波数に比例して遅延させられるようになってい
る第２実施例を示す。
【図３】変調信号の制御と周波数の制御とが分離されて
いる第３実施例を示す。
【図４】変調の瞬間的オーバーシュートを示す。
【図５】遅延発生に関連する図１及び２の実施例の詳細
を示す。
【図６】図１及び２の実施例のパルス図を示す。
【図７】パルス図として図３の位相変調器の動作を示
す。
【図８】シフト発振器に基づく従来技術の変調方法を示
す。
【図９】従来技術の直接変調を示す。
【図１０】図１０の（ａ）は、自動車電話システムに使
われるデジタル変調パターンを示す。又、（ｂ）は変調
を実現する公知の構成を示す。
【図１１】図１０（ａ）のパターンに関連していて、シ
ンボル組み合わせと対応するキャリヤー位相シフトとを
示す表である。
【符号の説明】
５１…分周器 ５２，５７…遅延器 ５３…位相比較器 ５４…ローパスフィルタ ５５…電圧制御発振器 ５６…前足分周器 Ａ…カウンタ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭58−54708（ＪＰ，Ａ) 特開 昭63−27124（ＪＰ，Ａ) 特開 平４−321344（ＪＰ，Ａ) 実開 平５−57950（ＪＰ，Ｕ) 特公 昭49−22227（ＪＰ，Ｂ１) (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 27/20 H03C 3/00 H04L 27/36

Claims (17)

    (57)【特許請求の範囲】
  1. 【請求項１】 デジタル位相ロックに基づいて少なくと
    も１つの周波数シンセサイザーを使って変調を実現する
    方法であって、 位相比較器に与えられる基準信号のパルスは第１延長手
    段（ｋ1 ，Ｌ＋ΔＬ）において第１遅延パルス周期の第
    １変数整数（ｋ 1 ）の数に相当する時間までその信号の
    論理状態の変化を遅延させることができ、電圧制御発振
    器（ＶＣＯ）により位相比較器に与えられるパルスは第
    ２延長手段（ｋ 2 ，Ｌ）において第２遅延パルス周期の
    第２変数整数（ｋ 2 ）の数に相当する時間までその信号
    の論理状態の変化を遅延させることができる、シンセサ
    イザーにおいて、 第１及び第２の変数整数は変調信号に比例して変化し、
    前記変数整数の変化は位相比較器に与えられるパルスの
    時間差を変化させ 、それが電圧制御発振器の出力信号
    （ｆx ) を変化させることを特徴とする方法。
  2. 【請求項２】 第１遅延パルスは電圧制御発振器の出力
    信号周波数（ｆx ）（若しくは分周されている）に第１
    の数（Ｌ＋ΔＬ）を乗じることで得られ、第２遅延パル
    スは出力信号周波数に第２の数（Ｌ）を乗じることで得
    られ、前記数の差の絶対値は整数（好ましくは１）であ
    る請求項１に記載の方法。
  3. 【請求項３】 変調信号は少なくとも１ビットからなる
    所定レートで到達するシンボルで構成され、電圧制御発
    振器の出力信号の変化は所定サイズの位相シフトであっ
    て、これにより該変調はデジタル位相変調であることを
    特徴とする請求項１又は２に記載の方法。
  4. 【請求項４】 位相比較器に供給されるパルスの周波数
    は変調信号のシンボルレートのＮ倍に設定され、ここで
    Ｎは１以上の整数であり、これにより前記電圧制御発振
    器の出力信号における位相シフト又は周波数シフトはＮ
    ステップで実現され、対応するステップの間の出力信号
    ｆ x の周波数又は位相のシフトが可能な限り正確に所望
    のサイズとなるように各Ｎステップの間でシンセサイザ
    を制御することを特徴とする請求項３に記載の方法。
  5. 【請求項５】 第１遅延周波数は基準信号の周波数（ｆ
    O ）（若しくは整数（Ｉ）で分周されている）に値（Ｌ
    ＋ΔＬ）を乗じることにより生成され、第２ 遅延周波数は基準信号の周波数（ｆO ）（若しくは
    整数（Ｉ）で分周され ている）に値Ｌを乗じることによ
    り生成され、前記値の差の絶対値は整数（好ましくは
    １）であることを特徴とする請求項１に記載の方法。
  6. 【請求項６】 デジタル位相ロックに基づく２個のシン
    セサイザーを使用し、それらが共通の電圧制御発振器
    （ＶＣＯ）を有し、第１の部分（Ａ）のものとは異なる
    加重係数（Ｇ）を第２の部分（Ｂ）に対し使用して両方
    のロック（Ａ及びＢ）のＶＣＯ制御電圧を加算し、その
    電圧合計値が共通の電圧制御発振器（ＶＣＯ）に与えら
    れるように並列接続すること、 第１の位相ロック（Ａ）は所望の基本周波数を生成する
    こと、 第２の位相ロック（Ｂ）において、第１延長手段
    （１ 1 ，Ｌ M ＋ΔＬ M ）の第１変数整数（１ 1 ）と第２
    延長手段（１ 2 ，Ｌ M ）の第２変数整数（１ 2 ）とは変
    調信号に比例して変化し、前記整数の変化は、係数Ｇに
    よって減衰され、電圧制御発振器の出力信号の位相又は
    周波数の変化を生じさせること、を特徴とする請求項１
    に記載の方法。
  7. 【請求項７】 変調位相ロックＢの第１及び第２遅延パ
    ルスは電圧制御発振器の出力信号（ｆX ）（若しくは整
    数（Ｉ）で分周されている）から生成され、これにより
    電圧制御発振器の出力信号の位相又は周波数の変化は周
    波数ｆX から独立してしていることを特徴とする請求項
    ６に記載の方法。
  8. 【請求項８】 変調位相ロックＢの第１及び第２遅延パ
    ルスは基準周波信号（ｆO ）から生成され、これにより
    電圧制御発振器の出力信号の位相又は周波数の変化は周
    波数ｆX に比例することを特徴とする請求項６に記載の
    方法。
  9. 【請求項９】 第１の位相ロックの各パルス延長手段は
    外部のプロセッサから制御される自らの制御手段（Ｃ
    １，Ｃ２）によって制御され、第２の位相ロックの各パ
    ルス延長手段は瞬時変調情報に従ってそのパルス延長手
    段を制御する自らの制御手段（ＣＭ１，ＣＭ２）によっ
    て制御されることを特徴とする請求項６に記載の方法。
  10. 【請求項１０】 少なくとも１つのデジタル位相ロック
    に基づく周波数シンセサイザーを用いて変調を実現する
    回路構成であって、前記シンセサイザーは、位相比較器
    （６３）に与えられる基準信号のパルスが第１遅延パル
    ス周期の第１変数整数（ｋ 1 ）の数に相当する時間まで
    その信号の論理状態の変化を遅延させ ることができる第
    １延長手段（ｋ 1 ，Ｌ＋ΔＬ）と、電圧制御発振器（Ｖ
    ＣＯ）により位相比較器に与えられるパルスが第２遅延
    パルス周期の第２変数整数（ｋ 2 ）の数に相当する時間
    までその信号の論理状態の変化を遅延させることができ
    る第２延長手段（ｋ 2 ，Ｌ）と、を有し、前記回路構成
    は第１及び第２の変数整数を変調信号に比例して変化さ
    せる変調制御手段を含み、それによって前記変数整数の
    変化が位相比較器に与えられるパルスの時間差を変化さ
    せ、それが電圧制御発振器の出力信号（ｆ x ）を変化さ
    せることを特徴とする回路構成。
  11. 【請求項１１】 変調信号は少なくとも１ビットからな
    る所定レートで到達するシンボルで構成され、電圧制御
    発振器の出力信号の変化は所定サイズの位相シフトであ
    って、これにより該変調はデジタル位相変調であること
    を特徴とする請求項１０に記載の回路構成。
  12. 【請求項１２】 位相比較器に供給されるパルスの周波
    数は変調信号のシンボルレートのＮ倍に設定され、ここ
    でＮは１以上の整数であり、これにより電圧制御発振器
    の出力信号における位相シフト又は周波数シフトはＮス
    テップで実現されることを特徴とする請求項１１に記載
    の回路構成。
  13. 【請求項１３】 ２個のシンセサイザー（Ａ及びＢ）が
    共通の電圧制御発振器ＶＣＯ（７５）及び加算器（７１
    ０）を有し、前記加算器から両方のロック（Ａ及びＢ）
    の加算されたＶＣＯ制御電圧が共通の発振器ＶＣＯ（７
    ５）に与えら、第２の部分（Ｂ）に対する加算には第１
    の部分（Ａ）のものとは異なる加重係数（Ｇ）を使用す
    るように並列接続されたデジタル位相ロックに基づく前
    記 2個のシンセサイザを含み、 第１の位相ロック（Ａ）は所望の基本周波数を生成し、 第２の位相ロック（Ｂ）は第１延長手段（１ 1 ，Ｌ M ＋
    ΔＬ M ）の第１変数整数（１ 1 ）と第２延長手段
    （１ 2 ，Ｌ M ）の第２変数整数（１ 2 ）とを変調信号に
    比例して変化させる変調制御手段（ＣＭ１，ＣＭ２）を
    含み、それにより前記整数の変化は、係数Ｇによって減
    衰され、電圧制御発振器の出力信号の位相又は周波数の
    変化を生じさせること、 を特徴とする請求項１０に記載
    の回路構成。
  14. 【請求項１４】 変調位相ロックＢの第１及び第２遅延
    パルスを生成するために、延長手段（７２２，７７２）
    は（若しくは分周器を通して）電圧制御発振器（７５）
    の出力（ｆX ）に接続され、これにより電圧制御発振器
    の出力信号の位相又は周波数の変化は周波数ｆX から独
    立してしていることを特徴とする請求項１０に記載の回
    路構成。
  15. 【請求項１５】 変調位相ロックＢの第１及び第２遅延
    パルスを生成するために、延長手段（７２２，７７２）
    は基準周波信号（ｆO ）枝路に接続され、これにより電
    圧制御発振器の出力信号の位相又は周波数の変化は周波
    数ｆX に比例することを特徴とする請求項１３に記載の
    回路構成。
  16. 【請求項１６】 第１の位相ロック（Ａ）の各パルス延
    長手段（７１，７２；７７，７９）は外部のプロセッサ
    から制御される自らの制御手段（Ｃ１，Ｃ２）に接続さ
    れ、第２の位相ロック（Ｂ）の各パルス延長手段（７１
    ９，７２１；７３１，７７１）は瞬時変調情報に従って
    そのパルス延長手段を制御する自らの制御手段（ＣＭ
    １，ＣＭ２）に接続されることを特徴とする請求項１０
    に記載の回路構成。
  17. 【請求項１７】 所望の位相の周波数シフトを生成する
    ピースバイピース変調制御（ｋ1 ，ｋ2 ）は制御手段
    （ＣＭ１，ＣＭ２）に記憶され、該回路構成を制御し所
    望の変調を行わせるのに必要なその情報は変調ステップ
    のサイズ及び方向から成ることを特徴とする請求項１０
    及び１３に記載の回路構成。
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