JP3092419B2 - 画像処理装置 - Google Patents
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- JP3092419B2 JP3092419B2 JP05290831A JP29083193A JP3092419B2 JP 3092419 B2 JP3092419 B2 JP 3092419B2 JP 05290831 A JP05290831 A JP 05290831A JP 29083193 A JP29083193 A JP 29083193A JP 3092419 B2 JP3092419 B2 JP 3092419B2
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Description
【０００１】
【産業上の利用分野】本発明は、パイプラインアーキテ
クチャによるビデオレート画像処理装置において、画像
処理モジュールと画像処理モジュールの間に画像データ
を蓄えるＦＩＦＯメモリを設け、モジュール間の画像デ
ータ転送に際しＦＩＦＯを介することで、ライン同期信
号を考慮することなく画像処理部の設計が行え、画像処
理と、画像処理された画像データの転送を分離すること
で効率的な画像処理を可能にし、しかも帰線期間も処理
が行える画像処理装置に関する。
クチャによるビデオレート画像処理装置において、画像
処理モジュールと画像処理モジュールの間に画像データ
を蓄えるＦＩＦＯメモリを設け、モジュール間の画像デ
ータ転送に際しＦＩＦＯを介することで、ライン同期信
号を考慮することなく画像処理部の設計が行え、画像処
理と、画像処理された画像データの転送を分離すること
で効率的な画像処理を可能にし、しかも帰線期間も処理
が行える画像処理装置に関する。
【０００２】画像処理技術の応用分野とし、ファクトリ
ーオートメーション（ＦＡ）や各種の監視業務がある。
これらの処理の多くは、カメラを入力手段とし、目的に
適った対象を抽出し、面積や投影値等の特徴を基に、正
常・異常などの判断を行い、その情報を次のステップへ
送る。
ーオートメーション（ＦＡ）や各種の監視業務がある。
これらの処理の多くは、カメラを入力手段とし、目的に
適った対象を抽出し、面積や投影値等の特徴を基に、正
常・異常などの判断を行い、その情報を次のステップへ
送る。
【０００３】このような目的のアプリケーションでは、
情報収集手段として画像処理が重要な役割を果たしてお
り、近年ではビデオレートで処理することが求められる
傾向にある。
情報収集手段として画像処理が重要な役割を果たしてお
り、近年ではビデオレートで処理することが求められる
傾向にある。
【０００４】この場合、最近の画像処理の多様化に伴っ
て、複雑な処理が要求されるようになり、画像処理時間
が増加する動向にあるが、ビデオ信号には、帰線消去期
間とか、無効画素の存在する無効期間があることから、
これらの無効期間を有効に使用して画像処理を行うこと
ができれば、より複雑な画像処理をビデオレートで行う
ことが期待できる。
て、複雑な処理が要求されるようになり、画像処理時間
が増加する動向にあるが、ビデオ信号には、帰線消去期
間とか、無効画素の存在する無効期間があることから、
これらの無効期間を有効に使用して画像処理を行うこと
ができれば、より複雑な画像処理をビデオレートで行う
ことが期待できる。
【０００５】
【従来の技術】図３〜図６は、従来のパイプラインアー
キテクチャの画像処理装置を説明する図である。
キテクチャの画像処理装置を説明する図である。
【０００６】ビデオレートで画像処理を行うためには、
１枚の画像（１フィールド）を約３３ミリ秒で処理を完
了しなければならない。これは、１画面のサンプリング
数を５１２×５１２とした場合、１画素の処理速度は、
約１２０ナノ秒以下でなければならず、高速で処理を行
うための様々な手法が考案されている。その一つの手法
として、パイプラインアーキテクチャがある。
１枚の画像（１フィールド）を約３３ミリ秒で処理を完
了しなければならない。これは、１画面のサンプリング
数を５１２×５１２とした場合、１画素の処理速度は、
約１２０ナノ秒以下でなければならず、高速で処理を行
うための様々な手法が考案されている。その一つの手法
として、パイプラインアーキテクチャがある。
【０００７】パイプラインアーキテクチャとは、処理モ
ジュールをリニアアレイ状に接続し、処理の負荷分散を
行うことで、高速な画像処理を実現するものである。パ
イプラインアーキテクチャの特徴は、画像処理の内容が
複雑になった場合、処理モジュールを増加させ、負荷を
それぞれのモジュールに分散させる事で、ビデオレート
で画像処理が実現できることにある。
ジュールをリニアアレイ状に接続し、処理の負荷分散を
行うことで、高速な画像処理を実現するものである。パ
イプラインアーキテクチャの特徴は、画像処理の内容が
複雑になった場合、処理モジュールを増加させ、負荷を
それぞれのモジュールに分散させる事で、ビデオレート
で画像処理が実現できることにある。
【０００８】上記の図３は、従来の画像処理装置のシス
テム構成例であり、図４(a) は映像信号入力部の構成例
を示し、図４(b) は画像処理モジュール部の構成例を示
し、図４(c) は映像信号出力部の構成例を示しており、
図５は、水平同期信号(HD),垂直同期信号(VD)と画像処
理期間との関係を示しており、図６は、水平同期信号(H
D)と有効画素との関係を示している。
テム構成例であり、図４(a) は映像信号入力部の構成例
を示し、図４(b) は画像処理モジュール部の構成例を示
し、図４(c) は映像信号出力部の構成例を示しており、
図５は、水平同期信号(HD),垂直同期信号(VD)と画像処
理期間との関係を示しており、図６は、水平同期信号(H
D)と有効画素との関係を示している。
【０００９】図３，図４において、映像信号入力部 1
は、ＴＶカメラや, ＶＴＲ等の映像機器を入力信号と
し、水平同期信号(HD)及び垂直同期信号(VD)と映像信号
を映像信号分離部 10 で分離し、映像信号をＡ／Ｄ変換
部 12 でＡ／Ｄ変換後、画像処理モジュール 2に送る一
方、画像処理のタイミングとなる水平同期信号(HD)，垂
直同期信号(VD)を同期信号分離部 11 で分離した後、該
分離した水平同期信号(HD)，垂直同期信号(VD), およ
び、クロック信号を、各画像処理モジュール 2で利用し
やすい形式、例えば、立ち上がり信号, 或いは、立ち下
がり信号に変換し、各画像処理モジュール 2に送る。
は、ＴＶカメラや, ＶＴＲ等の映像機器を入力信号と
し、水平同期信号(HD)及び垂直同期信号(VD)と映像信号
を映像信号分離部 10 で分離し、映像信号をＡ／Ｄ変換
部 12 でＡ／Ｄ変換後、画像処理モジュール 2に送る一
方、画像処理のタイミングとなる水平同期信号(HD)，垂
直同期信号(VD)を同期信号分離部 11 で分離した後、該
分離した水平同期信号(HD)，垂直同期信号(VD), およ
び、クロック信号を、各画像処理モジュール 2で利用し
やすい形式、例えば、立ち上がり信号, 或いは、立ち下
がり信号に変換し、各画像処理モジュール 2に送る。
【００１０】各画像処理モジュール 2は、上記同期信号
(HD,VD) を画像処理のタイミングとし、画像データの入
力・処理・出力を行う。このとき、各フレーム毎の画像
処理を、連続して行う為、図４(b) に示されているよう
に、画像メモリＡ 21a, 画像メモリＢ 21bからなるダブ
ルバッファメモリ構成のフレームメモリ 21 を備えて、
一方の画像メモリＡ 21aに入力されているフレームデー
タを画像処理しているとき、他の画像メモリＢ 21bに次
のフレームデータを格納し、垂直同期信号で、該２つの
画像メモリＡ 21a，画像メモリＢ 21bを切り換えなが
ら、フレーム単位の画像処理を行う。
(HD,VD) を画像処理のタイミングとし、画像データの入
力・処理・出力を行う。このとき、各フレーム毎の画像
処理を、連続して行う為、図４(b) に示されているよう
に、画像メモリＡ 21a, 画像メモリＢ 21bからなるダブ
ルバッファメモリ構成のフレームメモリ 21 を備えて、
一方の画像メモリＡ 21aに入力されているフレームデー
タを画像処理しているとき、他の画像メモリＢ 21bに次
のフレームデータを格納し、垂直同期信号で、該２つの
画像メモリＡ 21a，画像メモリＢ 21bを切り換えなが
ら、フレーム単位の画像処理を行う。
【００１１】次の映像信号出力部 4では、処理した画像
データをＴＶモニタやＶＴＲ 5等の映像機器へ送り出す
ためのものであり、図５(c) に図示されているように、
画像処理された画像データを入力して、ＮＴＳＣ信号に
変換して、ＴＶモニタやＶＴＲ 5等に送出する。
データをＴＶモニタやＶＴＲ 5等の映像機器へ送り出す
ためのものであり、図５(c) に図示されているように、
画像処理された画像データを入力して、ＮＴＳＣ信号に
変換して、ＴＶモニタやＶＴＲ 5等に送出する。
【００１２】上記のように、ビデオレートで画像処理を
行うためには、画像処理をＮＴＳＣ信号に含まれる垂直
同期信号（ＶＤ），水平同期信号（ＨＤ）およびクロッ
ク信号に同期させて、画像データの入力・処理・出力を
行う必要がある。
行うためには、画像処理をＮＴＳＣ信号に含まれる垂直
同期信号（ＶＤ），水平同期信号（ＨＤ）およびクロッ
ク信号に同期させて、画像データの入力・処理・出力を
行う必要がある。
【００１３】そのためには、全ての画像処理モジュール
2に、垂直同期信号(VD)，水平同期信号(VD), 及び、ク
ロック信号を供給し、その同期信号に同期して処理画像
データを受け渡す様にに画像処理モジュール 2を設計し
なければならない。
2に、垂直同期信号(VD)，水平同期信号(VD), 及び、ク
ロック信号を供給し、その同期信号に同期して処理画像
データを受け渡す様にに画像処理モジュール 2を設計し
なければならない。
【００１４】一方、一般的なＮＴＳＣ信号には、帰線消
去の時間は、映像信号が含まれない走査線や, Ａ／Ｄ変
換しない無効画素などがあり、従来のパイプライン処理
では、それらの時間は画像処理が停止している。
去の時間は、映像信号が含まれない走査線や, Ａ／Ｄ変
換しない無効画素などがあり、従来のパイプライン処理
では、それらの時間は画像処理が停止している。
【００１５】
【発明が解決しようとする課題】上記従来技術で説明し
たように、画像処理モジュール 2間の画像データの受渡
しを行うためには、画像処理モジュール 2内で、同期信
号を考慮した画像処理部20 を設計しなければならな
い。
たように、画像処理モジュール 2間の画像データの受渡
しを行うためには、画像処理モジュール 2内で、同期信
号を考慮した画像処理部20 を設計しなければならな
い。
【００１６】そのためには、１画素の処理に費やされる
時間が、データの内容に依存せず一定でなければならな
い。また、同期信号(HD,VD) と同期信号(HD,VD) の間に
は、帰線消去期間が含まれており、その期間は画像処理
に必要な同期信号が含まれていないため、無駄な時間を
費やすことになる。
時間が、データの内容に依存せず一定でなければならな
い。また、同期信号(HD,VD) と同期信号(HD,VD) の間に
は、帰線消去期間が含まれており、その期間は画像処理
に必要な同期信号が含まれていないため、無駄な時間を
費やすことになる。
【００１７】例えば、図５は、ＮＴＳＣ信号に含まれる
垂直同期信号(VD)と水平同期信号(HD)と映像開始タイミ
ング迄の所謂ブランキング期間との関係，及び、帰線消
去期間との関係を模式的にに示したものであり、図６
は、水平同期信号(HD)と画像処理の最小単位となるクロ
ック信号との関係を模式的に示したものである。
垂直同期信号(VD)と水平同期信号(HD)と映像開始タイミ
ング迄の所謂ブランキング期間との関係，及び、帰線消
去期間との関係を模式的にに示したものであり、図６
は、水平同期信号(HD)と画像処理の最小単位となるクロ
ック信号との関係を模式的に示したものである。
【００１８】図示されている如くに、垂直同期信号(VD)
及び水平同期信号(HD)には、帰線期間があり、その期間
は処理が停止している。また、処理データの受け渡しを
確実に行うために、クロック信号にタイミングを合わせ
て受け渡しを行っている。
及び水平同期信号(HD)には、帰線期間があり、その期間
は処理が停止している。また、処理データの受け渡しを
確実に行うために、クロック信号にタイミングを合わせ
て受け渡しを行っている。
【００１９】
【発明が解決しようとする課題】この為、上記ブランキ
ング期間, 及び、帰線消去期間は、水平同期信号(HD)が
存在しないため、従来のように、該水平同期信号(HD)に
同期して画像処理を行う方法では、画像処理ができない
という問題があった。又、水平同期信号(HD)間も、クロ
ック信号のない無画素期間があり、この期間は、画像処
理ができないという問題があった。
ング期間, 及び、帰線消去期間は、水平同期信号(HD)が
存在しないため、従来のように、該水平同期信号(HD)に
同期して画像処理を行う方法では、画像処理ができない
という問題があった。又、水平同期信号(HD)間も、クロ
ック信号のない無画素期間があり、この期間は、画像処
理ができないという問題があった。
【００２０】本発明は上記従来の欠点に鑑み、パイプラ
インアーキテクチャによるビデオレートの画像処理装置
において、水平同期の帰線消去期間及び垂直同期の帰線
消去期間を考慮することなく、１フレーム分の時間全て
を画像処理に費やして、効率的な画像処理を行うことが
できる画像処理装置を提供することを目的とするもので
ある。
インアーキテクチャによるビデオレートの画像処理装置
において、水平同期の帰線消去期間及び垂直同期の帰線
消去期間を考慮することなく、１フレーム分の時間全て
を画像処理に費やして、効率的な画像処理を行うことが
できる画像処理装置を提供することを目的とするもので
ある。
【００２１】
【課題を解決するための手段】図１は、本発明の原理構
成図を示した図であって、画像処理部の構成例を示して
いる。上記の問題点は下記の如くに構成した画像処理装
置によって解決される。
成図を示した図であって、画像処理部の構成例を示して
いる。上記の問題点は下記の如くに構成した画像処理装
置によって解決される。
【００２２】複数個の画像処理モジュール 2からなる画
像処理装置において、前記画像処理モジュール 2と画像
処理モジュール 2との間に、１フレームを構成している
複数ラインの１ライン分の容量を持つ先入れ先出し(FIF
O)メモリ 3を設けて、１ライン中の各画素の画像処理を
終了する毎に、上記先入れ先出し(FIFO)メモリ 3に、該
処理された画素の画像データを書き込み、１ラインの画
像処理が終了した時点で、該先入れ先出し(FIFO)メモリ
3に終了信号を送出して、該先入れ先出し(FIFO)メモ
リ 3に、該先入れ先出し(FIFO)メモリ 3中に書き込まれ
ている１ライン分の画像データの、次の画像処理モジュ
ール 2への出力を依頼することを、該１ラインの画像処
理が終了するごとに繰り返し、１フレームを構成してい
る複数ラインの画像処理が終了した時点で、該１フレー
ムの垂直同期信号により、次のフレームの画像データ
を受信して該次のフレームの画像処理を行うように構成
する。
像処理装置において、前記画像処理モジュール 2と画像
処理モジュール 2との間に、１フレームを構成している
複数ラインの１ライン分の容量を持つ先入れ先出し(FIF
O)メモリ 3を設けて、１ライン中の各画素の画像処理を
終了する毎に、上記先入れ先出し(FIFO)メモリ 3に、該
処理された画素の画像データを書き込み、１ラインの画
像処理が終了した時点で、該先入れ先出し(FIFO)メモリ
3に終了信号を送出して、該先入れ先出し(FIFO)メモ
リ 3に、該先入れ先出し(FIFO)メモリ 3中に書き込まれ
ている１ライン分の画像データの、次の画像処理モジュ
ール 2への出力を依頼することを、該１ラインの画像処
理が終了するごとに繰り返し、１フレームを構成してい
る複数ラインの画像処理が終了した時点で、該１フレー
ムの垂直同期信号により、次のフレームの画像データ
を受信して該次のフレームの画像処理を行うように構成
する。
【００２３】
【作用】即ち、本発明の画像処理装置では、ダブルバッ
ファ構成のフレームメモリ 21を構成している画像メモ
リＡ 21a, 又は、画像メモリＢ 21bから画像データを読
み込み、画像処理部 20 において、画素単位に、所定の
画像処理を行った後、結果をＦＩＦＯメモリ 3に蓄積す
る。
ファ構成のフレームメモリ 21を構成している画像メモ
リＡ 21a, 又は、画像メモリＢ 21bから画像データを読
み込み、画像処理部 20 において、画素単位に、所定の
画像処理を行った後、結果をＦＩＦＯメモリ 3に蓄積す
る。
【００２４】画像メモリＡ 21aから読み込むか、画像メ
モリＢ 21bから読み込むかは、垂直同期信号(VD)によ
って切り替え、前段からの処理データが書き込まれてい
ない方のフレームメモリから画像を読み込み処理を行
う。
モリＢ 21bから読み込むかは、垂直同期信号(VD)によ
って切り替え、前段からの処理データが書き込まれてい
ない方のフレームメモリから画像を読み込み処理を行
う。
【００２５】画像処理部 20 は、画像メモリＡ 21a, 又
は、画像メモリＢ 21bから画像データを読み込み、画素
単位の処理結果をＦＩＦＯメモリ 3へ書き込む。１ライ
ン分の画像処理が終了したら、画像処理部 20 は、ＦＩ
ＦＯメモリ 3へ終了信号を送り、次のラインの処理を
開始しする。ＦＩＦＯメモリ 3は、上記終了信号を受
信すると、格納されている画像データを、次段の画像処
理モジュール 2へ転送する。
は、画像メモリＢ 21bから画像データを読み込み、画素
単位の処理結果をＦＩＦＯメモリ 3へ書き込む。１ライ
ン分の画像処理が終了したら、画像処理部 20 は、ＦＩ
ＦＯメモリ 3へ終了信号を送り、次のラインの処理を
開始しする。ＦＩＦＯメモリ 3は、上記終了信号を受
信すると、格納されている画像データを、次段の画像処
理モジュール 2へ転送する。
【００２６】従って、画像処理部 20 での画像処理が、
従来のように、水平同期信号(HD),垂直同期信号(VD),
クロックに依存していないので、水平同期信号(HD)の帰
線消去期間, 及び、垂直同期信号(VD)の帰線消去期間を
考慮することなく、１フレーム分の時間の全てを画像処
理に費やすことができ、効率的な画像処理ができる効果
がある。
従来のように、水平同期信号(HD),垂直同期信号(VD),
クロックに依存していないので、水平同期信号(HD)の帰
線消去期間, 及び、垂直同期信号(VD)の帰線消去期間を
考慮することなく、１フレーム分の時間の全てを画像処
理に費やすことができ、効率的な画像処理ができる効果
がある。
【００２７】
【実施例】以下本発明の実施例を図面によって詳述す
る。前述の図１は、本発明の原理構成図であり、図２
は、本発明の一実施例を示した図である。
る。前述の図１は、本発明の原理構成図であり、図２
は、本発明の一実施例を示した図である。
【００２８】本発明においては、複数個の画像処理モジ
ュール 2を備えたパイプラインアーキテクチャによるビ
デオレートの画像処理装置において、画像処理モジュー
ル 2と画像処理モジュール 2との間に、１ライン分の画
像データが蓄積できる先入れ先出し(FIFO)メモリ 3を設
けて、１ライン中の各画素に対して画像処理を施した結
果を順次、該先入れ先出し(FIFO)メモリ 3に格納し、１
ライン分の画像データに対する画像処理が終了した時点
で終了信号を、該先入れ先出し(FIFO)メモリ3に送出
し、該終了信号を受信した先入れ先出し(FIFO)メモリ
3では、格納されている画像データを、次の画像処理モ
ジュール 2に送出する手段が、本発明を実施するのに必
要な手段である。尚、全図を通して同じ符号は同じ対象
物を示している。
ュール 2を備えたパイプラインアーキテクチャによるビ
デオレートの画像処理装置において、画像処理モジュー
ル 2と画像処理モジュール 2との間に、１ライン分の画
像データが蓄積できる先入れ先出し(FIFO)メモリ 3を設
けて、１ライン中の各画素に対して画像処理を施した結
果を順次、該先入れ先出し(FIFO)メモリ 3に格納し、１
ライン分の画像データに対する画像処理が終了した時点
で終了信号を、該先入れ先出し(FIFO)メモリ3に送出
し、該終了信号を受信した先入れ先出し(FIFO)メモリ
3では、格納されている画像データを、次の画像処理モ
ジュール 2に送出する手段が、本発明を実施するのに必
要な手段である。尚、全図を通して同じ符号は同じ対象
物を示している。
【００２９】以下、図１，図４を参照しながら、図２に
よって、本発明の画像処理装置の動作を説明する。先
ず、図４で説明した映像信号入力部 1でＡ／Ｄ変換され
た画像データは、図１に示した画像処理モジュール 2へ
ビデオレートで転送されると共に、ＮＴＳＣ信号に重畳
されている垂直同期信号(VD)を、画像処理モジュール 2
で利用できる形式、例えば、前述のように、立ち上がり
信号, 或いは、立ち下がり信号（ＶＤ）に変換し、各画
像処理モジュール 2へ転送する。
よって、本発明の画像処理装置の動作を説明する。先
ず、図４で説明した映像信号入力部 1でＡ／Ｄ変換され
た画像データは、図１に示した画像処理モジュール 2へ
ビデオレートで転送されると共に、ＮＴＳＣ信号に重畳
されている垂直同期信号(VD)を、画像処理モジュール 2
で利用できる形式、例えば、前述のように、立ち上がり
信号, 或いは、立ち下がり信号（ＶＤ）に変換し、各画
像処理モジュール 2へ転送する。
【００３０】図１は、本発明の画像処理モジュールのブ
ロック図であり、入力された画像データは、ダブルバッ
ファ構造のフレームメモリ (画像メモリＡ 21aと、画像
メモリＢ 21bとから構成されている) 21に蓄積される。
画像メモリＡ 21aと、画像メモリＢ 21bの切替えは、上
記ＶＤ信号により行う。又、１ラインの画素数は、予
め、例えば、ディップスイッチ, 或いは、操作卓からの
指示で、画像処理モジュール 2内に記憶されており、該
記憶されている画素数に応じて処理回数が決定される。
ロック図であり、入力された画像データは、ダブルバッ
ファ構造のフレームメモリ (画像メモリＡ 21aと、画像
メモリＢ 21bとから構成されている) 21に蓄積される。
画像メモリＡ 21aと、画像メモリＢ 21bの切替えは、上
記ＶＤ信号により行う。又、１ラインの画素数は、予
め、例えば、ディップスイッチ, 或いは、操作卓からの
指示で、画像処理モジュール 2内に記憶されており、該
記憶されている画素数に応じて処理回数が決定される。
【００３１】画像処理モジュール 2は、映像信号入力部
1からの画像データを、例えば、画像メモリＡ 21aへ書
き込むとすると、画像処理部 20 が処理を行うのは、画
像メモリＢ 21bの内容である。
1からの画像データを、例えば、画像メモリＡ 21aへ書
き込むとすると、画像処理部 20 が処理を行うのは、画
像メモリＢ 21bの内容である。
【００３２】該画像処理部 20 は、画像メモリＡ 21a,
又は、画像メモリＢ 21bから画像データを読み込み、画
素単位で、ある種の演算、例えば、２値化処理、フィル
タ処理，強調処理，オプティカルフロー抽出処理等を行
った後、ＦＩＦＯメモリ 3に、該画像処理結果を書き込
む。
又は、画像メモリＢ 21bから画像データを読み込み、画
素単位で、ある種の演算、例えば、２値化処理、フィル
タ処理，強調処理，オプティカルフロー抽出処理等を行
った後、ＦＩＦＯメモリ 3に、該画像処理結果を書き込
む。
【００３３】この時、画像処理のタイミングとなる信号
は、処理部内で発生すれば良く、外部からのクロック信
号に依存しない。具体的なクロック信号の速さは、実際
に処理を行う内容に依存している。
は、処理部内で発生すれば良く、外部からのクロック信
号に依存しない。具体的なクロック信号の速さは、実際
に処理を行う内容に依存している。
【００３４】このようにして、１ラインの画像処理が終
了した段階で、画像処理部 20 はＦＩＦＯメモリ 3へ終
了信号を送り、次のラインの処理を開始する。該終了
信号を受けたＦＩＦＯメモリ 3は、蓄積されている画
像データが全て出力されるまで、次段の画像処理モジュ
ール 2へデータを転送する。
了した段階で、画像処理部 20 はＦＩＦＯメモリ 3へ終
了信号を送り、次のラインの処理を開始する。該終了
信号を受けたＦＩＦＯメモリ 3は、蓄積されている画
像データが全て出力されるまで、次段の画像処理モジュ
ール 2へデータを転送する。
【００３５】上記の構造の画像処理装置では、画像処理
モジュール 2は、ＶＤ信号によりフレームメモリ 21 が
切り替わる時間以内に１フレームの処理が完了すれば良
く、帰線消去の時間も処理に費やすことができ、時間を
有効に利用することが可能である。また、１画素の処理
を一定時間内に完結させる必要もない。
モジュール 2は、ＶＤ信号によりフレームメモリ 21 が
切り替わる時間以内に１フレームの処理が完了すれば良
く、帰線消去の時間も処理に費やすことができ、時間を
有効に利用することが可能である。また、１画素の処理
を一定時間内に完結させる必要もない。
【００３６】このように、本発明による画像処理装置
は、複数個の画像処理モジュールからなる画像処理装置
において、画像処理モジュールと画像処理モジュールと
の間に、先入れ先出し(FIFO)メモリを設けて、1 ライン
中の各画素の画像処理を終了する毎に、上記先入れ先出
し(FIFO)メモリに、処理された画像データを書き込み、
１ラインの画像処理が終了した時、該先入れ先出し(FIF
O)メモリに終了信号を送出して、該先入れ先出し(FIF
O)メモリに、次の画像処理モジュールへの出力を依頼す
ることを繰り返し、１フレームの画像処理が終了した時
点で、垂直同期信号(VD)により、次のフレームの画像
処理を行うように構成したところに特徴がある。
は、複数個の画像処理モジュールからなる画像処理装置
において、画像処理モジュールと画像処理モジュールと
の間に、先入れ先出し(FIFO)メモリを設けて、1 ライン
中の各画素の画像処理を終了する毎に、上記先入れ先出
し(FIFO)メモリに、処理された画像データを書き込み、
１ラインの画像処理が終了した時、該先入れ先出し(FIF
O)メモリに終了信号を送出して、該先入れ先出し(FIF
O)メモリに、次の画像処理モジュールへの出力を依頼す
ることを繰り返し、１フレームの画像処理が終了した時
点で、垂直同期信号(VD)により、次のフレームの画像
処理を行うように構成したところに特徴がある。
【００３７】
【発明の効果】以上、詳細に説明したように、本発明の
画像処理装置によれば、画像処理モジュールと画像処理
モジュールの間に、１行分のＦＩＦＯメモリを設け、画
像処理部が１ラインの処理を終了したことを示す終了信
号を受けて、ＦＩＦＯメモリが出力を開始する構造に
より、画像処理と処理結果の転送処理を分離すること
で、水平同期の帰線消去期間及び垂直同期の帰線消去期
間を考慮することなく、１フレーム分の時間全てを画像
処理に費やすことで、効率的な画像処理を実現すること
ができる効果がある。
画像処理装置によれば、画像処理モジュールと画像処理
モジュールの間に、１行分のＦＩＦＯメモリを設け、画
像処理部が１ラインの処理を終了したことを示す終了信
号を受けて、ＦＩＦＯメモリが出力を開始する構造に
より、画像処理と処理結果の転送処理を分離すること
で、水平同期の帰線消去期間及び垂直同期の帰線消去期
間を考慮することなく、１フレーム分の時間全てを画像
処理に費やすことで、効率的な画像処理を実現すること
ができる効果がある。
【図１】本発明の原理構成図
【図２】本発明の一実施例を示した図
【図３】従来のパイプラインアーキテクチャの画像処理
装置を説明する図（その１）
装置を説明する図（その１）
【図４】従来のパイプラインアーキテクチャの画像処理
装置を説明する図（その２）
装置を説明する図（その２）
【図５】従来のパイプラインアーキテクチャの画像処理
装置を説明する図（その３）
装置を説明する図（その３）
【図６】従来のパイプラインアーキテクチャの画像処理
装置を説明する図（その４）
装置を説明する図（その４）
1 映像信号入力部 10 映像信号分
離部 11 同期信号分離部 12 Ａ／Ｄ変換
部 2 画像処理モジュール 20 画像処理部 21 フレームメ
モリ 21a 画像メモリＡ 21b 画像メモリＢ 3 先入れ先出し(FIFO)メモリ 4 映像信号出力部 5 モニタ,VTR 終了信号 (FIFOスタート信号) 垂直同期信号(VD) HD 水平同期信号 VD 垂直同期信号
離部 11 同期信号分離部 12 Ａ／Ｄ変換
部 2 画像処理モジュール 20 画像処理部 21 フレームメ
モリ 21a 画像メモリＡ 21b 画像メモリＢ 3 先入れ先出し(FIFO)メモリ 4 映像信号出力部 5 モニタ,VTR 終了信号 (FIFOスタート信号) 垂直同期信号(VD) HD 水平同期信号 VD 垂直同期信号
フロントページの続き (56)参考文献 特開 平３−29048（ＪＰ，Ａ) 特開 平２−230473（ＪＰ，Ａ) 特開 平１−162990（ＪＰ，Ａ) 特開 平４−262423（ＪＰ，Ａ) 特開 昭62−291279（ＪＰ，Ａ) 鷺島敬之、西澤貞次、浅原重夫著、 「並列図形処理」、初版１刷、株式会社 コロナ社、1991年８月15日発行、ｐ. 171 (58)調査した分野(Int.Cl.7，ＤＢ名) G06T 1/20 G06F 12/00 580
Claims (1)
- 【請求項１】 複数個の画像処理モジュールからなる画
像処理装置において、前記画像処理モジュールと画像処
理モジュールとの間に、１フレームを構成している複数
ラインの１ライン分の容量を持つ先入れ先出しメモリを
設けて、 １ライン中の各画素の画像処理を終了する毎に、上記先
入れ先出しメモリに、該処理された画素の画像データを
書き込み、１ラインの画像処理が終了した時点で、該先
入れ先出しメモリに終了信号を送出して、該先入れ先出
しメモリに、該先入れ先出しメモリ中に書き込まれてい
る１ライン分の画像データの、次の画像処理モジュール
への出力を依頼することを、該１ラインの画像処理が終
了するごとに繰り返し、１フレームを構成している複数
ラインの画像処理が終了した時点で、該１フレームの垂
直同期信号により、次のフレームの画像データを受信し
て該次のフレームの画像処理を行うことを特徴とする画
像処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05290831A JP3092419B2 (ja) | 1993-11-19 | 1993-11-19 | 画像処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05290831A JP3092419B2 (ja) | 1993-11-19 | 1993-11-19 | 画像処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07141500A JPH07141500A (ja) | 1995-06-02 |
| JP3092419B2 true JP3092419B2 (ja) | 2000-09-25 |
Family
ID=17761054
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05290831A Expired - Fee Related JP3092419B2 (ja) | 1993-11-19 | 1993-11-19 | 画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3092419B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09245179A (ja) * | 1996-03-08 | 1997-09-19 | Mitsubishi Electric Corp | コンピュータグラフィックス装置 |
| KR100779636B1 (ko) * | 2005-08-17 | 2007-11-26 | 윈본드 일렉트로닉스 코포레이션 | 버퍼 메모리 시스템 및 방법 |
| KR100801317B1 (ko) * | 2006-08-16 | 2008-02-05 | 엠텍비젼 주식회사 | 3차원 그래픽 처리를 위한 가변 버퍼 시스템 및 그 방법 |
-
1993
- 1993-11-19 JP JP05290831A patent/JP3092419B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| 鷺島敬之、西澤貞次、浅原重夫著、「並列図形処理」、初版１刷、株式会社コロナ社、１９９１年８月１５日発行、ｐ．１７１ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07141500A (ja) | 1995-06-02 |
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