JP3089818B2 - 薄膜トランジスタマトリックスの製造方法 - Google Patents
薄膜トランジスタマトリックスの製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は，いわゆるアクティブマ
トリックス型の液晶表示装置を構成する薄膜トランジス
タマトリックス(TFT) に関する。
トリックス型の液晶表示装置を構成する薄膜トランジス
タマトリックス(TFT) に関する。
【０００２】
【従来の技術】液晶とTFT を利用して携帯型のパーソナ
ルコンピュータやワードプロセッサのカラー表示装置あ
るいは壁掛け型のカラーテレビを実用化する試みが各方
面で精力的に進められている。
ルコンピュータやワードプロセッサのカラー表示装置あ
るいは壁掛け型のカラーテレビを実用化する試みが各方
面で精力的に進められている。
【０００３】上記のような表示装置やカラーテレビに適
用されるTFT は, ガラス板等の絶縁性基板上にマトリッ
クス状に配列された数十万個ないし数百万個のトランジ
スタのうち一個の不良も許されない。これらトランジス
タに不良が生じる主な理由の一つとして, 絶縁膜の静電
気破壊がある。例えば, 導電膜や絶縁膜の堆積のための
スパッタリングやCVD(化学気相成長）等の工程，あるい
は，ゲート電極やバスラインのような配線のパターニン
グの工程で行われるプラズマを利用する処理において，
浮遊状態にあるゲート電極とソースおよびドレイン電極
に静電気が蓄積し，絶縁膜とくにゲート絶縁膜が絶縁破
壊してしまうのである。このような静電気による絶縁破
壊は，その他の種々の原因でも生じる。例えば，ソース
およびドレイン電極を形成するためのリソグラフ工程に
おいて，レジストが塗布された基板をベーキングしたの
ち，支持台から取り外す際に発生するいわゆる剥離帯電
により電極に蓄積した静電気によっても生じる。また，
TFT の製造工程あるいはTFT が形成された基板を別の基
板と接合する工程, さらには, 接合された基板間の隙間
に液晶を注入する工程等においてこれらバスラインに指
が触れた場合, 人体に蓄積している静電気がバスライン
に流れてゲート絶縁膜が絶縁破壊することもある。ま
た, 上記のような静電気の蓄積によって, TFT の特性の
劣化, とくにしきい値電圧が変動する場合もある。
用されるTFT は, ガラス板等の絶縁性基板上にマトリッ
クス状に配列された数十万個ないし数百万個のトランジ
スタのうち一個の不良も許されない。これらトランジス
タに不良が生じる主な理由の一つとして, 絶縁膜の静電
気破壊がある。例えば, 導電膜や絶縁膜の堆積のための
スパッタリングやCVD(化学気相成長）等の工程，あるい
は，ゲート電極やバスラインのような配線のパターニン
グの工程で行われるプラズマを利用する処理において，
浮遊状態にあるゲート電極とソースおよびドレイン電極
に静電気が蓄積し，絶縁膜とくにゲート絶縁膜が絶縁破
壊してしまうのである。このような静電気による絶縁破
壊は，その他の種々の原因でも生じる。例えば，ソース
およびドレイン電極を形成するためのリソグラフ工程に
おいて，レジストが塗布された基板をベーキングしたの
ち，支持台から取り外す際に発生するいわゆる剥離帯電
により電極に蓄積した静電気によっても生じる。また，
TFT の製造工程あるいはTFT が形成された基板を別の基
板と接合する工程, さらには, 接合された基板間の隙間
に液晶を注入する工程等においてこれらバスラインに指
が触れた場合, 人体に蓄積している静電気がバスライン
に流れてゲート絶縁膜が絶縁破壊することもある。ま
た, 上記のような静電気の蓄積によって, TFT の特性の
劣化, とくにしきい値電圧が変動する場合もある。
【０００４】
【発明が解決しようとする課題】上記のような静電気破
壊を回避するために, 図４に示すように, ゲートバスラ
イン２およびドレインバスライン３のそれぞれの端部2A
および3Aを, 基板１の端辺近傍領域に形成されたアルミ
ニウム薄膜等から成る電極20によって相互接続すること
が行われている。しかしながら, 従来は, TFT マトリッ
クスが完成したのちに相互接続電極20が形成されてい
た。このため，それ依然の工程における, 前述のような
プラズマ処理による帯電あるいは剥離帯電等に起因する
静電気破壊やTFT の特性劣化に対しては有効でなかっ
た。
壊を回避するために, 図４に示すように, ゲートバスラ
イン２およびドレインバスライン３のそれぞれの端部2A
および3Aを, 基板１の端辺近傍領域に形成されたアルミ
ニウム薄膜等から成る電極20によって相互接続すること
が行われている。しかしながら, 従来は, TFT マトリッ
クスが完成したのちに相互接続電極20が形成されてい
た。このため，それ依然の工程における, 前述のような
プラズマ処理による帯電あるいは剥離帯電等に起因する
静電気破壊やTFT の特性劣化に対しては有効でなかっ
た。
【０００５】本発明は, TFT あるいはそれを利用した液
晶表示装置等の製造工程の必要な期間だけ, ゲート電極
およびゲートバスラインとソースおよびドレイン電極お
よびドレインバスラインとの間の容量と並列な大容量を
暫定的に形成しておくことによって, TFT の品質に直接
影響するゲート電極とソースおよびドレイン電極間ある
いはゲートバスラインとドレインバスライン間における
絶縁膜の静電気破壊を回避可能とすることを目的とす
る。
晶表示装置等の製造工程の必要な期間だけ, ゲート電極
およびゲートバスラインとソースおよびドレイン電極お
よびドレインバスラインとの間の容量と並列な大容量を
暫定的に形成しておくことによって, TFT の品質に直接
影響するゲート電極とソースおよびドレイン電極間ある
いはゲートバスラインとドレインバスライン間における
絶縁膜の静電気破壊を回避可能とすることを目的とす
る。
【０００６】
【課題を解決するための手段】上記目的は, 絶縁基板上
に行列方向に配列された複数個のゲート電極と，各々が
同一行上の該ゲート電極を接続する複数のゲートバスラ
インと，該ゲート電極および該ゲートバスラインを覆う
ゲート絶縁膜と，各々が該ゲート絶縁膜上に堆積された
半導体層から成り且つ該ゲート電極に対応して前記行列
上に配列された複数の活性領域と，各々の対が該活性領
域の一つに接触し且つ該活性領域に画定されたチャネル
領域を介して互いに対向するように形成された一対の電
極である複数のソースおよびドレイン電極対と, 各々が
同一列上の該活性領域に接触している該ドレイン電極を
接続する複数のドレインバスラインとを有する逆スタガ
ー型の薄膜トランジスタマトリックスの製造において，
前記絶縁基板の一表面における中央領域に前記ゲート電
極および前記ゲートバスラインを形成し, 該絶縁基板に
おける該ゲートバスラインに平行な端辺の近傍領域に該
ゲートバスラインと平行に延伸し且つ該ゲートバスライ
ンの有する幅より大きな幅を有する容量電極を形成し,
該ゲート電極とゲートバスラインと補助電極を覆うゲー
ト絶縁膜を形成し, 該ゲート絶縁膜上に前記半導体層か
ら成る複数の前記活性領域を形成し,各々の該活性領域
に対応する複数の前記ソースおよびドレイン電極対を形
成すると共に各々が同一列上の該ドレイン電極を接続し
且つ該容量電極上に延在する端部を有する複数のドレイ
ンバスラインを形成し, 各々の該ドレインバスラインと
これに対応する該端部とを分離する諸工程を含むことを
特徴とする本発明に係る薄膜トランジスタマトリックス
の製造方法によって達成される。
に行列方向に配列された複数個のゲート電極と，各々が
同一行上の該ゲート電極を接続する複数のゲートバスラ
インと，該ゲート電極および該ゲートバスラインを覆う
ゲート絶縁膜と，各々が該ゲート絶縁膜上に堆積された
半導体層から成り且つ該ゲート電極に対応して前記行列
上に配列された複数の活性領域と，各々の対が該活性領
域の一つに接触し且つ該活性領域に画定されたチャネル
領域を介して互いに対向するように形成された一対の電
極である複数のソースおよびドレイン電極対と, 各々が
同一列上の該活性領域に接触している該ドレイン電極を
接続する複数のドレインバスラインとを有する逆スタガ
ー型の薄膜トランジスタマトリックスの製造において，
前記絶縁基板の一表面における中央領域に前記ゲート電
極および前記ゲートバスラインを形成し, 該絶縁基板に
おける該ゲートバスラインに平行な端辺の近傍領域に該
ゲートバスラインと平行に延伸し且つ該ゲートバスライ
ンの有する幅より大きな幅を有する容量電極を形成し,
該ゲート電極とゲートバスラインと補助電極を覆うゲー
ト絶縁膜を形成し, 該ゲート絶縁膜上に前記半導体層か
ら成る複数の前記活性領域を形成し,各々の該活性領域
に対応する複数の前記ソースおよびドレイン電極対を形
成すると共に各々が同一列上の該ドレイン電極を接続し
且つ該容量電極上に延在する端部を有する複数のドレイ
ンバスラインを形成し, 各々の該ドレインバスラインと
これに対応する該端部とを分離する諸工程を含むことを
特徴とする本発明に係る薄膜トランジスタマトリックス
の製造方法によって達成される。
【０００７】
【作用】ゲート電極およびゲートバスラインを形成する
と同時に，基板の端辺近傍領域に，ゲート電極と平行に
延在する幅の広い電極（以下容量電極と称する）を形成
しておく。次いで，通常の製造工程と同様に，ゲート絶
縁膜の形成，アモルファスシリコン膜から成る活性領域
の形成，ソースおよびドレイン電極とドレインバスライ
ンの形成を順次進める。ゲート電極やソースおよびドレ
イン電極あるいはゲートバスラインやドレインバスライ
ンの幅は15μm 程度である。一方，前記容量電極の幅は
30mm程度に大きくできる。したがって, ソースおよびド
レイン電極を構成する導電膜あるいはこの導電膜がパタ
ーニングされて形成されるソースおよびドレイン電極等
とゲート電極およびゲートバスラインとの間の総対向面
積と前記容量電極との間の対向面積とを比べると，後者
の方を数百倍大きくすることができる。その結果, ゲー
ト絶縁膜に生じる静電気破壊は, 容量電極上の方がゲー
ト電極上やバスラインの交差点におけるよりも前記面積
比に比例して大きい。したがって, 通常のTFT マトリッ
クスにおいて数個程度のTFT に生じる静電気破壊は, 実
質的に消滅する。また，上記のような容量電極による大
きな補助容量にほぼ逆比例して，蓄積電荷による電極や
バスラインの電位が下がるため，静電気破壊が生じ難く
なる効果もある。
と同時に，基板の端辺近傍領域に，ゲート電極と平行に
延在する幅の広い電極（以下容量電極と称する）を形成
しておく。次いで，通常の製造工程と同様に，ゲート絶
縁膜の形成，アモルファスシリコン膜から成る活性領域
の形成，ソースおよびドレイン電極とドレインバスライ
ンの形成を順次進める。ゲート電極やソースおよびドレ
イン電極あるいはゲートバスラインやドレインバスライ
ンの幅は15μm 程度である。一方，前記容量電極の幅は
30mm程度に大きくできる。したがって, ソースおよびド
レイン電極を構成する導電膜あるいはこの導電膜がパタ
ーニングされて形成されるソースおよびドレイン電極等
とゲート電極およびゲートバスラインとの間の総対向面
積と前記容量電極との間の対向面積とを比べると，後者
の方を数百倍大きくすることができる。その結果, ゲー
ト絶縁膜に生じる静電気破壊は, 容量電極上の方がゲー
ト電極上やバスラインの交差点におけるよりも前記面積
比に比例して大きい。したがって, 通常のTFT マトリッ
クスにおいて数個程度のTFT に生じる静電気破壊は, 実
質的に消滅する。また，上記のような容量電極による大
きな補助容量にほぼ逆比例して，蓄積電荷による電極や
バスラインの電位が下がるため，静電気破壊が生じ難く
なる効果もある。
【０００８】
【実施例】本発明の理解を助けるために，本発明が適用
されるスタガー型のTFT マトリックスの構造および製造
工程を図１および２を参照して説明する。
されるスタガー型のTFT マトリックスの構造および製造
工程を図１および２を参照して説明する。
【０００９】図１は一個のTFT とそれに関係するゲート
バスライン２およびドレインバスライン３の配置を示す
平面図である。すなわち, TFT は, ゲートバスライン２
から延伸するゲート電極2Bと, ドレインバスライン３か
ら延伸するドレイン電極3Bおよび, ドレイン電極3Bと同
一の導電膜から成るソース電極４とから構成されてい
る。
バスライン２およびドレインバスライン３の配置を示す
平面図である。すなわち, TFT は, ゲートバスライン２
から延伸するゲート電極2Bと, ドレインバスライン３か
ら延伸するドレイン電極3Bおよび, ドレイン電極3Bと同
一の導電膜から成るソース電極４とから構成されてい
る。
【００１０】図２は, TFT の製造工程にともなって, 図
１におけるX-X 断面が変化する様子を示している。同図
(a) の断面図に示すように, 例えば透明ガラスから成る
基板１の表面に, チタン膜から成るゲート電極2Bを形成
する。ゲート電極2Bと同一のチタン膜によって前記ゲー
トバスライン２（図示省略）も形成される。また, 通
常, ゲートバスライン２と基板１との間には, 例えばア
ルミニウム膜から成る補助電極があらかじめ形成され
る。次いで, 基板１表面には, これらゲート電極2Bおよ
びゲートバスライン２を覆うように, 例えばSi3N4 から
成る厚さ約0.3 μmのゲート絶縁膜５と, ノンドープの
アモルファスシリコンから成る半導体層６と, Si3N4 か
ら成る厚さ約0.1 μm のチャネル保護膜７が順次堆積さ
れる。
１におけるX-X 断面が変化する様子を示している。同図
(a) の断面図に示すように, 例えば透明ガラスから成る
基板１の表面に, チタン膜から成るゲート電極2Bを形成
する。ゲート電極2Bと同一のチタン膜によって前記ゲー
トバスライン２（図示省略）も形成される。また, 通
常, ゲートバスライン２と基板１との間には, 例えばア
ルミニウム膜から成る補助電極があらかじめ形成され
る。次いで, 基板１表面には, これらゲート電極2Bおよ
びゲートバスライン２を覆うように, 例えばSi3N4 から
成る厚さ約0.3 μmのゲート絶縁膜５と, ノンドープの
アモルファスシリコンから成る半導体層６と, Si3N4 か
ら成る厚さ約0.1 μm のチャネル保護膜７が順次堆積さ
れる。
【００１１】次いで, 図２(b) に示すように, チャネル
保護膜７をほぼゲート電極2Bに対応する形状にパターニ
ングしたのち, 図２(c) に示すように, 厚さ約0.05μm
のｎ型のアモルファスシリコン膜31と厚さ約0.05μm の
チタン膜32から成る導電膜30を堆積する。そして, 導電
膜30を, 図２(d) に示すように, ドレイン電極3Bとソー
ス電極４とドレインバスライン３の形状にパターニング
し, さらに, 半導体層６を, TFT ごとに分離された活性
領域にパターニングする。ドレインバスライン３は紙面
に垂直に延伸している。
保護膜７をほぼゲート電極2Bに対応する形状にパターニ
ングしたのち, 図２(c) に示すように, 厚さ約0.05μm
のｎ型のアモルファスシリコン膜31と厚さ約0.05μm の
チタン膜32から成る導電膜30を堆積する。そして, 導電
膜30を, 図２(d) に示すように, ドレイン電極3Bとソー
ス電極４とドレインバスライン３の形状にパターニング
し, さらに, 半導体層６を, TFT ごとに分離された活性
領域にパターニングする。ドレインバスライン３は紙面
に垂直に延伸している。
【００１２】次いで, 図２(e) に示すように, ドレイン
バスライン３上を延伸する, 例えばアルミニウム膜から
成る補助電極８およびソース電極４に接続する, 例えば
ITO（酸化インジウム錫）膜から成る表示電極９を形成
したのち, TFT,ゲートバスライン２, ドレインバスライ
ン３を覆う, 例えばSi3N4 から成る保護膜10を形成して
TFT マトリックスが完成する。
バスライン３上を延伸する, 例えばアルミニウム膜から
成る補助電極８およびソース電極４に接続する, 例えば
ITO（酸化インジウム錫）膜から成る表示電極９を形成
したのち, TFT,ゲートバスライン２, ドレインバスライ
ン３を覆う, 例えばSi3N4 から成る保護膜10を形成して
TFT マトリックスが完成する。
【００１３】本発明の一実施例においては, 例えば, ゲ
ート電極2Bとゲートバスライン２を構成するチタン膜を
パターニングして, 基板１の一端辺近傍領域に延在する
容量電極を形成し, 前記のような大きな補助容量を形成
する。この工程を図３を参照して説明する。なお, 図３
(a),(c),(e) は平面図, 図３(b),(d),(f) は, これら平
面図におけるX-X 方向の部分拡大断面図である。
ート電極2Bとゲートバスライン２を構成するチタン膜を
パターニングして, 基板１の一端辺近傍領域に延在する
容量電極を形成し, 前記のような大きな補助容量を形成
する。この工程を図３を参照して説明する。なお, 図３
(a),(c),(e) は平面図, 図３(b),(d),(f) は, これら平
面図におけるX-X 方向の部分拡大断面図である。
【００１４】図３(a) および(b) に示すように, 例えば
ガラスから成る基板１上にチタン膜を堆積し, これをパ
ターニングしてゲートバスライン２を形成するととも
に, 本発明に係る前記容量電極10を, 基板１におけるゲ
ートバスライン２に平行な端辺近傍領域1Aに形成する。
容量電極10は, 少なくとも一方の端辺近傍領域1Aに形成
するだけでもよい。前述のように, ゲートバスライン２
やこれから延伸するゲート電極2Bの幅は15μm 程度であ
り, これに対して, 容量電極10の幅は30μm 程度とす
る。同図には示されていないが, ゲートバスライン２か
らは, 図１に示すようなゲート電極2Bが延伸しているこ
とは言うまでもない。また, 容量電極10は,ゲート電極2
B等と別に形成しても差支えない。
ガラスから成る基板１上にチタン膜を堆積し, これをパ
ターニングしてゲートバスライン２を形成するととも
に, 本発明に係る前記容量電極10を, 基板１におけるゲ
ートバスライン２に平行な端辺近傍領域1Aに形成する。
容量電極10は, 少なくとも一方の端辺近傍領域1Aに形成
するだけでもよい。前述のように, ゲートバスライン２
やこれから延伸するゲート電極2Bの幅は15μm 程度であ
り, これに対して, 容量電極10の幅は30μm 程度とす
る。同図には示されていないが, ゲートバスライン２か
らは, 図１に示すようなゲート電極2Bが延伸しているこ
とは言うまでもない。また, 容量電極10は,ゲート電極2
B等と別に形成しても差支えない。
【００１５】次いで，図３(b) に示すように, Si3N4 か
ら成る厚さ約0.3 μm のゲート絶縁膜５を基板１表面上
に堆積する。ゲート絶縁膜５上に, 厚さ約0.02μm のノ
ンドープのアモルファスシリコン膜を堆積し, さらに，
図２に示したようなチャネル保護膜７を前記アモルファ
スシリコン膜上の所定領域に形成したのち，このアモル
ファスシリコン膜を TFTごとの活性領域（図示省略）に
パターニングする。さらに, 厚さ約0.05μm のｎ型のア
モルファスシリコン膜と厚さ約0.05μm のチタン膜を基
板１表面上に順次堆積し, これらをパターニングして,
ゲートバスライン２に直交するドレインバスライン３を
形成する。同図には示されていないが,ドレインバスラ
イン３からは, 図１に示すようなドレイン電極3Bが延伸
しており, また, ソース電極４が同時に形成されること
は言うまでもない。ドレインバスライン３の形成後，そ
の上に図２(e) に示したような, 例えばアルミニウム膜
から成る補助電極８を形成してもよい。上記において
は，TFT の活性領域を構成するアモルファスシリコン膜
のパターニングとドレインバスライン３等を構成する導
電膜のパターニングを個別に行う場合を述べたが, ドレ
インバスライン３等を形成するためのマスクを用いて上
記ノンドープのアモルファスシリコン膜をパターニング
してもよい。この場合には，図３(d) におけるドレイン
バスライン３および端部3Aとゲート絶縁膜５との間にこ
のアモルファスシリコン膜が介在することになるが差支
えはない。
ら成る厚さ約0.3 μm のゲート絶縁膜５を基板１表面上
に堆積する。ゲート絶縁膜５上に, 厚さ約0.02μm のノ
ンドープのアモルファスシリコン膜を堆積し, さらに，
図２に示したようなチャネル保護膜７を前記アモルファ
スシリコン膜上の所定領域に形成したのち，このアモル
ファスシリコン膜を TFTごとの活性領域（図示省略）に
パターニングする。さらに, 厚さ約0.05μm のｎ型のア
モルファスシリコン膜と厚さ約0.05μm のチタン膜を基
板１表面上に順次堆積し, これらをパターニングして,
ゲートバスライン２に直交するドレインバスライン３を
形成する。同図には示されていないが,ドレインバスラ
イン３からは, 図１に示すようなドレイン電極3Bが延伸
しており, また, ソース電極４が同時に形成されること
は言うまでもない。ドレインバスライン３の形成後，そ
の上に図２(e) に示したような, 例えばアルミニウム膜
から成る補助電極８を形成してもよい。上記において
は，TFT の活性領域を構成するアモルファスシリコン膜
のパターニングとドレインバスライン３等を構成する導
電膜のパターニングを個別に行う場合を述べたが, ドレ
インバスライン３等を形成するためのマスクを用いて上
記ノンドープのアモルファスシリコン膜をパターニング
してもよい。この場合には，図３(d) におけるドレイン
バスライン３および端部3Aとゲート絶縁膜５との間にこ
のアモルファスシリコン膜が介在することになるが差支
えはない。
【００１６】ドレインバスライン３等を構成する導電膜
の下層としてｎ型アモルファスシリコン膜を設けると次
のような利点がある。すなわち，アモルファスシリコン
は,低電力のプラズマCVD(化学気相成長）法によって堆
積させることができるために, この工程においてゲート
絶縁膜５に静電気破壊が発生する確率が低い。また,上
層のチタン膜をスパッタリング法により堆積する工程に
おいては, 下層のｎ型アモルファスシリコン膜と容量電
極10との間に大きな容量が生じているので, ゲート絶縁
膜５の静電気破壊の確率が低減する。
の下層としてｎ型アモルファスシリコン膜を設けると次
のような利点がある。すなわち，アモルファスシリコン
は,低電力のプラズマCVD(化学気相成長）法によって堆
積させることができるために, この工程においてゲート
絶縁膜５に静電気破壊が発生する確率が低い。また,上
層のチタン膜をスパッタリング法により堆積する工程に
おいては, 下層のｎ型アモルファスシリコン膜と容量電
極10との間に大きな容量が生じているので, ゲート絶縁
膜５の静電気破壊の確率が低減する。
【００１７】ドレインバスライン３は, 基板１の端辺近
傍領域1Aに延在する端部3Aを有する。上記のようなゲー
トバスライン２およびドレインバスライン３等の幅と容
量電極10の幅から, 例えば480 本のゲートバスライン２
と1920本のドレインバスライン３との交差点の面積およ
びゲート電極2Bとドレイン電極3Bおよびソース電極４と
の対向部分の面積の総和と, 上記1920本のドレインバス
ライン３の端部3Aと容量電極10との対向面積の総和との
比は1:４以上となる。したがって, 大面積の液晶表示パ
ネル基板に堆積される絶縁膜の厚さが周辺部分では多少
薄い等の点を考え合わせると, これらバスラインの交差
点および電極の対向部分におけるゲート絶縁膜５の静電
気破壊の確率は, 容量電極10を設けることにより数〜数
十分の１に減少する。また, 蓄積電荷によるこれらバス
ラインおよび電極の電位は, 容量電極10を設けることに
よりやはり数〜数十分の１に低下するので, 静電気破壊
の確率が減少する。
傍領域1Aに延在する端部3Aを有する。上記のようなゲー
トバスライン２およびドレインバスライン３等の幅と容
量電極10の幅から, 例えば480 本のゲートバスライン２
と1920本のドレインバスライン３との交差点の面積およ
びゲート電極2Bとドレイン電極3Bおよびソース電極４と
の対向部分の面積の総和と, 上記1920本のドレインバス
ライン３の端部3Aと容量電極10との対向面積の総和との
比は1:４以上となる。したがって, 大面積の液晶表示パ
ネル基板に堆積される絶縁膜の厚さが周辺部分では多少
薄い等の点を考え合わせると, これらバスラインの交差
点および電極の対向部分におけるゲート絶縁膜５の静電
気破壊の確率は, 容量電極10を設けることにより数〜数
十分の１に減少する。また, 蓄積電荷によるこれらバス
ラインおよび電極の電位は, 容量電極10を設けることに
よりやはり数〜数十分の１に低下するので, 静電気破壊
の確率が減少する。
【００１８】上記のようにしてTFT マトリックスが形成
された基板１を, 図３(c) に示すように, 所定の隙間を
以て別の基板11と重ねあわせ, これら基板１と11の周囲
を,例えば接着層12により接合し, 前記隙間内に液晶を
充填したのち, ドレインバスライン３とその端部3Aとを
電気的に分離して, 液晶表示装置が完成する。上記分離
には, ダイヤモンドカッター等を用いて, 基板１から端
辺近傍領域1Aを切断すればよい。または, 基板１を切断
する代わりに, ドレインバスライン３とその端部3Aのみ
を切断するる方法によってもよい。ドレインバスライン
３上に前記補助電極８が形成されている場合には, 補助
電極８も切断することは言うまでもない。
された基板１を, 図３(c) に示すように, 所定の隙間を
以て別の基板11と重ねあわせ, これら基板１と11の周囲
を,例えば接着層12により接合し, 前記隙間内に液晶を
充填したのち, ドレインバスライン３とその端部3Aとを
電気的に分離して, 液晶表示装置が完成する。上記分離
には, ダイヤモンドカッター等を用いて, 基板１から端
辺近傍領域1Aを切断すればよい。または, 基板１を切断
する代わりに, ドレインバスライン３とその端部3Aのみ
を切断するる方法によってもよい。ドレインバスライン
３上に前記補助電極８が形成されている場合には, 補助
電極８も切断することは言うまでもない。
【００１９】本発明によるTFT マトリックスが形成され
た基板１あるいは別の基板11と接合された状態の基板１
のいずれにおいても, ゲートバスライン２およびドレイ
ンバスライン３が電気的に分離されているので, これら
バスラインごとの断線検査,バスライン間ならびにゲー
ト電極2Bとドレイン電極3Bおよびソース電極４との間に
おける短絡検査, さらには, TFT の特性試験が可能であ
る。
た基板１あるいは別の基板11と接合された状態の基板１
のいずれにおいても, ゲートバスライン２およびドレイ
ンバスライン３が電気的に分離されているので, これら
バスラインごとの断線検査,バスライン間ならびにゲー
ト電極2Bとドレイン電極3Bおよびソース電極４との間に
おける短絡検査, さらには, TFT の特性試験が可能であ
る。
【００２０】
【発明の効果】本発明によれば, ゲート電位およびゲー
トバスラインが形成された基板上にソースおよびドレイ
ン電極ならびにドレインバスラインを構成する導電膜を
堆積する工程の初期段階からTFT マトリックスの完成ま
たはこれを用いた液晶表示装置等の製造工程の最終段階
までの期間にわたって, ゲート絶縁膜に静電気破壊が発
生する確率が著しく低減され, かつ, TFT の特性劣化が
防止され, TFT マトリックスあるいは液晶表示装置の製
造歩留まりの向上に寄与する効果がある。
トバスラインが形成された基板上にソースおよびドレイ
ン電極ならびにドレインバスラインを構成する導電膜を
堆積する工程の初期段階からTFT マトリックスの完成ま
たはこれを用いた液晶表示装置等の製造工程の最終段階
までの期間にわたって, ゲート絶縁膜に静電気破壊が発
生する確率が著しく低減され, かつ, TFT の特性劣化が
防止され, TFT マトリックスあるいは液晶表示装置の製
造歩留まりの向上に寄与する効果がある。
【図１】 TFT の構造説明図
【図２】 TFT の製造工程説明図
【図３】 本発明の一実施例の工程説明図
【図４】 従来の問題点説明図
１, 11 基板 ４ ソース電極 1A 端辺近傍領域 ５ ゲート絶縁膜 ２ ゲートバスライン ６ 半導体層 2B ゲート電極 ７ チャネル保護
膜 ３ ドレインバスライン ８ 補助電極 3A 端部 ９ 表示電極 3B ドレイン電極 10 容量電極 30 導電膜 12 接着層 31 アモルファスシリコン膜 20 相互接続電極 32 チタン膜
膜 ３ ドレインバスライン ８ 補助電極 3A 端部 ９ 表示電極 3B ドレイン電極 10 容量電極 30 導電膜 12 接着層 31 アモルファスシリコン膜 20 相互接続電極 32 チタン膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G02F 1/136 - 1/1368
Claims (8)
- 【請求項１】 絶縁基板上に行列方向に配列された複数
個のゲート電極と，各々が同一行上の該ゲート電極を接
続する複数のゲートバスラインと，該ゲート電極および
該ゲートバスラインを覆うゲート絶縁膜と，各々が該ゲ
ート絶縁膜上に堆積された半導体層から成り且つ該ゲー
ト電極に対応して前記行列上に配列された複数の活性領
域と，各々の対が該活性領域の一つに接触し且つ該活性
領域に画定されたチャネル領域を介して互いに対向する
ように形成された一対の電極である複数のソースおよび
ドレイン電極対と, 各々が同一列上の該活性領域に接触
している該ドレイン電極を接続する複数のドレインバス
ラインとを有する逆スタガー型の薄膜トランジスタマト
リックスの製造において，前記絶縁基板の一表面におけ
る中央領域に前記ゲート電極および前記ゲートバスライ
ンを形成する工程と，該絶縁基板における該ゲートバス
ラインに平行な端辺の近傍領域に該ゲートバスラインと
平行に延伸し且つ該ゲートバスラインの有する幅より大
きな幅を有する容量電極を形成する工程と，該ゲート電
極とゲートバスラインと補助電極を覆うゲート絶縁膜を
形成する工程と，該ゲート絶縁膜上に前記半導体層から
成る複数の前記活性領域を形成する工程と，各々の該活
性領域に対応する複数の前記ソースおよびドレイン電極
対を形成すると共に各々が同一列上の該ドレイン電極を
接続し且つ該容量電極上に延在する端部を有する複数の
ドレインバスラインを形成する工程と，各々の該ドレイ
ンバスラインとこれに対応する該端部とを分離する工程
とを含むことを特徴とする薄膜トランジスタマトリック
スの製造方法。 - 【請求項２】 前記絶縁基板の一表面に導電膜を堆積し
たのちに該導電膜を前記ゲート電極およびゲートバスラ
インと前記容量電極に成形する工程を含むことを特徴と
する請求項１記載の薄膜トランジスタマトリックスの製
造方法。 - 【請求項３】 前記絶縁基板における前記容量電極が形
成されている前記端辺近傍領域を中央領域から切断分離
することによって前記ドレインバスラインとこれに対応
する前記端部とを分離することを特徴とする請求項１記
載の薄膜トランジスタマトリックスの製造方法。 - 【請求項４】 前記絶縁基板における前記端辺近傍領域
を中央領域から切断分離する工程に先立って該絶縁基板
を所定間隙を以て別の基板と接合する工程を含むことを
特徴とする請求項３記載の薄膜トランジスタマトリック
スの製造方法。 - 【請求項５】 複数の前記ドレインバスライン上に各々
の該ドレインバスラインより低抵抗の導電膜から成る補
助電極を形成する工程を含むことを特徴とする請求項１
記載の薄膜トランジスタマトリックスの製造方法。 - 【請求項６】 前記ゲート絶縁膜上に前記半導体層を堆
積する工程と，前記ソースおよびドレイン電極対および
前記ドレインバスラインを形成したのちに該半導体層を
前記活性領域に成形する工程とを含むことを特徴とする
請求項１記載の薄膜トランジスタマトリックスの製造方
法。 - 【請求項７】 前記絶縁基板の一表面に前記ゲート電極
とゲートバスラインを形成する前に，少なくとも該ゲー
トバスラインが配置される領域内に選択的に延在するよ
うに該ゲートバスラインよりも低抵抗の導電膜から成る
補助電極を形成する工程を含むことを特徴とする請求項
１記載の薄膜トランジスタマトリックスの製造方法。 - 【請求項８】 前記ソースおよびドレイン電極対と前記
ドレインバスラインは少なくともｎ型のアモルファスシ
リコン膜から成ることを特徴とする請求項１記載の薄膜
トランジスタマトリックスの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11705292A JP3089818B2 (ja) | 1992-05-11 | 1992-05-11 | 薄膜トランジスタマトリックスの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11705292A JP3089818B2 (ja) | 1992-05-11 | 1992-05-11 | 薄膜トランジスタマトリックスの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05313189A JPH05313189A (ja) | 1993-11-26 |
| JP3089818B2 true JP3089818B2 (ja) | 2000-09-18 |
Family
ID=14702237
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11705292A Expired - Fee Related JP3089818B2 (ja) | 1992-05-11 | 1992-05-11 | 薄膜トランジスタマトリックスの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3089818B2 (ja) |
-
1992
- 1992-05-11 JP JP11705292A patent/JP3089818B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05313189A (ja) | 1993-11-26 |
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