JP3087704B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP3087704B2 JP3087704B2 JP09305805A JP30580597A JP3087704B2 JP 3087704 B2 JP3087704 B2 JP 3087704B2 JP 09305805 A JP09305805 A JP 09305805A JP 30580597 A JP30580597 A JP 30580597A JP 3087704 B2 JP3087704 B2 JP 3087704B2
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に、半導体基板に、ＷＳｉ膜をシ
ョットキー金属膜として、複数の金属膜が積層されたゲ
ート電極を備えた電界効果型の半導体装置及びその製造
方法に関する。
の製造方法に関し、特に、半導体基板に、ＷＳｉ膜をシ
ョットキー金属膜として、複数の金属膜が積層されたゲ
ート電極を備えた電界効果型の半導体装置及びその製造
方法に関する。
【０００２】
【従来の技術】図４は、従来の半導体装置の製造方法の
工程を説明するための説明図である。まず、図４（ａ）
に示すように、半導体基板であるＧａＡｓ基板３上にＳ
ｉＯ2膜２を成膜し、そのＳｉＯ2膜２のうちゲート電極
領域部分を通常のリソグラフィ技術とエッチング技術に
より開口する。
工程を説明するための説明図である。まず、図４（ａ）
に示すように、半導体基板であるＧａＡｓ基板３上にＳ
ｉＯ2膜２を成膜し、そのＳｉＯ2膜２のうちゲート電極
領域部分を通常のリソグラフィ技術とエッチング技術に
より開口する。
【０００３】次いで、図４（ｂ）に示すように、ショッ
トキー金属であるＷＳｉ膜３と低抵抗金属であるＷ膜４
とを、連続してスパッタ蒸着法によりそれぞれ厚さ１０
０ｎｍ、５００ｎｍに成膜する。
トキー金属であるＷＳｉ膜３と低抵抗金属であるＷ膜４
とを、連続してスパッタ蒸着法によりそれぞれ厚さ１０
０ｎｍ、５００ｎｍに成膜する。
【０００４】次いで、図４（ｃ）に示すように、通常の
リソグラフィ技術により、レジスト５のパターニングを
行い、レジスト５をマスクにして通常のエッチング技術
により、ＷＳｉ膜３及びＷ膜４をパターニングし、ゲー
ト電極を形成する。図４（ｄ）はレジスト５を剥離して
形成されたゲート電極を示す。なお、ゲート容量の低減
のために、全面エッチングによりＳｉＯ2膜２を除去す
る場合もある。
リソグラフィ技術により、レジスト５のパターニングを
行い、レジスト５をマスクにして通常のエッチング技術
により、ＷＳｉ膜３及びＷ膜４をパターニングし、ゲー
ト電極を形成する。図４（ｄ）はレジスト５を剥離して
形成されたゲート電極を示す。なお、ゲート容量の低減
のために、全面エッチングによりＳｉＯ2膜２を除去す
る場合もある。
【０００５】ここで、ＷＳｉ膜３あるいはＷ膜４の成膜
条件によっては、内部ストレスが非常に大きくなり、図
５に示すようにＷＳｉ膜３とＧａＡｓ基板１の界面でゲ
ート端部に剥がれ６が生じるという問題がある。
条件によっては、内部ストレスが非常に大きくなり、図
５に示すようにＷＳｉ膜３とＧａＡｓ基板１の界面でゲ
ート端部に剥がれ６が生じるという問題がある。
【０００６】このような金属膜の剥がれを防止するた
め、従来から種々の技術が提案されている。例えば、特
開昭６１ー１１１５２５号公報には、高融点金属合金の
電極を有する半導体素子の電極形成方法において、高融
点金属合金の構成物質の同時スパッタを行い、かつスパ
ッタ時に半導体基板に負バイアスを印可して高融点金属
合金の膜を形成する半導体素子の電極形成方法が開示さ
れている。この方法によれば、金属合金膜の膜応力を小
さくできるという効果が得られる、としている。
め、従来から種々の技術が提案されている。例えば、特
開昭６１ー１１１５２５号公報には、高融点金属合金の
電極を有する半導体素子の電極形成方法において、高融
点金属合金の構成物質の同時スパッタを行い、かつスパ
ッタ時に半導体基板に負バイアスを印可して高融点金属
合金の膜を形成する半導体素子の電極形成方法が開示さ
れている。この方法によれば、金属合金膜の膜応力を小
さくできるという効果が得られる、としている。
【０００７】また、特開平２ー２３４４４２号公報に
は、ＷＳｉ膜とＷ膜との界面に生じる応力を低減するた
めに、ＷＳｉ膜とＷ膜との間にＬａＢ6膜が挿入された
ゲート電極を備えた半導体装置が開示されている。
は、ＷＳｉ膜とＷ膜との界面に生じる応力を低減するた
めに、ＷＳｉ膜とＷ膜との間にＬａＢ6膜が挿入された
ゲート電極を備えた半導体装置が開示されている。
【０００８】
【発明が解決しようとする課題】特開昭６１ー１１１５
２５号公報に開示されている従来の技術は、半導体基板
のバイアス条件を変えて金属膜の応力を抑制しようとす
るものである。しかし、成膜条件を変更した場合には応
力を緩和することはできるものの、ショットキー界面の
障壁高さや抵抗値が変化し所望の特性が得られない場合
がある。また、上層にＡｕのような低抵抗ではあるが熱
に対して拡散性の高い金属を用いていると、膜質の変化
によりＡｕに対するバリア性が変化し信頼性が低下する
場合もある。従って、この従来の技術は、ショットキー
特性の変動や信頼性の低下を招くため、実用的には種々
の制限があり、実用性に欠けるものである。
２５号公報に開示されている従来の技術は、半導体基板
のバイアス条件を変えて金属膜の応力を抑制しようとす
るものである。しかし、成膜条件を変更した場合には応
力を緩和することはできるものの、ショットキー界面の
障壁高さや抵抗値が変化し所望の特性が得られない場合
がある。また、上層にＡｕのような低抵抗ではあるが熱
に対して拡散性の高い金属を用いていると、膜質の変化
によりＡｕに対するバリア性が変化し信頼性が低下する
場合もある。従って、この従来の技術は、ショットキー
特性の変動や信頼性の低下を招くため、実用的には種々
の制限があり、実用性に欠けるものである。
【０００９】一方、特開平２ー２３４４４２号公報に開
示されている従来の技術では、３層構造の最下層金属膜
を残したまま上層の２層金属のみをマスクとしてイオン
注入を行い、半導体基板上のゲートエッジがないため応
力集中もおこらず異常拡散が生じないようにすることを
主な目的としている。また、この公報には、金属を３層
構造にして例えばＬａＢ6層を挿入してＷ／ＷＳｉ界面
の応力を緩和し、金属の剥がれを抑制する点については
開示されているが、各層の応力に関する説明や応力と剥
がれとの関係に関する説明が不明確である。むしろ異な
る金属層を挿入したことによる密着性の向上による効果
が大きいと考えられる。従って、この従来の技術は、ゲ
ート電極の金属膜の剥がれ防止について、実用性に欠け
るものである。
示されている従来の技術では、３層構造の最下層金属膜
を残したまま上層の２層金属のみをマスクとしてイオン
注入を行い、半導体基板上のゲートエッジがないため応
力集中もおこらず異常拡散が生じないようにすることを
主な目的としている。また、この公報には、金属を３層
構造にして例えばＬａＢ6層を挿入してＷ／ＷＳｉ界面
の応力を緩和し、金属の剥がれを抑制する点については
開示されているが、各層の応力に関する説明や応力と剥
がれとの関係に関する説明が不明確である。むしろ異な
る金属層を挿入したことによる密着性の向上による効果
が大きいと考えられる。従って、この従来の技術は、ゲ
ート電極の金属膜の剥がれ防止について、実用性に欠け
るものである。
【００１０】本発明は、上記課題を解決するためになさ
れたものであり、実用性があり、ゲート電極の剥がれを
抑制できる半導体装置及びその製造方法を提供すること
を目的とする。
れたものであり、実用性があり、ゲート電極の剥がれを
抑制できる半導体装置及びその製造方法を提供すること
を目的とする。
【００１１】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板に、ＷＳｉ膜をショットキー金属膜として、
複数の金属膜が積層されたゲート電極を備えた電界効果
型の半導体装置において、ゲート電極の積層された各金
属膜の応力と膜厚とを掛けた数値の合計が、４.２×１
０5ｄｙｎ／ｃｍを越えない、ことを特徴とするもので
ある。
半導体基板に、ＷＳｉ膜をショットキー金属膜として、
複数の金属膜が積層されたゲート電極を備えた電界効果
型の半導体装置において、ゲート電極の積層された各金
属膜の応力と膜厚とを掛けた数値の合計が、４.２×１
０5ｄｙｎ／ｃｍを越えない、ことを特徴とするもので
ある。
【００１２】上記ゲート電極は、引っ張り応力を備えた
金属膜と圧縮応力を備えた金属膜とを有してもよい。
金属膜と圧縮応力を備えた金属膜とを有してもよい。
【００１３】上記ゲート電極は、例えば、Ｗ膜とＷＳｉ
膜の２層構造やＴｉＮ膜、Ｗ膜及びＷＳｉ膜の３層構造
である。
膜の２層構造やＴｉＮ膜、Ｗ膜及びＷＳｉ膜の３層構造
である。
【００１４】上記半導体基板は、例えば、ＧａＡｓ基板
である。
である。
【００１５】本発明の半導体装置の製造方法は、半導体
基板に、ＷＳｉ膜をショットキー金属膜として、複数の
金属膜を積層してゲート電極を形成する電界効果型の半
導体装置の製造方法において、積層すべき各金属膜の応
力と膜厚とを掛けた数値の合計が、４.２×１０5ｄｙｎ
／ｃｍを越えないように、金属膜を積層していく、こと
を特徴とするものである。
基板に、ＷＳｉ膜をショットキー金属膜として、複数の
金属膜を積層してゲート電極を形成する電界効果型の半
導体装置の製造方法において、積層すべき各金属膜の応
力と膜厚とを掛けた数値の合計が、４.２×１０5ｄｙｎ
／ｃｍを越えないように、金属膜を積層していく、こと
を特徴とするものである。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照して説明する。ー般に、２種類の薄膜か
らなる２層構造の場合、互いに膜応力に起因する力を及
ぼしあう。この力は接合面に平行な方向の応力と接合面
に垂直な方向の膜厚との積で表され、この力が接合界面
の単位面積当たりに加わると考えられる。つまり応力が
小さくても膜厚が厚ければ、他方の膜に与える力は大き
くなる。
て、図面を参照して説明する。ー般に、２種類の薄膜か
らなる２層構造の場合、互いに膜応力に起因する力を及
ぼしあう。この力は接合面に平行な方向の応力と接合面
に垂直な方向の膜厚との積で表され、この力が接合界面
の単位面積当たりに加わると考えられる。つまり応力が
小さくても膜厚が厚ければ、他方の膜に与える力は大き
くなる。
【００１７】従って、モホロジー等の膜の界面の状態が
同じと仮定すれば、膜の密着性は応力と厚さの積に依存
し、この積がある限界値を越えた場合に膜の剥がれが生
じると考えられる。また、３層以上の多層構造の場合で
も膜が十分に薄く同一層内での変形が少なければ、上層
の力が中間層の薄膜を介して最終的には下層膜まで到達
すると考えられる。
同じと仮定すれば、膜の密着性は応力と厚さの積に依存
し、この積がある限界値を越えた場合に膜の剥がれが生
じると考えられる。また、３層以上の多層構造の場合で
も膜が十分に薄く同一層内での変形が少なければ、上層
の力が中間層の薄膜を介して最終的には下層膜まで到達
すると考えられる。
【００１８】本発明者はこの点に着目し、半導体基板上
に形成された多層構造を有するＷＳｉショットキーゲー
ト電極が、基板との界面で剥がれるという不良の発生を
抑制するために、ゲート電極の層構造を変えて、各層か
ら基板に加わる力の総和とゲート電極剥がれが生じるか
どうかとの関係を実験的に求めた。
に形成された多層構造を有するＷＳｉショットキーゲー
ト電極が、基板との界面で剥がれるという不良の発生を
抑制するために、ゲート電極の層構造を変えて、各層か
ら基板に加わる力の総和とゲート電極剥がれが生じるか
どうかとの関係を実験的に求めた。
【００１９】図１は、本発明者による実験の結果であ
り、機軸に各金属膜の応力と厚さの積の総和をとり、縦
軸にゲート電極の剥がれの有無をとったグラフである。
図１に示すように、膜応力と厚さの積の総和Σσｉｔｉ
が４.２×１０5ｄｙｎ／ｃｍを越えるとゲート電極剥が
れが生じることが判明した（ここで、σｉはｉ番目の層
の応力、ｔｉはｉ番目の層の厚さである。また応力は＋
が引っ張り応力を、−が圧縮応力を表している）。従っ
て、この限界値を越えないような層構造にすることで、
ゲート電極の剥がれを抑制できる。
り、機軸に各金属膜の応力と厚さの積の総和をとり、縦
軸にゲート電極の剥がれの有無をとったグラフである。
図１に示すように、膜応力と厚さの積の総和Σσｉｔｉ
が４.２×１０5ｄｙｎ／ｃｍを越えるとゲート電極剥が
れが生じることが判明した（ここで、σｉはｉ番目の層
の応力、ｔｉはｉ番目の層の厚さである。また応力は＋
が引っ張り応力を、−が圧縮応力を表している）。従っ
て、この限界値を越えないような層構造にすることで、
ゲート電極の剥がれを抑制できる。
【００２０】図２は、本発明の第１の実施の形態を説明
するための断面図である。図２に示すように、第１の実
施の形態に係る半導体装置のゲート電極は、Ｗ／ＷＳｉ
の２層構造であり、Ｗ膜４は応力がσw＝７.５×１０9
ｄｙｎ／ｃｍ2、厚さがｔw＝２５０ｎｍであり、ＷＳｉ
膜３は応力がσwSi＝５×１０9ｄｙｎ／ｃｍ2、厚さが
ｔwSi＝１００ｎｍである。従って、Σσｉｔｉ＝約２.
４×１０5ｄｙｎ／ｃｍである。
するための断面図である。図２に示すように、第１の実
施の形態に係る半導体装置のゲート電極は、Ｗ／ＷＳｉ
の２層構造であり、Ｗ膜４は応力がσw＝７.５×１０9
ｄｙｎ／ｃｍ2、厚さがｔw＝２５０ｎｍであり、ＷＳｉ
膜３は応力がσwSi＝５×１０9ｄｙｎ／ｃｍ2、厚さが
ｔwSi＝１００ｎｍである。従って、Σσｉｔｉ＝約２.
４×１０5ｄｙｎ／ｃｍである。
【００２１】従来の半導体装置では、Ｗ膜が厚さ５００
ｎｍであったため、Σσｉｔｉ＝約４.２５×１０5ｄｙ
ｎ／ｃｍであり、ゲート電極の剥がれが生じていたのに
対し、第１の実施の形態では、Σσｉｔｉが４.２×１
０5ｄｙｎ／ｃｍを越えていないので、ゲート電極の剥
がれを抑制できる。
ｎｍであったため、Σσｉｔｉ＝約４.２５×１０5ｄｙ
ｎ／ｃｍであり、ゲート電極の剥がれが生じていたのに
対し、第１の実施の形態では、Σσｉｔｉが４.２×１
０5ｄｙｎ／ｃｍを越えていないので、ゲート電極の剥
がれを抑制できる。
【００２２】図３は、本発明の第２の実施の形態を説明
するための図である。図３に示すように、第２の実施の
形態に係る半導体装置のゲート電極は、ＴｉＮ／Ｗ／Ｗ
Ｓｉの３層構造であり、ＴｉＮ膜７は応力がσTiN＝ー
８×１０9ｄｙｎ／ｃｍ2、厚さがｔTiN＝１５０ｎｍで
あり、Ｗ膜４は応力がσw＝７.５×１０9ｄｙｎ／ｃ
ｍ2、厚さがｔw＝５００ｎｍであり、ＷＳｉ膜３は応力
がσwSi＝５×１０9ｄｙｎ／ｃｍ2、厚さがｔwSi＝１０
０ｎｍである。従って、Σσｉｔｉ＝約３.１×１０5ｄ
ｙｎ／ｃｍである。
するための図である。図３に示すように、第２の実施の
形態に係る半導体装置のゲート電極は、ＴｉＮ／Ｗ／Ｗ
Ｓｉの３層構造であり、ＴｉＮ膜７は応力がσTiN＝ー
８×１０9ｄｙｎ／ｃｍ2、厚さがｔTiN＝１５０ｎｍで
あり、Ｗ膜４は応力がσw＝７.５×１０9ｄｙｎ／ｃ
ｍ2、厚さがｔw＝５００ｎｍであり、ＷＳｉ膜３は応力
がσwSi＝５×１０9ｄｙｎ／ｃｍ2、厚さがｔwSi＝１０
０ｎｍである。従って、Σσｉｔｉ＝約３.１×１０5ｄ
ｙｎ／ｃｍである。
【００２３】第２の実施の形態によれば、Σσｉｔｉが
４.２×１０5ｄｙｎ／ｃｍを越えていないので、ゲート
電極の剥がれを抑制できる。また、３層目にＷ膜４及び
ＷＳｉ膜３と反対の圧縮応力を持つＴｉＮ膜７を用いた
ため、従来例と同様にＷ膜４が５００ｎｍと厚くするこ
とができる。その結果、Ｗ膜４の厚さが減ることに伴う
ゲート抵抗の増加を防止することができる。
４.２×１０5ｄｙｎ／ｃｍを越えていないので、ゲート
電極の剥がれを抑制できる。また、３層目にＷ膜４及び
ＷＳｉ膜３と反対の圧縮応力を持つＴｉＮ膜７を用いた
ため、従来例と同様にＷ膜４が５００ｎｍと厚くするこ
とができる。その結果、Ｗ膜４の厚さが減ることに伴う
ゲート抵抗の増加を防止することができる。
【００２４】本発明は、上記実施の形態に限定されるこ
とはなく、特許請求の範囲に記載された技術的事項の範
囲内において、種々の変更が可能である。例えば、ゲー
ト電極を４層以上に形成してもよい。また、ＷＳｉ膜３
上に積層する金属膜を他の金属で成膜してもよい。さら
に、ＧａＡｓ基板以外の半導体基板を用いてもよい。
とはなく、特許請求の範囲に記載された技術的事項の範
囲内において、種々の変更が可能である。例えば、ゲー
ト電極を４層以上に形成してもよい。また、ＷＳｉ膜３
上に積層する金属膜を他の金属で成膜してもよい。さら
に、ＧａＡｓ基板以外の半導体基板を用いてもよい。
【００２５】
【発明の効果】本発明によれば、半導体基板に、ＷＳｉ
膜をショットキー金属膜として、複数の金属膜が積層さ
れたゲート電極を備え、そのゲート電極の積層された各
金属膜の応力と膜厚とを掛けた数値の合計が、４.２×
１０5ｄｙｎ／ｃｍを越えないので、ゲート電極の剥が
れを抑制することができる。その結果、信頼性の高い半
導体装置を得ることができる。
膜をショットキー金属膜として、複数の金属膜が積層さ
れたゲート電極を備え、そのゲート電極の積層された各
金属膜の応力と膜厚とを掛けた数値の合計が、４.２×
１０5ｄｙｎ／ｃｍを越えないので、ゲート電極の剥が
れを抑制することができる。その結果、信頼性の高い半
導体装置を得ることができる。
【図１】機軸に各金属膜の応力と厚さの積の総和をと
り、縦軸にゲート電極の剥がれの有無をとったグラフで
ある。
り、縦軸にゲート電極の剥がれの有無をとったグラフで
ある。
【図２】本発明の第１の実施の形態を説明するための断
面図である。
面図である。
【図３】本発明の第２の実施の形態を説明するための断
面図である。
面図である。
【図４】従来の半導体装置の製造方法の工程を説明する
ための説明図である。
ための説明図である。
【図５】従来例におけるＷ／ＷＳｉ構造のゲート電極の
剥がれを説明するための説明図である。
剥がれを説明するための説明図である。
１：ＧａＡｓ基板（半導体基板） ２：ＳｉＯ2膜 ３：ＷＳｉ膜 ４：Ｗ膜 ５：レジスト ６：剥がれ ７：ＴｉＮ膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/872 H01L 21/338 H01L 29/812
Claims (6)
- 【請求項１】半導体基板に、ＷＳｉ膜をショットキー金
属膜として、複数の金属膜が積層されたゲート電極を備
えた電界効果型の半導体装置において、 前記ゲート電極の積層された各金属膜の応力と膜厚とを
掛けた数値の合計が、４.２×１０5ｄｙｎ／ｃｍを越え
ない、 ことを特徴とする半導体装置。 - 【請求項２】前記ゲート電極は、引っ張り応力を備えた
金属膜と圧縮応力を備えた金属膜とを有することを特徴
とする請求項１に記載の半導体装置。 - 【請求項３】前記ゲート電極は、Ｗ膜とＷＳｉ膜の２層
構造であることを特徴とする請求項１に記載の半導体装
置。 - 【請求項４】前記ゲート電極は、ＴｉＮ膜、Ｗ膜及びＷ
Ｓｉ膜の３層構造であることを特徴とする請求項１に記
載の半導体装置。 - 【請求項５】前記半導体基板は、ＧａＡｓ基板であるこ
とを特徴とする請求項１乃至４のいずれか１つの項に記
載の半導体装置。 - 【請求項６】半導体基板に、ＷＳｉ膜をショットキー金
属膜として、複数の金属膜を積層してゲート電極を形成
する電界効果型の半導体装置の製造方法において、 積層すべき各金属膜の応力と膜厚とを掛けた数値の合計
が、４.２×１０5ｄｙｎ／ｃｍを越えないように、金属
膜を積層していく、 ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09305805A JP3087704B2 (ja) | 1997-11-07 | 1997-11-07 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09305805A JP3087704B2 (ja) | 1997-11-07 | 1997-11-07 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11145486A JPH11145486A (ja) | 1999-05-28 |
| JP3087704B2 true JP3087704B2 (ja) | 2000-09-11 |
Family
ID=17949586
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09305805A Expired - Fee Related JP3087704B2 (ja) | 1997-11-07 | 1997-11-07 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3087704B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5470673B2 (ja) * | 2006-03-27 | 2014-04-16 | 日亜化学工業株式会社 | 半導体発光装置及び半導体発光素子 |
-
1997
- 1997-11-07 JP JP09305805A patent/JP3087704B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH11145486A (ja) | 1999-05-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |