JP3081326B2 - 半導体モジュール装置 - Google Patents
半導体モジュール装置Info
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- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体モジュール装置
に関し、特に、基板に複数個の半導体装置が実装された
放熱構造を有する半導体モジュール装置に適用して有効
な技術に関するものである。
に関し、特に、基板に複数個の半導体装置が実装された
放熱構造を有する半導体モジュール装置に適用して有効
な技術に関するものである。
【０００２】
【従来の技術】１つのモジュール基板に中央演算処理用
半導体装置及びその周辺機器としてのキャッシュメモリ
用半導体装置を実装した半導体モジュール装置の開発が
行われている。この種の半導体モジュール装置はパーソ
ナルコンピュータ、オフィスコンピュータ等、小型汎用
コンピュータに組込まれる。
半導体装置及びその周辺機器としてのキャッシュメモリ
用半導体装置を実装した半導体モジュール装置の開発が
行われている。この種の半導体モジュール装置はパーソ
ナルコンピュータ、オフィスコンピュータ等、小型汎用
コンピュータに組込まれる。
【０００３】前記半導体モジュール装置に実装される中
央演算処理用半導体装置は、バイポーラトランジスタ、
ＣＭＯＳ又はその組合せで論理回路が構成され、高速回
路動作が行えるが、発熱量が高い。キャッシュメモリ用
半導体装置は、高速回路動作が行えるが、中央演算処理
用半導体装置ほどではないが、同様に発熱量が高い。こ
のため、半導体モジュール装置は、プリント配線基板
（ＰＣＢ）をベースとしたＣＯＢ構造で構成され、中央
演算処理用半導体装置、キャッシュメモリ用半導体装置
に個々に放熱フィンを取り付けた放熱構造が採用され
る。また、半導体モジュール装置は基板内部に熱伝導用
金属を埋込んだメタルコア基板を使用する放熱構造が採
用される。
央演算処理用半導体装置は、バイポーラトランジスタ、
ＣＭＯＳ又はその組合せで論理回路が構成され、高速回
路動作が行えるが、発熱量が高い。キャッシュメモリ用
半導体装置は、高速回路動作が行えるが、中央演算処理
用半導体装置ほどではないが、同様に発熱量が高い。こ
のため、半導体モジュール装置は、プリント配線基板
（ＰＣＢ）をベースとしたＣＯＢ構造で構成され、中央
演算処理用半導体装置、キャッシュメモリ用半導体装置
に個々に放熱フィンを取り付けた放熱構造が採用され
る。また、半導体モジュール装置は基板内部に熱伝導用
金属を埋込んだメタルコア基板を使用する放熱構造が採
用される。
【０００４】なお、放熱構造については、例えば、株式
会社 サイエンスフォーラム、超ＬＳＩデバイスハンド
ブック、昭和５８年１１月２８日発行、第２４７頁乃至
第２５１頁に記載されている。
会社 サイエンスフォーラム、超ＬＳＩデバイスハンド
ブック、昭和５８年１１月２８日発行、第２４７頁乃至
第２５１頁に記載されている。
【０００５】
【発明が解決しようとする課題】（１）前述の半導体モ
ジュール装置のうち、前者の半導体モジュール装置は中
央演算処理用半導体装置、キャッシュメモリ用半導体装
置の夫々に個々に設計された放熱フィンが装着される。
中央演算処理用半導体装置に装着される放熱フィンは、
発熱量が高いので放熱フィンの表面積を多く必要とし、
高さ方向に表面積を稼ぐ場合はキャッシュメモリ用半導
体装置に装着される放熱フィンの高さに比べて高くな
る。このため、放熱フィンを含めた合計の中央演算処理
用半導体装置、放熱フィンを含めた合計のキャッシュメ
モリ用半導体装置の夫々の実装高さにばらつきが生じ、
実装高さが高い中央演算処理用半導体装置の実装高さで
半導体モジュール装置の実装高さが決定されるので、半
導体モジュール装置の実装密度が低下する。
ジュール装置のうち、前者の半導体モジュール装置は中
央演算処理用半導体装置、キャッシュメモリ用半導体装
置の夫々に個々に設計された放熱フィンが装着される。
中央演算処理用半導体装置に装着される放熱フィンは、
発熱量が高いので放熱フィンの表面積を多く必要とし、
高さ方向に表面積を稼ぐ場合はキャッシュメモリ用半導
体装置に装着される放熱フィンの高さに比べて高くな
る。このため、放熱フィンを含めた合計の中央演算処理
用半導体装置、放熱フィンを含めた合計のキャッシュメ
モリ用半導体装置の夫々の実装高さにばらつきが生じ、
実装高さが高い中央演算処理用半導体装置の実装高さで
半導体モジュール装置の実装高さが決定されるので、半
導体モジュール装置の実装密度が低下する。
【０００６】（２）また、中央演算処理用半導体装置に
装着される放熱フィンは、放熱フィンの表面積を平面方
向に稼ぐ場合は中央演算処理用半導体装置の実装面積よ
りも大面積を有するオーバハング形状で構成される。こ
のため、プリント配線基板（モジュール配線基板）にお
いて、放熱フィンを含めた中央演算処理用半導体装置の
占有面積が増大し、半導体モジュール装置の実装密度が
低下する。
装着される放熱フィンは、放熱フィンの表面積を平面方
向に稼ぐ場合は中央演算処理用半導体装置の実装面積よ
りも大面積を有するオーバハング形状で構成される。こ
のため、プリント配線基板（モジュール配線基板）にお
いて、放熱フィンを含めた中央演算処理用半導体装置の
占有面積が増大し、半導体モジュール装置の実装密度が
低下する。
【０００７】（３）また、前記問題点（２）により、放
熱フィンのオーバハング形状に相当する分、中央演算処
理用半導体装置、キャッシュメモリ用半導体装置の夫々
の間を接続する信号配線、電源配線の夫々の配線長が長
くなる。このため、信号配線の信号伝達速度が遅くな
る、信号配線や電源配線にノイズが発生する確率が高く
なる等、半導体モジュール装置の回路動作速度が遅くな
る。
熱フィンのオーバハング形状に相当する分、中央演算処
理用半導体装置、キャッシュメモリ用半導体装置の夫々
の間を接続する信号配線、電源配線の夫々の配線長が長
くなる。このため、信号配線の信号伝達速度が遅くな
る、信号配線や電源配線にノイズが発生する確率が高く
なる等、半導体モジュール装置の回路動作速度が遅くな
る。
【０００８】（４）また、前述の半導体モジュール装置
のうち、後者の半導体モジュール装置はメタルコア基板
をモジュール基板とするので、このメタルコア基板は製
作が複雑で部品点数が多く、結果的に、半導体モジュー
ル装置が高価になる。
のうち、後者の半導体モジュール装置はメタルコア基板
をモジュール基板とするので、このメタルコア基板は製
作が複雑で部品点数が多く、結果的に、半導体モジュー
ル装置が高価になる。
【０００９】本発明の目的は、以下のとおりである。 （１）半導体モジュール装置において、実装密度を向上
するとともに、放熱効率を向上する。 （２）半導体モジュール装置において、放熱効率を向上
するとともに、回路動作速度の高速化を図る。
するとともに、放熱効率を向上する。 （２）半導体モジュール装置において、放熱効率を向上
するとともに、回路動作速度の高速化を図る。
【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば下
記のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば下
記のとおりである。
【００１２】（１）半導体モジュール装置において、可
塑性配線基板の表面に第１半導体装置を実装するととも
に、この可塑性配線基板の表面と対向する裏面の前記第
１半導体装置の搭載領域と異なる領域に第２半導体装置
を実装し、前記可塑性配線基板の厚さ方向において、こ
の可塑性配線基板、第１半導体装置及び第２半導体装置
を２枚の放熱板で挟持し、前記第１半導体装置、第２半
導体装置の夫々と放熱板の夫々との間を直接に若しくは
熱伝導材を介在して連結する。
塑性配線基板の表面に第１半導体装置を実装するととも
に、この可塑性配線基板の表面と対向する裏面の前記第
１半導体装置の搭載領域と異なる領域に第２半導体装置
を実装し、前記可塑性配線基板の厚さ方向において、こ
の可塑性配線基板、第１半導体装置及び第２半導体装置
を２枚の放熱板で挟持し、前記第１半導体装置、第２半
導体装置の夫々と放熱板の夫々との間を直接に若しくは
熱伝導材を介在して連結する。
【００１３】（２）前記手段（１）の２枚の放熱板はい
ずれも第１半導体装置及び第２半導体装置を被覆できる
程度の面積で構成され、２枚の放熱板のうち少なくとも
一方の放熱板は放熱フィンが構成される。
ずれも第１半導体装置及び第２半導体装置を被覆できる
程度の面積で構成され、２枚の放熱板のうち少なくとも
一方の放熱板は放熱フィンが構成される。
【００１４】（３）半導体モジュール装置において、信
号配線若しくは電源配線が配置される配線層及びほぼ全
域に渡って基準電源配線が配置された配線層を有する可
塑性配線基板の表面に夫々実装高さが異なる第１半導体
装置及び第２半導体装置を実装し、この第１半導体装
置、第２半導体装置の夫々に直接に若しくは熱伝導材を
介在して放熱板を連結する。
号配線若しくは電源配線が配置される配線層及びほぼ全
域に渡って基準電源配線が配置された配線層を有する可
塑性配線基板の表面に夫々実装高さが異なる第１半導体
装置及び第２半導体装置を実装し、この第１半導体装
置、第２半導体装置の夫々に直接に若しくは熱伝導材を
介在して放熱板を連結する。
【００１５】
【作用】上述した手段（１）によれば、以下の作用効果
が得られる。 （Ａ）前記可塑性配線基板の可塑性を利用し、前記可塑
性配線基板の表面に実装される第１半導体装置の実装高
さ、裏面に実装される第２半導体装置の実装高さの夫々
を可塑性配線基板の厚さ方向において重複できるので、
この可塑性配線基板の厚さ方向において半導体モジュー
ル装置の実装密度を向上できる。 （Ｂ）前記可塑性配線基板の可塑性を利用し、第１半導
体装置を一方の放熱板に、第２半導体装置を他方の放熱
板に夫々連結できるので、第１半導体装置、第２半導体
装置の夫々の回路動作で発生する熱を放熱板に伝達し、
半導体モジュール装置の放熱効率を向上できる。
が得られる。 （Ａ）前記可塑性配線基板の可塑性を利用し、前記可塑
性配線基板の表面に実装される第１半導体装置の実装高
さ、裏面に実装される第２半導体装置の実装高さの夫々
を可塑性配線基板の厚さ方向において重複できるので、
この可塑性配線基板の厚さ方向において半導体モジュー
ル装置の実装密度を向上できる。 （Ｂ）前記可塑性配線基板の可塑性を利用し、第１半導
体装置を一方の放熱板に、第２半導体装置を他方の放熱
板に夫々連結できるので、第１半導体装置、第２半導体
装置の夫々の回路動作で発生する熱を放熱板に伝達し、
半導体モジュール装置の放熱効率を向上できる。
【００１６】上述した手段（２）によれば、以下の作用
効果が得られる。 （Ａ）前記第１半導体装置に連結される放熱板の面積が
第１半導体装置及び第２半導体装置を被覆する大面積で
構成され、同様に、第２半導体装置に連結される放熱板
の面積が第１半導体装置及び第２半導体装置を被覆する
大面積で構成されるので、第１半導体装置、第２半導体
装置のいずれも放熱効率を高め、半導体モジュール装置
の放熱効率を向上できる。 （Ｂ）前記２枚の放熱板のうち、少なくとも一方の放熱
板に放熱フィンを構成したので、第１半導体装置、第２
半導体装置のいずれかの放熱効率を高め、半導体モジュ
ール装置の放熱効率を向上できる。
効果が得られる。 （Ａ）前記第１半導体装置に連結される放熱板の面積が
第１半導体装置及び第２半導体装置を被覆する大面積で
構成され、同様に、第２半導体装置に連結される放熱板
の面積が第１半導体装置及び第２半導体装置を被覆する
大面積で構成されるので、第１半導体装置、第２半導体
装置のいずれも放熱効率を高め、半導体モジュール装置
の放熱効率を向上できる。 （Ｂ）前記２枚の放熱板のうち、少なくとも一方の放熱
板に放熱フィンを構成したので、第１半導体装置、第２
半導体装置のいずれかの放熱効率を高め、半導体モジュ
ール装置の放熱効率を向上できる。
【００１７】上述した手段（３）によれば、以下の作用
効果が得られる。 （Ａ）前記可塑性配線基板の可塑性を利用し、第１半導
体装置、第２半導体装置のいずれも放熱板に連結できる
ので、第１半導体装置、第２半導体装置の夫々の回路動
作で発生する熱を放熱板に伝達し、半導体モジュール装
置の放熱効率を向上できる。 （Ｂ）前記可塑性配線基板の信号配線、基準電源配線の
夫々が重なり合い、マイクロストリップ構造を構成する
ので、信号配線間のクロストークノイズを低減し、半導
体モジュール装置の回路動作速度の高速化が図れる。ま
た、前記可塑性配線基板の電源配線、基準電源配線の夫
々が重なり合い、インダクタンスの整合を行えるので、
電源、基準電源のいずれかに発生したノイズを低減し、
半導体モジュール装置の回路動作速度の高速化が図れ
る。
効果が得られる。 （Ａ）前記可塑性配線基板の可塑性を利用し、第１半導
体装置、第２半導体装置のいずれも放熱板に連結できる
ので、第１半導体装置、第２半導体装置の夫々の回路動
作で発生する熱を放熱板に伝達し、半導体モジュール装
置の放熱効率を向上できる。 （Ｂ）前記可塑性配線基板の信号配線、基準電源配線の
夫々が重なり合い、マイクロストリップ構造を構成する
ので、信号配線間のクロストークノイズを低減し、半導
体モジュール装置の回路動作速度の高速化が図れる。ま
た、前記可塑性配線基板の電源配線、基準電源配線の夫
々が重なり合い、インダクタンスの整合を行えるので、
電源、基準電源のいずれかに発生したノイズを低減し、
半導体モジュール装置の回路動作速度の高速化が図れ
る。
【００１８】以下、本発明の構成について、１つのモジ
ュール基板に１個の中央演算処理用半導体装置及び複数
個のキャッシュメモリ用半導体装置を実装する半導体モ
ジュール装置に本発明を適用した実施例とともに説明す
る。
ュール基板に１個の中央演算処理用半導体装置及び複数
個のキャッシュメモリ用半導体装置を実装する半導体モ
ジュール装置に本発明を適用した実施例とともに説明す
る。
【００１９】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
【００２０】
【実施例】（実 施 例 １）本実施例１は、半導体モジ
ュール装置において、放熱効率を向上するとともに回路
動作の高速化を図る、本発明の第１実施例である。
ュール装置において、放熱効率を向上するとともに回路
動作の高速化を図る、本発明の第１実施例である。
【００２１】本発明の実施例１である半導体モジュール
装置について、図１（一部を断面にした側面図）、図２
（半導体モジュール装置のモジュール基板の表面レイア
ウト図）及び図３（モジュール基板の裏面レイアウト
図）で示す。
装置について、図１（一部を断面にした側面図）、図２
（半導体モジュール装置のモジュール基板の表面レイア
ウト図）及び図３（モジュール基板の裏面レイアウト
図）で示す。
【００２２】図１乃至図３に示すように、半導体モジュ
ール装置は、中央演算処理用半導体装置２及びキャッシ
ュメモリ用半導体装置３が実装されたモジュール基板と
しての可塑性（フレキシブル）配線基板１を２枚の放熱
板６及び７で挟持する。
ール装置は、中央演算処理用半導体装置２及びキャッシ
ュメモリ用半導体装置３が実装されたモジュール基板と
しての可塑性（フレキシブル）配線基板１を２枚の放熱
板６及び７で挟持する。
【００２３】前記可塑性配線基板１は、この配線層数に
限定されないが、樹脂基板１２の表面（図１中、上側表
面）に配線層１１、裏面（図１中、下側表面）に配線層
１３を有する２層配線層構造で構成される。
限定されないが、樹脂基板１２の表面（図１中、上側表
面）に配線層１１、裏面（図１中、下側表面）に配線層
１３を有する２層配線層構造で構成される。
【００２４】樹脂基板１２は、基本的に絶縁性を有し、
かつ可塑性を有する材料、例えばポリイミド系樹脂で形
成される。
かつ可塑性を有する材料、例えばポリイミド系樹脂で形
成される。
【００２５】樹脂基板１２の表面側の配線層１１、裏面
側の配線層１３の夫々は例えばＣｕ若しくはＣｕを主体
とする積層で形成される。樹脂基板１２の表面側の配線
層１１は、図１及び図２に示すように、外部機器に接続
する外部コネクタ端子１１Ｃ、中央演算処理用半導体装
置２、キャッシュメモリ用半導体装置３の夫々を実装す
る実装端子１１Ｐ、実装端子１１Ｐ間を相互に連結する
信号配線１１Ｓ、回路の動作電源を供給する電源配線１
１ＶD 等が配置される。樹脂基板１２の裏面側の配線層
１３は、図１及び図３に示すように、回路の基準電源を
供給する基準電源配線１３ＶG が配置される。この基準
電源配線１３ＶG は配線層１３のほぼ全域に渡って（ベ
たで）形成される。この樹脂基板１２の裏面側の基準電
源配線１３ＶG は、図３に示すように裏面側から見て接
続孔１３Ｈを通して、図２に示すように表面側から見て
接続孔１１Ｈを通して、表面側の基準電源配線１１ＶG
に電気的に接続される。
側の配線層１３の夫々は例えばＣｕ若しくはＣｕを主体
とする積層で形成される。樹脂基板１２の表面側の配線
層１１は、図１及び図２に示すように、外部機器に接続
する外部コネクタ端子１１Ｃ、中央演算処理用半導体装
置２、キャッシュメモリ用半導体装置３の夫々を実装す
る実装端子１１Ｐ、実装端子１１Ｐ間を相互に連結する
信号配線１１Ｓ、回路の動作電源を供給する電源配線１
１ＶD 等が配置される。樹脂基板１２の裏面側の配線層
１３は、図１及び図３に示すように、回路の基準電源を
供給する基準電源配線１３ＶG が配置される。この基準
電源配線１３ＶG は配線層１３のほぼ全域に渡って（ベ
たで）形成される。この樹脂基板１２の裏面側の基準電
源配線１３ＶG は、図３に示すように裏面側から見て接
続孔１３Ｈを通して、図２に示すように表面側から見て
接続孔１１Ｈを通して、表面側の基準電源配線１１ＶG
に電気的に接続される。
【００２６】中央演算処理用半導体装置２は、半導体ペ
レット２１の外部端子（ボンディングパッド）２２、可
塑性配線基板１の表面側の実装端子１１Ｐの夫々をフェ
ースダウンボンディング法で電気的かつ機械的に接続
し、封止体２３で封止される。半導体ペレット２１は、
例えば単結晶珪素基板で構成され、その素子形成面にバ
イポーラトランジスタ、相補型ＭＩＳＦＥＴ又はそれら
を組合せて構成した中央演算処理回路（ＣＰＵ）が搭載
される。封止体２３は少なくとも半導体ペレット２１の
素子形成面、外部端子２２と実装端子１１Ｐとの接続領
域の夫々を被覆する。封止体２３は例えばポリイミド系
樹脂、エポキシ系樹脂等で形成される。
レット２１の外部端子（ボンディングパッド）２２、可
塑性配線基板１の表面側の実装端子１１Ｐの夫々をフェ
ースダウンボンディング法で電気的かつ機械的に接続
し、封止体２３で封止される。半導体ペレット２１は、
例えば単結晶珪素基板で構成され、その素子形成面にバ
イポーラトランジスタ、相補型ＭＩＳＦＥＴ又はそれら
を組合せて構成した中央演算処理回路（ＣＰＵ）が搭載
される。封止体２３は少なくとも半導体ペレット２１の
素子形成面、外部端子２２と実装端子１１Ｐとの接続領
域の夫々を被覆する。封止体２３は例えばポリイミド系
樹脂、エポキシ系樹脂等で形成される。
【００２７】キャッシュメモリ用半導体装置３は、封止
体３１、この封止体３１の内部に封止された半導体ペレ
ット（図示しない）及びこの半導体ペレットの外部端子
に電気的に接続されたリード３２を主体に構成される。
半導体ペレットは同様に単結晶珪素基板で構成され、そ
の素子形成面にキャッシュメモリ回路が搭載される。封
止体３２は、トランスファモールド法で成型され、例え
ばエポキシ系樹脂で形成される。封止体３１の外部に配
列されたリード３２は可塑性配線基板１の表面側の実装
端子１１Ｐに電気的かつ機械的に接続される。この実装
数に限定されないが、本実施例の半導体モジュール装置
は可塑性配線基板１の表面側に４個のキャッシュメモリ
用半導体装置３が実装される。
体３１、この封止体３１の内部に封止された半導体ペレ
ット（図示しない）及びこの半導体ペレットの外部端子
に電気的に接続されたリード３２を主体に構成される。
半導体ペレットは同様に単結晶珪素基板で構成され、そ
の素子形成面にキャッシュメモリ回路が搭載される。封
止体３２は、トランスファモールド法で成型され、例え
ばエポキシ系樹脂で形成される。封止体３１の外部に配
列されたリード３２は可塑性配線基板１の表面側の実装
端子１１Ｐに電気的かつ機械的に接続される。この実装
数に限定されないが、本実施例の半導体モジュール装置
は可塑性配線基板１の表面側に４個のキャッシュメモリ
用半導体装置３が実装される。
【００２８】前記可塑性配線基板１の表面側に実装され
た中央演算処理用半導体装置２、キャッシュメモリ用半
導体装置３の夫々は夫々に共通の放熱板６が連結され
る。つまり、放熱板６は、可塑性配線基板１の相互に異
なる領域に実装された中央演算処理用半導体装置２及び
キャッシュメモリ用半導体装置３を被覆する大面積で構
成され、熱伝導材（例えば、熱伝導グリース）を介在し
て直接的に（熱伝導材を介在しているので間接的とも言
える）連結される。放熱板６は、複数のフィンが構成さ
れ、このフィンの表面積に相当する分、熱放出面積を増
加でき、半導体モジュール装置の放熱効率を向上でき
る。放熱板６は例えばアルミニウム板の表面にアルマイ
ト処理（耐食酸化被膜処理）を施したもの、Ｃｕ板の表
面に絶縁被膜処理を施したものが使用される。
た中央演算処理用半導体装置２、キャッシュメモリ用半
導体装置３の夫々は夫々に共通の放熱板６が連結され
る。つまり、放熱板６は、可塑性配線基板１の相互に異
なる領域に実装された中央演算処理用半導体装置２及び
キャッシュメモリ用半導体装置３を被覆する大面積で構
成され、熱伝導材（例えば、熱伝導グリース）を介在し
て直接的に（熱伝導材を介在しているので間接的とも言
える）連結される。放熱板６は、複数のフィンが構成さ
れ、このフィンの表面積に相当する分、熱放出面積を増
加でき、半導体モジュール装置の放熱効率を向上でき
る。放熱板６は例えばアルミニウム板の表面にアルマイ
ト処理（耐食酸化被膜処理）を施したもの、Ｃｕ板の表
面に絶縁被膜処理を施したものが使用される。
【００２９】可塑性配線基板１の裏面側は前記放熱板６
と実質的に同一対向面積で構成された放熱板７が連結さ
れる。半導体モジュール装置は、可塑性配線基板１の表
面側に中央演算処理用半導体装置２及びキャッシュメモ
リ用半導体装置３が実装され、この可塑性配線基板１の
表面側での放熱効率を高めたいので、放熱板６にフィン
が構成され、放熱板７にはフィンを設けていない。
と実質的に同一対向面積で構成された放熱板７が連結さ
れる。半導体モジュール装置は、可塑性配線基板１の表
面側に中央演算処理用半導体装置２及びキャッシュメモ
リ用半導体装置３が実装され、この可塑性配線基板１の
表面側での放熱効率を高めたいので、放熱板６にフィン
が構成され、放熱板７にはフィンを設けていない。
【００３０】本実施例の半導体モジュール装置は、可塑
性配線基板１に実装された中央演算処理用半導体装置２
の実装高さがキャッシュメモリ用半導体装置３の実装高
さに比べて低いので、放熱板７と封止体２３との間に弾
性体５を介在し、可塑性配線基板１の可塑性を利用し、
放熱板６への当接が行われる。可塑性配線基板１の表面
側の放熱板６、裏面側の放熱板７の夫々は、周辺領域に
おいて、挟持部材８で組立てられる。挟持部材８は、本
実施例の場合、ボルト及びナットが使用される。このボ
ルト及びナットが使用される場合、挟持の際に過負荷に
よる中央演算処理用半導体装置２又はキャッシュメモリ
用半導体装置３の損傷や破壊を防止するために、ボルト
頭と放熱板６との間に弾性体９（本実施例の場合、コイ
ルばね）を介在する。
性配線基板１に実装された中央演算処理用半導体装置２
の実装高さがキャッシュメモリ用半導体装置３の実装高
さに比べて低いので、放熱板７と封止体２３との間に弾
性体５を介在し、可塑性配線基板１の可塑性を利用し、
放熱板６への当接が行われる。可塑性配線基板１の表面
側の放熱板６、裏面側の放熱板７の夫々は、周辺領域に
おいて、挟持部材８で組立てられる。挟持部材８は、本
実施例の場合、ボルト及びナットが使用される。このボ
ルト及びナットが使用される場合、挟持の際に過負荷に
よる中央演算処理用半導体装置２又はキャッシュメモリ
用半導体装置３の損傷や破壊を防止するために、ボルト
頭と放熱板６との間に弾性体９（本実施例の場合、コイ
ルばね）を介在する。
【００３１】このように、半導体モジュール装置におい
て、表面に信号配線１１Ｓ若しくは電源配線１１ＶD が
配置される配線層１１及びほぼ全域に渡って基準電源配
線１３ＶG が配置された配線層１３を有する可塑性配線
基板１の表面に夫々実装高さが異なる中央演算処理用半
導体装置２及びキャッシュメモリ用半導体装置３を実装
し、この中央演算処理用半導体装置２、キャッシュメモ
リ用半導体装置３の夫々に直接に若しくは熱伝導材４を
介在して間接的に放熱板６を連結する。この構成によ
り、以下の作用効果が得られる。（Ａ）前記可塑性配線
基板１の可塑性を利用し、中央演算処理用半導体装置
２、キャッシュメモリ用半導体装置３のいずれも放熱板
６に連結できるので、中央演算処理用半導体装置２、キ
ャッシュメモリ用半導体装置３の夫々の回路動作で発生
する熱を放熱板６に伝達し、半導体モジュール装置の放
熱効率を向上できる。（Ｂ）前記可塑性配線基板１の信
号配線１１Ｓ、基準電源配線１３ＶG の夫々が重なり合
い、マイクロストリップ構造を構成するので、信号配線
１１Ｓ間のクロストークノイズを低減し、半導体モジュ
ール装置の回路動作速度の高速化が図れる。また、前記
可塑性配線基板１の電源配線１１ＶD 、基準電源配線１
３ＶG の夫々が重なり合い、インダクタンスの整合を行
えるので、電源、基準電源のいずれかに発生したノイズ
を低減し、半導体モジュール装置の回路動作速度の高速
化が図れる。
て、表面に信号配線１１Ｓ若しくは電源配線１１ＶD が
配置される配線層１１及びほぼ全域に渡って基準電源配
線１３ＶG が配置された配線層１３を有する可塑性配線
基板１の表面に夫々実装高さが異なる中央演算処理用半
導体装置２及びキャッシュメモリ用半導体装置３を実装
し、この中央演算処理用半導体装置２、キャッシュメモ
リ用半導体装置３の夫々に直接に若しくは熱伝導材４を
介在して間接的に放熱板６を連結する。この構成によ
り、以下の作用効果が得られる。（Ａ）前記可塑性配線
基板１の可塑性を利用し、中央演算処理用半導体装置
２、キャッシュメモリ用半導体装置３のいずれも放熱板
６に連結できるので、中央演算処理用半導体装置２、キ
ャッシュメモリ用半導体装置３の夫々の回路動作で発生
する熱を放熱板６に伝達し、半導体モジュール装置の放
熱効率を向上できる。（Ｂ）前記可塑性配線基板１の信
号配線１１Ｓ、基準電源配線１３ＶG の夫々が重なり合
い、マイクロストリップ構造を構成するので、信号配線
１１Ｓ間のクロストークノイズを低減し、半導体モジュ
ール装置の回路動作速度の高速化が図れる。また、前記
可塑性配線基板１の電源配線１１ＶD 、基準電源配線１
３ＶG の夫々が重なり合い、インダクタンスの整合を行
えるので、電源、基準電源のいずれかに発生したノイズ
を低減し、半導体モジュール装置の回路動作速度の高速
化が図れる。
【００３２】また、前記半導体モジュール装置の放熱板
６は中央演算処理用半導体装置２及びキャッシュメモリ
用半導体装置３を被覆できる程度の面積で構成され、放
熱板６はフィンが構成される。この構成により、以下の
作用効果が得られる。（Ａ）前記中央演算処理用半導体
装置２に連結される放熱板６の面積が中央演算処理用半
導体装置２及びキャッシュメモリ用半導体装置３を被覆
する大面積で構成され、同様にキャッシュメモリ用半導
体装置３に連結される放熱板６の面積が中央演算処理用
半導体装置２及びキャッシュメモリ用半導体装置を被覆
する大面積で構成されるので、中央演算処理用半導体装
置２、キャッシュメモリ用半導体装置３のいずれも放熱
効率を高め、半導体モジュール装置の放熱効率を向上で
きる。（Ｂ）前記放熱板６にフィンを構成したので、放
熱面積を増加でき、中央演算処理用半導体装置２、キャ
ッシュメモリ用半導体装置３のいずれかの放熱効率を高
め、半導体モジュール装置の放熱効率を向上できる。
６は中央演算処理用半導体装置２及びキャッシュメモリ
用半導体装置３を被覆できる程度の面積で構成され、放
熱板６はフィンが構成される。この構成により、以下の
作用効果が得られる。（Ａ）前記中央演算処理用半導体
装置２に連結される放熱板６の面積が中央演算処理用半
導体装置２及びキャッシュメモリ用半導体装置３を被覆
する大面積で構成され、同様にキャッシュメモリ用半導
体装置３に連結される放熱板６の面積が中央演算処理用
半導体装置２及びキャッシュメモリ用半導体装置を被覆
する大面積で構成されるので、中央演算処理用半導体装
置２、キャッシュメモリ用半導体装置３のいずれも放熱
効率を高め、半導体モジュール装置の放熱効率を向上で
きる。（Ｂ）前記放熱板６にフィンを構成したので、放
熱面積を増加でき、中央演算処理用半導体装置２、キャ
ッシュメモリ用半導体装置３のいずれかの放熱効率を高
め、半導体モジュール装置の放熱効率を向上できる。
【００３３】（実 施 例 ２）本実施例２は、半導体モ
ジュール装置において、放熱効率を向上するとともに実
装密度を向上した、本発明の第２実施例である。
ジュール装置において、放熱効率を向上するとともに実
装密度を向上した、本発明の第２実施例である。
【００３４】本発明の実施例２である半導体モジュール
装置について、図４（一部を断面にした側面図）で示
す。
装置について、図４（一部を断面にした側面図）で示
す。
【００３５】図４に示すように、本実施例２の半導体モ
ジュール装置は、可塑性配線基板１の表面側に中央演算
処理用半導体装置２が実装され、この実装された周囲に
おいて、可塑性配線基板１の裏面側にキャッシュメモリ
用半導体装置３が実装される。中央演算処理用半導体装
置２は熱伝導材４を介在して放熱板６に連結され、キャ
ッシュメモリ用半導体装置３は熱伝導材４を介在して放
熱板７に連結される。
ジュール装置は、可塑性配線基板１の表面側に中央演算
処理用半導体装置２が実装され、この実装された周囲に
おいて、可塑性配線基板１の裏面側にキャッシュメモリ
用半導体装置３が実装される。中央演算処理用半導体装
置２は熱伝導材４を介在して放熱板６に連結され、キャ
ッシュメモリ用半導体装置３は熱伝導材４を介在して放
熱板７に連結される。
【００３６】上下、２枚の放熱板６及び７は、前述の実
施例１の半導体モジュール装置と同様に、可塑性配線基
板１、中央演算処理用半導体装置２及びキャッシュメモ
リ用半導体装置３を挟持する。この挟持の際、可塑性配
線基板１の可塑性が利用され、可塑性配線基板１の厚さ
及びキャッシュメモリ用半導体装置３の実装高さを含む
合計の実装高さの範囲内に中央演算処理用半導体装置２
の実装高さが組込まれる（前者の実装高さの一部に後者
の実装高さが重複する）。
施例１の半導体モジュール装置と同様に、可塑性配線基
板１、中央演算処理用半導体装置２及びキャッシュメモ
リ用半導体装置３を挟持する。この挟持の際、可塑性配
線基板１の可塑性が利用され、可塑性配線基板１の厚さ
及びキャッシュメモリ用半導体装置３の実装高さを含む
合計の実装高さの範囲内に中央演算処理用半導体装置２
の実装高さが組込まれる（前者の実装高さの一部に後者
の実装高さが重複する）。
【００３７】前記可塑性配線基板１の基本的な構造は前
述の実施例１の半導体モジュール装置と同様であるが、
可塑性配線基板１の表面側の中央演算処理用半導体装置
２の周囲に基準電源配線（ＶG ）が主体に配置され、可
塑性配線基板１の裏面側に信号配線（Ｓ）及び電源配線
（ＶD ）が主体に配置される。
述の実施例１の半導体モジュール装置と同様であるが、
可塑性配線基板１の表面側の中央演算処理用半導体装置
２の周囲に基準電源配線（ＶG ）が主体に配置され、可
塑性配線基板１の裏面側に信号配線（Ｓ）及び電源配線
（ＶD ）が主体に配置される。
【００３８】このように、半導体モジュール装置におい
て、可塑性配線基板１の表面に中央演算処理用半導体装
置２を実装するとともに、この可塑性配線基板１の表面
と対向する裏面の前記中央演算処理用半導体装置２の搭
載領域と異なる領域にキャッシュメモリ用半導体装置３
を実装し、前記可塑性配線基板１の厚さ方向において、
この可塑性配線基板１、中央演算処理用半導体装置２及
びキャッシュメモリ用半導体装置３を２枚の放熱板６及
び７で挟持し、前記中央演算処理用半導体装置２、キャ
ッシュメモリ用半導体装置３の夫々と放熱板６及び７の
夫々との間を直接に若しくは熱伝導材４を介在して間接
的に連結する。この構成により、以下の作用効果が得ら
れる。（Ａ）前記可塑性配線基板１の可塑性を利用し、
前記可塑性配線基板１の表面に実装される中央演算処理
用半導体装置２の実装高さ、裏面に実装されるキャッシ
ュメモリ用半導体装置３の実装高さの夫々を可塑性配線
基板１の厚さ方向において重複できるので、この可塑性
配線基板１の厚さ方向において半導体モジュール装置の
実装密度を向上できる。（Ｂ）前記可塑性配線基板１の
可塑性を利用し、中央演算処理用半導体装置２を一方の
放熱板６に、キャッシュメモリ用半導体装置３を他方の
放熱板７に夫々連結できるので、中央演算処理用半導体
装置２、キャッシュメモリ用半導体装置３の夫々の回路
動作で発生する熱を放熱板６、７の夫々に効率良く伝達
し、半導体モジュール装置の放熱効率を向上できる。
て、可塑性配線基板１の表面に中央演算処理用半導体装
置２を実装するとともに、この可塑性配線基板１の表面
と対向する裏面の前記中央演算処理用半導体装置２の搭
載領域と異なる領域にキャッシュメモリ用半導体装置３
を実装し、前記可塑性配線基板１の厚さ方向において、
この可塑性配線基板１、中央演算処理用半導体装置２及
びキャッシュメモリ用半導体装置３を２枚の放熱板６及
び７で挟持し、前記中央演算処理用半導体装置２、キャ
ッシュメモリ用半導体装置３の夫々と放熱板６及び７の
夫々との間を直接に若しくは熱伝導材４を介在して間接
的に連結する。この構成により、以下の作用効果が得ら
れる。（Ａ）前記可塑性配線基板１の可塑性を利用し、
前記可塑性配線基板１の表面に実装される中央演算処理
用半導体装置２の実装高さ、裏面に実装されるキャッシ
ュメモリ用半導体装置３の実装高さの夫々を可塑性配線
基板１の厚さ方向において重複できるので、この可塑性
配線基板１の厚さ方向において半導体モジュール装置の
実装密度を向上できる。（Ｂ）前記可塑性配線基板１の
可塑性を利用し、中央演算処理用半導体装置２を一方の
放熱板６に、キャッシュメモリ用半導体装置３を他方の
放熱板７に夫々連結できるので、中央演算処理用半導体
装置２、キャッシュメモリ用半導体装置３の夫々の回路
動作で発生する熱を放熱板６、７の夫々に効率良く伝達
し、半導体モジュール装置の放熱効率を向上できる。
【００３９】以上、本発明者によってなされた発明を、
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。
【００４０】例えば、本発明は、複数個のメモリ用半導
体装置、その駆動用半導体装置の夫々を実装する半導体
モジュール装置に適用してもよい。
体装置、その駆動用半導体装置の夫々を実装する半導体
モジュール装置に適用してもよい。
【００４１】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。 （１）半導体モジュール装置において、実装密度を向上
できるとともに、放熱効率を向上できる。 （２）半導体モジュール装置において、放熱効率を向上
できるとともに、回路動作速度の高速化を図れる。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。 （１）半導体モジュール装置において、実装密度を向上
できるとともに、放熱効率を向上できる。 （２）半導体モジュール装置において、放熱効率を向上
できるとともに、回路動作速度の高速化を図れる。
【図１】 本発明の実施例１である半導体モジュール装
置の側面図。
置の側面図。
【図２】 前記半導体モジュール装置の基板の表面レイ
アウト図。
アウト図。
【図３】 前記基板の裏面レイアウト図。
【図４】 本発明の実施例２である半導体モジュール装
置の側面図。
置の側面図。
１…可塑性配線基板、１１，１３…配線層、１２…樹脂
基板、２…中央演算処理用半導体装置、３…キャッシュ
メモリ用半導体装置、４…熱伝導材、５，９…弾性体、
６，７…放熱板、８…挟持部材。
基板、２…中央演算処理用半導体装置、３…キャッシュ
メモリ用半導体装置、４…熱伝導材、５，９…弾性体、
６，７…放熱板、８…挟持部材。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 坪井 敏宏 東京都小平市上水本町５丁目20番１号 日立超エル・エス・アイ・エンジニアリ ング株式会社内 (72)発明者 松永 俊博 東京都青梅市今井2326番地 株式会社日 立製作所 デバイス開発センタ内 (72)発明者 小作 浩 東京都小平市上水本町５丁目20番１号 日立超エル・エス・アイ・エンジニアリ ング株式会社内 (56)参考文献 特開 昭63−266898（ＪＰ，Ａ) 実開 昭64−22093（ＪＰ，Ｕ) 実開 昭61−156295（ＪＰ，Ｕ) 実開 平３−116089（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H05K 7/20 H01L 23/40
Claims (10)
- 【請求項１】 可塑性配線基板の表面に第１半導体装置
を実装するとともに、この可塑性配線基板の表面と対向
する裏面の前記第１半導体装置の搭載領域と異なる領域
に第２半導体装置を実装し、前記可塑性配線基板の厚さ
方向において、この可塑性配線基板、第１半導体装置及
び第２半導体装置を２枚の放熱板で挟持し、前記可塑性
配線基板の変形によって、当該基板に実装された第１半
導体装置の実装高さを変えて、前記第１半導体装置、第
２半導体装置の夫々と放熱板の夫々との間を直接に若し
くは熱伝導材を介在して連結することを特徴とする半導
体モジュール装置。 - 【請求項２】 前記２枚の放熱板はいずれも第１半導体
装置及び第２半導体装置を被覆できる程度の面積で構成
され、２枚の放熱板のうち少なくとも一方の放熱板は放
熱フィンが構成されていることを特徴とする請求項１に
記載の半導体モジュール。 - 【請求項３】 信号配線若しくは電源配線が配置される
配線層及びほぼ全域に渡って基準電源配線が配置された
配線層を有する可塑性配線基板の表面に夫々実装高さが
異なる第１半導体装置及び第２半導体装置を実装し、前
記可塑性配線基板の変形によって、当該基板に実装され
た半導体装置の実装高さを変えて、この第１半導体装
置、第２半導体装置の夫々に直接に若しくは熱伝導材を
介在して放熱板を連結したことを特徴とする半導体モジ
ュール装置。 - 【請求項４】 可塑性配線基板と、前記可塑性配線基板
に実装された第１の高さを有する中央演算処理用半導体
装置及び前記第１の高さと異なる第２の高さを有するキ
ャッシュメモリ用半導体装置と、前記中央演算処理用半
導体装置及び前記キャッシュメモリ用半導体装置が発生
する熱を放熱するための放熱板とを有し、前記可塑性配
線基板の変形によって前記中央演算処理用半導体装置の
実装高さを変えることを特徴とする半導体モジュール装
置。 - 【請求項５】 前記放熱板には放熱フィンが設けられて
いることを特徴とする請求項４に記載の半導体モジュー
ル装置。 - 【請求項６】 前記キャッシュメモリ用半導体装置が複
数実装されていることを特徴とする請求項４又は請求項
５に記載の半導体モジュール装置。 - 【請求項７】 前記キャッシュメモリ用半導体装置が前
記中央演算処理用半導体装置の周辺に設けられているこ
とを特徴とする請求項６に記載の半導体モジュール装
置。 - 【請求項８】 可塑性配線基板と、前記可塑性配線基板
の一主面に実装された中央演算処理用半導体装置と、前
記可塑性配線基板の他の主面に実装されたキャッシュメ
モリ用半導体装置と、前記中央演算処理用半導体装置に
直接又は熱伝導材を介して連結され、前記キャッシュメ
モリ用半導体装置の下部領域まで延伸して設けられた第
１の放熱板と、前記キャッシュメモリ用半導体装置に直
接又は熱伝導材を介して連結され、前記中央演算処理用
半導体装置の下部領域まで延伸して設けられた第２の放
熱板とを有し、前記可塑性配線基板の変形によって前記
中央演算処理用半導体装置の実装高さを変えることを特
徴とする半導体モジュール装置。 - 【請求項９】 前記第１の放熱板には放熱フィンが設け
られていることを特徴とする請求項８に記載の半導体モ
ジュール装置。 - 【請求項１０】 可塑性配線基板と、前記可塑性配線基
板の一主面に実装された中央演算処理用半導体装置と、
前記中央演算処理装置からの熱を放熱する第１の放熱板
と、前記可塑性配線基板の他の主面に実装されたキャッ
シュメモリ用半導体装置と、前記キャッシュメモリ用半
導体装置からの熱を放熱する第２の放熱板とを有し、前
記可塑性基板は前記中央演算処理用半導体装置の実装高
さを低めるように変形されていることを特徴とする半導
体モジュール装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32041191A JP3081326B2 (ja) | 1991-12-04 | 1991-12-04 | 半導体モジュール装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32041191A JP3081326B2 (ja) | 1991-12-04 | 1991-12-04 | 半導体モジュール装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05160588A JPH05160588A (ja) | 1993-06-25 |
| JP3081326B2 true JP3081326B2 (ja) | 2000-08-28 |
Family
ID=18121158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32041191A Expired - Fee Related JP3081326B2 (ja) | 1991-12-04 | 1991-12-04 | 半導体モジュール装置 |
Country Status (1)
| Country | Link |
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| JP (1) | JP3081326B2 (ja) |
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|---|---|---|---|---|
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| US5586005A (en) * | 1995-03-16 | 1996-12-17 | International Business Machines Corporation | Removable heat sink assembly for a chip package |
| US5757621A (en) * | 1996-06-06 | 1998-05-26 | Lucent Technologies Inc. | Heat sink assembly employing spring-loaded standoffs |
| JP4270667B2 (ja) * | 1999-08-17 | 2009-06-03 | 株式会社東芝 | 回路部品の冷却装置および電子機器 |
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| JP4854845B2 (ja) * | 2000-02-25 | 2012-01-18 | イビデン株式会社 | 多層プリント配線板 |
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| KR100797422B1 (ko) | 2000-09-25 | 2008-01-23 | 이비덴 가부시키가이샤 | 반도체소자, 반도체소자의 제조방법, 다층프린트배선판 및다층프린트배선판의 제조방법 |
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| JP5638505B2 (ja) * | 2011-12-01 | 2014-12-10 | 三菱電機株式会社 | 電力変換装置、およびそれを備えた空気調和装置 |
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1991
- 1991-12-04 JP JP32041191A patent/JP3081326B2/ja not_active Expired - Fee Related
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| JPH05160588A (ja) | 1993-06-25 |
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