JP3080379B2 - クロックパルス発生装置 - Google Patents
クロックパルス発生装置Info
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- JP3080379B2 JP3080379B2 JP01285595A JP28559589A JP3080379B2 JP 3080379 B2 JP3080379 B2 JP 3080379B2 JP 01285595 A JP01285595 A JP 01285595A JP 28559589 A JP28559589 A JP 28559589A JP 3080379 B2 JP3080379 B2 JP 3080379B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、クロックパルス発生装置に関し、特に周
囲の温度変化や、負荷あるいは電源電圧の変化が生じた
場合にも、デューティ比の変化の少ないクロックパルス
を発生する装置に関する。
囲の温度変化や、負荷あるいは電源電圧の変化が生じた
場合にも、デューティ比の変化の少ないクロックパルス
を発生する装置に関する。
従来、コンピュータのクロックパルスは、パルスの立
ち上がりが基準タイミングとして用いられている。しか
し、最近では、コンピュータの高速動作を可能とするた
めに、クロックパルスの立ち上がり及び立ち下がりを基
準タイミングとして用いることが考えられている。これ
により、同じ周波数のクロックで、従来の２倍の速度で
動作が可能となる。このように、クロックパルスの立ち
上がり及び立ち下がりを基準タイミングとする場合、ク
ロックパルスとしては、デューティ比が50％で、しかも
そのデューティ比が周囲の環境に対して影響されず、安
定していることが必要である。
ち上がりが基準タイミングとして用いられている。しか
し、最近では、コンピュータの高速動作を可能とするた
めに、クロックパルスの立ち上がり及び立ち下がりを基
準タイミングとして用いることが考えられている。これ
により、同じ周波数のクロックで、従来の２倍の速度で
動作が可能となる。このように、クロックパルスの立ち
上がり及び立ち下がりを基準タイミングとする場合、ク
ロックパルスとしては、デューティ比が50％で、しかも
そのデューティ比が周囲の環境に対して影響されず、安
定していることが必要である。
前述のようなデューティ比が50％のクロックパルスを
得るために、従来第８図に示すような装置がある。この
装置は、水晶発振回路５及び増幅回路Q2により構成され
ている。水晶発振回路５は、Ｃ−MOS集積回路のインバ
ータQ1と、このインバータQ1に並列に接続された水晶振
動子１とを含むコルピッツ型の水晶発振回路である。そ
して、デューティ比が50％になるように、抵抗Ｒ及びコ
ンデンサＣが調整される。
得るために、従来第８図に示すような装置がある。この
装置は、水晶発振回路５及び増幅回路Q2により構成され
ている。水晶発振回路５は、Ｃ−MOS集積回路のインバ
ータQ1と、このインバータQ1に並列に接続された水晶振
動子１とを含むコルピッツ型の水晶発振回路である。そ
して、デューティ比が50％になるように、抵抗Ｒ及びコ
ンデンサＣが調整される。
また他の従来例として、第９図に示すように、得たい
クロックパルスの２倍の周波数信号を発生する発振器２
と、この発振出力を1/2に分周するフリップフロップ３
とで構成された装置がある。
クロックパルスの２倍の周波数信号を発生する発振器２
と、この発振出力を1/2に分周するフリップフロップ３
とで構成された装置がある。
前記第８図に示した装置では、それぞれの回路を手動
で調整する必要があり、無調整では各部品の製品のばら
つきにより、デューティ比50％の精度の良いクロックパ
ルスを得ることはできない。また、Ｃ−MOS構成のイン
バータを用いているので、温度、負荷あるいは電源電圧
等の影響を受けにくいが、これはＣ−MOSレベル（たと
えば5V）で見た場合で、たとえばTTL負荷に与えるクロ
ックパルスとしてデューティ比50％を確保しようとする
場合、TTLレベルでのデューティ比50％は保証されな
い。
で調整する必要があり、無調整では各部品の製品のばら
つきにより、デューティ比50％の精度の良いクロックパ
ルスを得ることはできない。また、Ｃ−MOS構成のイン
バータを用いているので、温度、負荷あるいは電源電圧
等の影響を受けにくいが、これはＣ−MOSレベル（たと
えば5V）で見た場合で、たとえばTTL負荷に与えるクロ
ックパルスとしてデューティ比50％を確保しようとする
場合、TTLレベルでのデューティ比50％は保証されな
い。
また、第９図に示す装置では、例えば50MHz程度の高
い周波数域では、フリップフロップ３の伝搬遅延時間
が、ローレベルからハイレベルへと移行する場合と、ハ
イレベルからローレベルへ移行する場合とで異なり、ま
た、負荷により伝搬遅延時間が変動してしまうので、デ
ューティ比50％の精度の良いクロックパルスを得ること
が困難である。
い周波数域では、フリップフロップ３の伝搬遅延時間
が、ローレベルからハイレベルへと移行する場合と、ハ
イレベルからローレベルへ移行する場合とで異なり、ま
た、負荷により伝搬遅延時間が変動してしまうので、デ
ューティ比50％の精度の良いクロックパルスを得ること
が困難である。
この発明の目的は、周囲の温度変化や、負荷及び電源
電圧の変化に対して、デューティ比の変化の少ないクロ
ックパルスを得ることができるクロックパルス発生装置
を提供することにある。
電圧の変化に対して、デューティ比の変化の少ないクロ
ックパルスを得ることができるクロックパルス発生装置
を提供することにある。
この発明の他の目的は、任意のデューティ比のクロッ
クパルスを安定して得ることができるクロックパルス発
生装置を提供することにある。
クパルスを安定して得ることができるクロックパルス発
生装置を提供することにある。
この発明のさらに他の目的は、負荷の動作電圧レベル
に対応して、安定したデューティ比を得ることができる
クロックパルス発生装置を提供することにある。
に対応して、安定したデューティ比を得ることができる
クロックパルス発生装置を提供することにある。
本発明に係るクロックパルス発生装置は、発振用イン
バータと、該発振用インバータと並列的に接続された水
晶振動子とを有するコルピッツ型水晶発振回路と；前記
水晶発振回路の出力信号を増幅してクロックパルスを出
力する増幅回路部と、該増幅回路部の入力に直流バイア
ス電圧を負帰還する負帰還回路部とから構成される増幅
回路とからなる。前記発振回路は、発振用インバータの
入力側に得られる正弦波を増幅回路に出力するととも
に、前記発振用インバータ入力端子と水晶振動子の間に
配置した抵抗を備える。前記増幅回路部は、前記発振回
路の出力信号の直流成分を除去するコンデンサと、前記
コンデンサを通過した信号を増幅する偶数個の第１の増
幅用インバータとを備える。前記負帰還回路部は、増幅
回路部の出力に得られるクロックパルスを整流するコン
デンサ、抵抗から成る整流部と、該整流された信号を増
幅し、クロックパルスに応じた直流バアイス電圧を第１
の増幅用インバータの入力に供給する第２の増幅用イン
バータ及び該第２の増幅用インバータの帰還抵抗を備え
る。また、前記発振用インバータ、第１及び第２の増幅
用インバータが同一のCMOS集積回路内に形成されてい
る。
バータと、該発振用インバータと並列的に接続された水
晶振動子とを有するコルピッツ型水晶発振回路と；前記
水晶発振回路の出力信号を増幅してクロックパルスを出
力する増幅回路部と、該増幅回路部の入力に直流バイア
ス電圧を負帰還する負帰還回路部とから構成される増幅
回路とからなる。前記発振回路は、発振用インバータの
入力側に得られる正弦波を増幅回路に出力するととも
に、前記発振用インバータ入力端子と水晶振動子の間に
配置した抵抗を備える。前記増幅回路部は、前記発振回
路の出力信号の直流成分を除去するコンデンサと、前記
コンデンサを通過した信号を増幅する偶数個の第１の増
幅用インバータとを備える。前記負帰還回路部は、増幅
回路部の出力に得られるクロックパルスを整流するコン
デンサ、抵抗から成る整流部と、該整流された信号を増
幅し、クロックパルスに応じた直流バアイス電圧を第１
の増幅用インバータの入力に供給する第２の増幅用イン
バータ及び該第２の増幅用インバータの帰還抵抗を備え
る。また、前記発振用インバータ、第１及び第２の増幅
用インバータが同一のCMOS集積回路内に形成されてい
る。
本発明に係るクロックパルス発生装置では、コルピッ
ツ型水晶発振回路を構成するインバータの入力側から出
力をとり出しているので、発振出力として、安定したデ
ューティ比50％の正弦波信号が得られる。しかも、イン
バータ入力端子と水晶振動子間の抵抗により、後段に接
続される増幅回路のインピーダンス成分の影響が少なく
なり、またこの抵抗により、水晶振動子のドライブレベ
ルが下がって発振強度が弱まるので、容易に安定した正
弦波信号を発生させることができる。
ツ型水晶発振回路を構成するインバータの入力側から出
力をとり出しているので、発振出力として、安定したデ
ューティ比50％の正弦波信号が得られる。しかも、イン
バータ入力端子と水晶振動子間の抵抗により、後段に接
続される増幅回路のインピーダンス成分の影響が少なく
なり、またこの抵抗により、水晶振動子のドライブレベ
ルが下がって発振強度が弱まるので、容易に安定した正
弦波信号を発生させることができる。
これにより、前記発振出力を後段の増幅回路で増幅す
れば、周囲の温度変化や、負荷あるいは電源電圧の変化
に対して変化の少ないデューティ比50％のクロックパル
スを発生させることが可能となる。
れば、周囲の温度変化や、負荷あるいは電源電圧の変化
に対して変化の少ないデューティ比50％のクロックパル
スを発生させることが可能となる。
また、発振出力を増幅してクロックパルスを出力する
増幅回路において、発振回路からの発振出力の直流バイ
アス分がコンデンサによって除去される。コンデンサを
通過した信号は増幅回路部の偶数個の第１の増幅用イン
バータで増幅される。負帰還回路部では、増幅回路部の
出力に得られるクロックパルスからこれに応じた直流バ
イアス電圧を生成し、第１の増幅用インバータで増幅し
て、コンデンサを通過した信号に重畳する。このとき、
第１の増幅用インバータと第２の増幅用インバータと
は、同一のCMOS集積回路内に形成されている。
増幅回路において、発振回路からの発振出力の直流バイ
アス分がコンデンサによって除去される。コンデンサを
通過した信号は増幅回路部の偶数個の第１の増幅用イン
バータで増幅される。負帰還回路部では、増幅回路部の
出力に得られるクロックパルスからこれに応じた直流バ
イアス電圧を生成し、第１の増幅用インバータで増幅し
て、コンデンサを通過した信号に重畳する。このとき、
第１の増幅用インバータと第２の増幅用インバータと
は、同一のCMOS集積回路内に形成されている。
これにより、第１の増幅用インバータのスレシホール
ド電圧のばらつきが、直流バイアス分を生成する負帰還
回路部に配置された第２の増幅用インバータのスレシホ
ールド電圧によって補正でき、安定したシューティ比の
クロックパルスが得られる。しかも、発振出力に重畳す
る直流バイアス電圧を調整することにより、任意のデュ
ーティ比のクロックパルスを自動で設定することが可能
となる。
ド電圧のばらつきが、直流バイアス分を生成する負帰還
回路部に配置された第２の増幅用インバータのスレシホ
ールド電圧によって補正でき、安定したシューティ比の
クロックパルスが得られる。しかも、発振出力に重畳す
る直流バイアス電圧を調整することにより、任意のデュ
ーティ比のクロックパルスを自動で設定することが可能
となる。
また、発振出力に重畳する直流バイアス電圧として、
クロックパルスのデューティ比に応じた負帰還電圧とし
ている。したがって、前記請求項（２）に係る装置と同
様の効果に加えて、出力負荷の変動によってデューティ
比が変動したような場合にも、この変動分を自動的にキ
ャンセルすることができる。
クロックパルスのデューティ比に応じた負帰還電圧とし
ている。したがって、前記請求項（２）に係る装置と同
様の効果に加えて、出力負荷の変動によってデューティ
比が変動したような場合にも、この変動分を自動的にキ
ャンセルすることができる。
さらに、所定レベルの電源電圧で動作する負荷（たと
えばTTL負荷）に対して、それ以上の電源電圧で動作可
能な素子（たとえばＣ−MOS）構成の発振回路及び増幅
回路を用いてクロックパルスを供給する場合、発振回路
の電源電圧として、前記負荷に対応したレベルの電圧を
電源部から供給する。
えばTTL負荷）に対して、それ以上の電源電圧で動作可
能な素子（たとえばＣ−MOS）構成の発振回路及び増幅
回路を用いてクロックパルスを供給する場合、発振回路
の電源電圧として、前記負荷に対応したレベルの電圧を
電源部から供給する。
したがって、発振動作の段階から負荷に対応した電圧
レベルでクロックパルス発生動作を行わせることがで
き、負荷に対応したレベルで安定したデューティ比のク
ロックパルスが得られる。また、電源部において電圧を
下げているので、増幅後に負荷に対応したレベルまで電
圧を下げる場合に比較して、ロスが少なくなる。
レベルでクロックパルス発生動作を行わせることがで
き、負荷に対応したレベルで安定したデューティ比のク
ロックパルスが得られる。また、電源部において電圧を
下げているので、増幅後に負荷に対応したレベルまで電
圧を下げる場合に比較して、ロスが少なくなる。
デューティ比50％の回路 第１図は本発明の一実施例によるクロックパルス発生
装置の回路図を示している。
装置の回路図を示している。
本装置はデューティ比50％のクロックパルスを発生す
るためのものであり、定電圧レギュレータ10と、Ｃ−MO
S構成の水晶発振回路11と、同様にＣ−MOS構成のパルス
増幅回路12とから構成されている。そして、パルス増幅
回路12の出力として得られるクロックパルスは、TTL負
荷に与えられるようになっている。
るためのものであり、定電圧レギュレータ10と、Ｃ−MO
S構成の水晶発振回路11と、同様にＣ−MOS構成のパルス
増幅回路12とから構成されている。そして、パルス増幅
回路12の出力として得られるクロックパルスは、TTL負
荷に与えられるようになっている。
定電圧レギュレータ10は、レギュレータ集積回路Q5
と、ノイズ除去用のコンデンサC5,C6とから構成されて
いる。この定電圧レギュレータ10は、後段の水晶発振回
路11の電源電圧として、TTLレベルの定電圧を供給する
ためのものである。
と、ノイズ除去用のコンデンサC5,C6とから構成されて
いる。この定電圧レギュレータ10は、後段の水晶発振回
路11の電源電圧として、TTLレベルの定電圧を供給する
ためのものである。
水晶発振回路11は、Ｃ−MOSインバータQ1と、このイ
ンバータQ1の入出力間に接続された水晶振動子１とを有
するコルピッツ型水晶発振回路である。そして、インバ
ータQ1の入出力間には帰還用の抵抗R1が設けられてお
り、また水晶振動子１の両端と接地間には、前記抵抗R1
とともに発振を安定化するためのコンデンサC1,C2が設
けられている。さらに、インバータQ1の入力端子と水晶
振動子１との間には、水晶振動子１のドライブレベルを
下げ、発振強度を弱めるための抵抗R2が接続されてい
る。そして、インバータQ1の入力側から、発振出力とし
て正弦波信号が出力されるようになっている。
ンバータQ1の入出力間に接続された水晶振動子１とを有
するコルピッツ型水晶発振回路である。そして、インバ
ータQ1の入出力間には帰還用の抵抗R1が設けられてお
り、また水晶振動子１の両端と接地間には、前記抵抗R1
とともに発振を安定化するためのコンデンサC1,C2が設
けられている。さらに、インバータQ1の入力端子と水晶
振動子１との間には、水晶振動子１のドライブレベルを
下げ、発振強度を弱めるための抵抗R2が接続されてい
る。そして、インバータQ1の入力側から、発振出力とし
て正弦波信号が出力されるようになっている。
パルス増幅回路12は、入力コンデンサC3と、このコン
デンサC3を通過した前記発振出力を増幅するインバータ
Q2,Q3と、出力されるクロックパルスのデューティ比に
応じた直流バイアス電圧を発生する負帰還回路13と、抵
抗R3とから構成されている。負帰還回路13は、抵抗R5及
びコンデンサC4からなり、クロックパルスを平滑化して
整流する整流部（積分回路）と、抵抗R4,R5及びインバ
ータQ4からなる直流増幅部とから構成されている。な
お、デューティ比50％を得るためには、前記抵抗R4は、
その抵抗値を「０」とする必要があるが、ここでは、後
の説明の便宜のために、抵抗値R4を持っていると仮定す
る。
デンサC3を通過した前記発振出力を増幅するインバータ
Q2,Q3と、出力されるクロックパルスのデューティ比に
応じた直流バイアス電圧を発生する負帰還回路13と、抵
抗R3とから構成されている。負帰還回路13は、抵抗R5及
びコンデンサC4からなり、クロックパルスを平滑化して
整流する整流部（積分回路）と、抵抗R4,R5及びインバ
ータQ4からなる直流増幅部とから構成されている。な
お、デューティ比50％を得るためには、前記抵抗R4は、
その抵抗値を「０」とする必要があるが、ここでは、後
の説明の便宜のために、抵抗値R4を持っていると仮定す
る。
第２図は前記第１図に示した装置の実体回路図であ
り、第１図と対応させて符号を付している。水晶発振回
路11及びパルス増幅回路12において、インバータQ1〜Q4
は同一のICチップ14内に構成されている。
り、第１図と対応させて符号を付している。水晶発振回
路11及びパルス増幅回路12において、インバータQ1〜Q4
は同一のICチップ14内に構成されている。
次に動作について説明する。
水晶発振回路11での発振動作は従来とほぼ同様であ
る。すなわち、図示しない電源スイッチをオンすること
により、水晶発振回路11内に発生したノイズがインバー
タQ1によって増幅される。この増幅されたノイズ成分の
内、周波数選択素子としの水晶振動子１の固有の共振周
波数が取り出され、これがさらにインバータQ1によって
増幅されて発振する。この時、インバータQ1の入力端子
と水晶振動子１との間には抵抗R2が接続されているの
で、この抵抗R2により発振強度が弱められ、また負荷変
動による周波数の変動を少なくでき、インバータQ1の入
力端子には、安定したデューティ比50％の正弦波信号を
容易に取り出すことができる。
る。すなわち、図示しない電源スイッチをオンすること
により、水晶発振回路11内に発生したノイズがインバー
タQ1によって増幅される。この増幅されたノイズ成分の
内、周波数選択素子としの水晶振動子１の固有の共振周
波数が取り出され、これがさらにインバータQ1によって
増幅されて発振する。この時、インバータQ1の入力端子
と水晶振動子１との間には抵抗R2が接続されているの
で、この抵抗R2により発振強度が弱められ、また負荷変
動による周波数の変動を少なくでき、インバータQ1の入
力端子には、安定したデューティ比50％の正弦波信号を
容易に取り出すことができる。
この時、インバータQ1の電源電圧VDDとしては、電源
電圧（Vcc）5Vを定電圧レギュレータ10によって3V、す
なわちTTL構成の負荷に対応した電圧レベルまで低下さ
せて供給している。
電圧（Vcc）5Vを定電圧レギュレータ10によって3V、す
なわちTTL構成の負荷に対応した電圧レベルまで低下さ
せて供給している。
このようにして水晶発振回路11のインバータQ1の入力
端子に得られた正弦波発振出力は、パルス増幅回路12に
入力される。パルス増幅回路12に入力された正弦波の発
振出力信号は、コンデンサC3によってその直流バイアス
分が除去され、その信号ｅは、 ｅ＝Em sin（２πt/T） となる。そして、新たに負帰還回路13によって作成され
た直流バイアス電圧が、抵抗R3を介して前記コンデンサ
C3出力（ｅ）に重畳され、インバータQ2に信号ｖとして
入力される。このときの、各信号e,vの波形を第３図及
び第４図に示す。
端子に得られた正弦波発振出力は、パルス増幅回路12に
入力される。パルス増幅回路12に入力された正弦波の発
振出力信号は、コンデンサC3によってその直流バイアス
分が除去され、その信号ｅは、 ｅ＝Em sin（２πt/T） となる。そして、新たに負帰還回路13によって作成され
た直流バイアス電圧が、抵抗R3を介して前記コンデンサ
C3出力（ｅ）に重畳され、インバータQ2に信号ｖとして
入力される。このときの、各信号e,vの波形を第３図及
び第４図に示す。
ここで、前記負帰還回路13の動作について説明する。
正弦波発振出力ｅ及びクロックパルスVOを、第３図に示
すように定義する。すると、負帰還回路13の整流部によ
って得られる直流電圧V1は、R5・C4の時定数を周期Ｔに
比べて充分大きくすると、 V1＝｛DTVM＋（Ｔ−DT）VN｝/T＝Ｄ（VM−VN）＋VN …（１） 但し、D:デューティ比 VM:クロックパルスVOのハイレベル VN:クロックパルスVOのローレベル （１）式で、VN＝０とおくと、 V1＝DVM …（１）′ となる。また、直流増幅部の出力電圧V2は、インバータ
Q4のスレシホールド電圧をVT4とすると、 V2＝（１＋R4/R5）VT4−（R4/R5）V1 となり、 R4/R5＝ｋ とおき、（１）′式を（２）式に代入すると、 V2＝（１＋ｋ）VT4−kDVM …（３） となる。したがって、インバータQ2の入力電圧ｖは、 ｖ＝ｅ＋V2（e:正弦波出力信号） ＝Emsin（２πt/T）＋（１＋ｋ）VT4−kDVM …（４） となる。ｔ＝t0の時、ｖがインバータQ2のスレシホール
ド電圧VT2に等しくなるとすると、t0において、クロッ
クパルスV0の波形は、ハイレベル→ローレベル又はロー
レベル→ハイレベルとなる。すなわち、 Emsin（２πt0/T）＋（１＋ｋ）VT4−kDVM＝VT2 …（５） のとき、レベルが変化する。
正弦波発振出力ｅ及びクロックパルスVOを、第３図に示
すように定義する。すると、負帰還回路13の整流部によ
って得られる直流電圧V1は、R5・C4の時定数を周期Ｔに
比べて充分大きくすると、 V1＝｛DTVM＋（Ｔ−DT）VN｝/T＝Ｄ（VM−VN）＋VN …（１） 但し、D:デューティ比 VM:クロックパルスVOのハイレベル VN:クロックパルスVOのローレベル （１）式で、VN＝０とおくと、 V1＝DVM …（１）′ となる。また、直流増幅部の出力電圧V2は、インバータ
Q4のスレシホールド電圧をVT4とすると、 V2＝（１＋R4/R5）VT4−（R4/R5）V1 となり、 R4/R5＝ｋ とおき、（１）′式を（２）式に代入すると、 V2＝（１＋ｋ）VT4−kDVM …（３） となる。したがって、インバータQ2の入力電圧ｖは、 ｖ＝ｅ＋V2（e:正弦波出力信号） ＝Emsin（２πt/T）＋（１＋ｋ）VT4−kDVM …（４） となる。ｔ＝t0の時、ｖがインバータQ2のスレシホール
ド電圧VT2に等しくなるとすると、t0において、クロッ
クパルスV0の波形は、ハイレベル→ローレベル又はロー
レベル→ハイレベルとなる。すなわち、 Emsin（２πt0/T）＋（１＋ｋ）VT4−kDVM＝VT2 …（５） のとき、レベルが変化する。
次に、t0とデューティ比Ｄの関係については、第４図
から明らかなように、 DT＝T/2−2t0 …（６） である。したがって、 t0/T＝1/4−D/2 …（７） となる。
から明らかなように、 DT＝T/2−2t0 …（６） である。したがって、 t0/T＝1/4−D/2 …（７） となる。
これからデューティ比を求めると、（６）式を（５）
式に代入して、 Emsin（π/2−πＤ）＋（１＋ｋ）VT4 −kDVM−VT2＝０ が得られる。ここで、 VT2−VT4＝ΔVT VT2＝VT とおき、上式を整理すると、 Emcos（πＤ）−ΔVT−ｋ（VT−DVM）＝０…（７）′ となり、 cos（πＤ）−ΔVT/Em＋（kVM/Em）（VT/VM−Ｄ）＝
０ …（８） となる。そこで、 ΔVT/Em＝U,VT/VM＝T,kVM/Em＝ｋ とおくと、（８）式は、 cos（πＤ）−Ｕ＋ｋ（Ｔ−Ｄ）＝０ …（９） となる。ここで、インバータQ2及びQ4は同一チップ内に
形成されているので、そのスレシホールド電圧の差ΔVT
は零とみなすことができ、Ｕ＝０となる。そこで、 Ａ＝cos（πＤ）＋Ｚ（Ｗ−Ｄ） …（10） のＡが零になる時のＤ＝ｆ（Z,W）の値をコンピュータ
で求めれば、前記装置のデューティ比が求まる。
式に代入して、 Emsin（π/2−πＤ）＋（１＋ｋ）VT4 −kDVM−VT2＝０ が得られる。ここで、 VT2−VT4＝ΔVT VT2＝VT とおき、上式を整理すると、 Emcos（πＤ）−ΔVT−ｋ（VT−DVM）＝０…（７）′ となり、 cos（πＤ）−ΔVT/Em＋（kVM/Em）（VT/VM−Ｄ）＝
０ …（８） となる。そこで、 ΔVT/Em＝U,VT/VM＝T,kVM/Em＝ｋ とおくと、（８）式は、 cos（πＤ）−Ｕ＋ｋ（Ｔ−Ｄ）＝０ …（９） となる。ここで、インバータQ2及びQ4は同一チップ内に
形成されているので、そのスレシホールド電圧の差ΔVT
は零とみなすことができ、Ｕ＝０となる。そこで、 Ａ＝cos（πＤ）＋Ｚ（Ｗ−Ｄ） …（10） のＡが零になる時のＤ＝ｆ（Z,W）の値をコンピュータ
で求めれば、前記装置のデューティ比が求まる。
前述の式おいて、ｋ＝０、即ち抵抗R4を０にすると、
デューティは常に50％になる。
デューティは常に50％になる。
このように、本実施例ではＣ−MOS構成の水晶発振回
路11及びパルス増幅回路12を、定電圧レギュレータ10に
よって作成したTTLレベルの電圧で作動させるために、T
TLレベルにおいて安定したデューティ比50％のクロック
パルスを得ることができ、TTL負荷としてのコンピュー
タに精度の良いクロックパルスを供給することができ
る。また高負荷時の消費電流を下げることができる。
路11及びパルス増幅回路12を、定電圧レギュレータ10に
よって作成したTTLレベルの電圧で作動させるために、T
TLレベルにおいて安定したデューティ比50％のクロック
パルスを得ることができ、TTL負荷としてのコンピュー
タに精度の良いクロックパルスを供給することができ
る。また高負荷時の消費電流を下げることができる。
また、水晶発振回路11では、インバータQ1の入力端子
から信号を取り出しているので、正弦波（デューティ比
50％に相当する）に近い信号を得ることができ、この正
弦波を後段で増幅処理することにより、精度の良いデュ
ーティ比50％のクロックパルスが得られる。しかも、イ
ンバータQ1の入力端子側に抵抗R2を接続しているので、
水晶振動子２のドライブレベルが下がり、発振強度が弱
くなって、前記正弦波の発生が容易となる。同様の理由
により、消費電流を小さくすることができ、負荷変動に
よる周波数の変動を少なくすることができる。
から信号を取り出しているので、正弦波（デューティ比
50％に相当する）に近い信号を得ることができ、この正
弦波を後段で増幅処理することにより、精度の良いデュ
ーティ比50％のクロックパルスが得られる。しかも、イ
ンバータQ1の入力端子側に抵抗R2を接続しているので、
水晶振動子２のドライブレベルが下がり、発振強度が弱
くなって、前記正弦波の発生が容易となる。同様の理由
により、消費電流を小さくすることができ、負荷変動に
よる周波数の変動を少なくすることができる。
さらにまた、パルス増幅回路12では、水晶発振回路11
の発振出力の直流バイアス分を一旦除去し、パルス増幅
回路12の負帰還回路13で作成した直流バイアス電圧を重
畳するようにしているので、クロックパルスのデューテ
ィ比の変動を入力側に帰還して、デューティ比のばらつ
きを自動的にキャンセルすることができる。しかも、発
振出力の増幅用インバータQ2、Q3と、負帰還回路13にお
ける直流増幅部のインバータQ4とは、同一チップ内に形
成されているので、スレシホールド電圧のばらつきによ
るデューティ比のばらつきを補正できる。
の発振出力の直流バイアス分を一旦除去し、パルス増幅
回路12の負帰還回路13で作成した直流バイアス電圧を重
畳するようにしているので、クロックパルスのデューテ
ィ比の変動を入力側に帰還して、デューティ比のばらつ
きを自動的にキャンセルすることができる。しかも、発
振出力の増幅用インバータQ2、Q3と、負帰還回路13にお
ける直流増幅部のインバータQ4とは、同一チップ内に形
成されているので、スレシホールド電圧のばらつきによ
るデューティ比のばらつきを補正できる。
次に、パルス増幅回路12において、負帰還回路に直流
増幅部が無い場合の変形例を第７図に示す。
増幅部が無い場合の変形例を第７図に示す。
この回路においては、インバータQ2の出力が、抵抗R5
及びコンデンサC4で構成される整流部及び抵抗R3を介し
てインバータQ2の入力側に接続されている。
及びコンデンサC4で構成される整流部及び抵抗R3を介し
てインバータQ2の入力側に接続されている。
このような回路においては、インバータQ2のスレシホ
ールド電圧のばらつきを補正するという効果はないが、
クロックパルスが反転されてインバータQ2の入力に印加
されるので、インバータQ2の入力電圧の中心電位を、ク
ロックパルスのデューティ比に逆比例して上下させるこ
とができ、出力変動分をキャンセルして安定したデュー
ティ比のクロックパルスを発生させることができる。
ールド電圧のばらつきを補正するという効果はないが、
クロックパルスが反転されてインバータQ2の入力に印加
されるので、インバータQ2の入力電圧の中心電位を、ク
ロックパルスのデューティ比に逆比例して上下させるこ
とができ、出力変動分をキャンセルして安定したデュー
ティ比のクロックパルスを発生させることができる。
任意のデューティ比を設定する装置 前記実施例では、デューティ比50％のクロックパルス
を発生する装置について説明したが、前記とほぼ同様の
構成によって、任意のデューティ比のクロックパルスを
安定して発生させることができる。
を発生する装置について説明したが、前記とほぼ同様の
構成によって、任意のデューティ比のクロックパルスを
安定して発生させることができる。
第５図に任意のデューティ比を自動で設定できる装置
を示す。この装置は、定電圧レギュレータ10と、Ｃ−MO
S構成の水晶発振回路11と、同様にＣ−MOS構成のパルス
増幅回路15とから構成されている。そして、定電圧レギ
ュレータ10及び水晶発振回路11は、前記実施例と全く同
様の構成である。
を示す。この装置は、定電圧レギュレータ10と、Ｃ−MO
S構成の水晶発振回路11と、同様にＣ−MOS構成のパルス
増幅回路15とから構成されている。そして、定電圧レギ
ュレータ10及び水晶発振回路11は、前記実施例と全く同
様の構成である。
パルス増幅回路15は、直流素子用コンデンサC3と、パ
ルス増幅のためのインバータQ2,Q3と、直流増幅回路を
構成するインバータQ4および抵抗R4,R5と、ノイズ除去
用コンデンサC4と、直流電源V1を有している。
ルス増幅のためのインバータQ2,Q3と、直流増幅回路を
構成するインバータQ4および抵抗R4,R5と、ノイズ除去
用コンデンサC4と、直流電源V1を有している。
このパルス増幅回路15の動作は、前記実施例の動作と
ほぼ同様である。
ほぼ同様である。
すなわち、前述の実施例における（１）式〜（８）式
において、DVMをV1とおけば、本実施例におけるデュー
ティ比を求める式となる。したがって、（７）′式は、 Emcos（πＤ）−ΔVT＋ｋ（VT−V1）＝０ となる。そして、各インバータQ2,Q4は同一チップ内に
形成されており、そのスレシホールド電圧のばらつきは
非常に小さいので、前記実施例と同様に、ΔVT＝０とし
て、上式を整理すると、 cos（πＤ）＝ｋ（V1/Em−VT/Em） …（11） 但し、ｋ＝R4/R5 したがって、R4/R5とV1の組み合わせで、種々のデュー
ティ比のクロックパルスを発生させることができる。例
えば、VDD＝3V、VT＝1.5V、Em＝1.5Vとした時の、R4/R5
とデューティ比Ｄの関係を第６図に示す。
において、DVMをV1とおけば、本実施例におけるデュー
ティ比を求める式となる。したがって、（７）′式は、 Emcos（πＤ）−ΔVT＋ｋ（VT−V1）＝０ となる。そして、各インバータQ2,Q4は同一チップ内に
形成されており、そのスレシホールド電圧のばらつきは
非常に小さいので、前記実施例と同様に、ΔVT＝０とし
て、上式を整理すると、 cos（πＤ）＝ｋ（V1/Em−VT/Em） …（11） 但し、ｋ＝R4/R5 したがって、R4/R5とV1の組み合わせで、種々のデュー
ティ比のクロックパルスを発生させることができる。例
えば、VDD＝3V、VT＝1.5V、Em＝1.5Vとした時の、R4/R5
とデューティ比Ｄの関係を第６図に示す。
なお、第５図に示す回路において、V1と抵抗R5がない
場合には、R4の値にかかわらずデューティ比は50％とな
る。
場合には、R4の値にかかわらずデューティ比は50％とな
る。
以上のように本発明では、正弦波のデューティ比が50
％である点に着目し、コルピッツ型の水晶発振回路で正
弦波に近い信号を発振出力として後段の増幅回路に与え
るようにしたので、精度の高いデューティ比50％のクロ
ックパルスの発生が容易となる。しかも、水晶振動子と
インバータ入力端子の間に抵抗を設けているので、負荷
変動による周波数の変動を少なくでき、安定した正弦波
を発生させることができる。
％である点に着目し、コルピッツ型の水晶発振回路で正
弦波に近い信号を発振出力として後段の増幅回路に与え
るようにしたので、精度の高いデューティ比50％のクロ
ックパルスの発生が容易となる。しかも、水晶振動子と
インバータ入力端子の間に抵抗を設けているので、負荷
変動による周波数の変動を少なくでき、安定した正弦波
を発生させることができる。
また、発振出力の直流分をコンデンサでカットし、イ
ンバータのスレシホールド電圧を保証する直流電圧を前
記信号部に重畳するので、スレシホールド電圧のばらつ
きを少なくでき、非常に精度の良いデューティ比50％の
クロックパルスを得ることができる。
ンバータのスレシホールド電圧を保証する直流電圧を前
記信号部に重畳するので、スレシホールド電圧のばらつ
きを少なくでき、非常に精度の良いデューティ比50％の
クロックパルスを得ることができる。
さらに、クロックパルス出力を負帰還して増幅回路入
力に重畳するので、より安定したデューティ比のクロッ
クパルスを発生させることができる。
力に重畳するので、より安定したデューティ比のクロッ
クパルスを発生させることができる。
さらに、負荷が例えばTTLレベルで動作している場合
に、水晶発振回路の電圧の電源電圧を定電圧レギュレー
タによってTTLレベルに落とすので、負荷の動作電圧に
応じた電圧レベルで安定したデューティ比のクロックパ
ルスを得ることができ、しかもロスが少なくなる。
に、水晶発振回路の電圧の電源電圧を定電圧レギュレー
タによってTTLレベルに落とすので、負荷の動作電圧に
応じた電圧レベルで安定したデューティ比のクロックパ
ルスを得ることができ、しかもロスが少なくなる。
第１図は本発明の一実施例によるデューティ比50％の
クロックパルスを得るためのクロックパルス発生装置の
回路構成図、第２図はその実体回路図、第３図は前記装
置の増幅回路の入力信号波形及びクロックパルス波形を
示す図、第４図は増幅回路におけるインバータ入力信号
波形及びクロックパルス波形を示す図、第５図は任意の
デューティ比のクロックパルスを得るためのクロックパ
ルス発生装置の回路構成図、第６図は第５図装置におけ
る直流電源電圧とデューティ比の関係を示す図、第７図
は前記第１図に示す実施例の変形例を示す図、第８図及
び第９図はそれぞれ従来のクロックパルス発生装置を示
す回路図である。 １……水晶振動子、10……定電圧レギュレータ（電源
部）、11……水晶発振回路、12……パルス増幅回路、13
……負帰還回路、C1〜C6……コンデンサ、R1〜R5……抵
抗、Q1〜Q4……インバータ、Q5……定電圧レギュレータ
集積回路。
クロックパルスを得るためのクロックパルス発生装置の
回路構成図、第２図はその実体回路図、第３図は前記装
置の増幅回路の入力信号波形及びクロックパルス波形を
示す図、第４図は増幅回路におけるインバータ入力信号
波形及びクロックパルス波形を示す図、第５図は任意の
デューティ比のクロックパルスを得るためのクロックパ
ルス発生装置の回路構成図、第６図は第５図装置におけ
る直流電源電圧とデューティ比の関係を示す図、第７図
は前記第１図に示す実施例の変形例を示す図、第８図及
び第９図はそれぞれ従来のクロックパルス発生装置を示
す回路図である。 １……水晶振動子、10……定電圧レギュレータ（電源
部）、11……水晶発振回路、12……パルス増幅回路、13
……負帰還回路、C1〜C6……コンデンサ、R1〜R5……抵
抗、Q1〜Q4……インバータ、Q5……定電圧レギュレータ
集積回路。
フロントページの続き (56)参考文献 特開 昭55−46612（ＪＰ，Ａ) 特開 昭64−34003（ＪＰ，Ａ) 特開 昭51−90549（ＪＰ，Ａ) 特開 昭58−159020（ＪＰ，Ａ) 実開 昭52−33240（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03B 5/00 H03K 3/00 H03K 5/00
Claims (1)
- 【請求項１】発振用インバータと、該発振用インバータ
と並列的に接続された水晶振動子とを有するコルピッツ
型水晶発振回路と、 前記水晶発振回路の出力信号を増幅してクロックパルス
出力する増幅回路部と、該増幅回路部の入力に直流バイ
アス電圧を負帰還する負帰還回路部とから構成される増
幅回路とからなり、 前記発振回路は、発振用インバータの入力側に得られる
正弦波を増幅回路に出力するとともに、前記発振用イン
バータ入力端子と水晶振動子の間の配置した抵抗を備
え、 前記増幅回路部は、前記発振回路の出力信号の直流成分
を除去するコンデンサと、前記コンデンサを通過した信
号を増幅する偶数個の第１の増幅用インバータとを備
え、 前記負帰還回路部は、増幅回路部の出力に得られるクロ
ックパルスを整流するコンデンサ、抵抗から成る整流部
と、該整流された信号を増幅し、クロックパルスに応じ
た直流バイアス電圧を第１の増幅用インバータの入力に
供給する第２の増幅用インバータ及び該第２の増幅用イ
ンバータの帰還抵抗を備え、 前記発振用インバータ、第１及び第２の増幅用インバー
タが同一のCMOS集積回路内に形成されていることを特徴
とするクロックパルス発生装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01285595A JP3080379B2 (ja) | 1989-10-31 | 1989-10-31 | クロックパルス発生装置 |
| US07/849,826 US5202647A (en) | 1989-10-31 | 1992-03-11 | Apparatus and method for generating clock pulses having a stable duty ratio |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01285595A JP3080379B2 (ja) | 1989-10-31 | 1989-10-31 | クロックパルス発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03145815A JPH03145815A (ja) | 1991-06-21 |
| JP3080379B2 true JP3080379B2 (ja) | 2000-08-28 |
Family
ID=17693584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01285595A Expired - Fee Related JP3080379B2 (ja) | 1989-10-31 | 1989-10-31 | クロックパルス発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3080379B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5078593B2 (ja) * | 2007-12-21 | 2012-11-21 | ラピスセミコンダクタ株式会社 | クロック信号生成装置 |
-
1989
- 1989-10-31 JP JP01285595A patent/JP3080379B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03145815A (ja) | 1991-06-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |